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Microélectronique :

Introduction
aux
circuits intégrés analogiques

cours destiné aux étudiants de


Master EEA 1e année et élèves ingénieurs
des filières microélectroniques

Contact :
Laurent PICHON
Professeur
IETR, Groupe de Microélectronique,
bâtiment 11 B, Campus de beaulieu
Tel 02 23 23 56 65
lpichon@univ-rennes1.fr 1

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Sommaire

Partie I : Circuits intégrés bipolaires (BF) Partie II : Circuits intégrés MOS (BF)

- Transistors bipolaires : éléments de - Transistors MOS


technologies et sources de courant - Sources de courant MOS
- Etages différentiels bipolaires - Etages différentiels MOS
- Etages de sortie bipolaires - Étages de sortie MOS
- Amplificateurs opérationnels bipolaires - Amplificateurs MOS
- Références de tension à « bandgap »

Bibliographie Cours Microélectronique : Introduction aux circuits


intégrés analogiques

- Alban B. Grebene « Bipolar and MOS analog integrated


circuit design », Wiley-Interscience Publication (1984)
IBSN 0-471-08529-4

- Paul R. Gray, Robert G. Meyer « Analysis and design of analog


integrated circuits, second edition »
John Wiley and Sons editors (1984) IBSN 0-471-87493-0

Contact : -Franco Maloberti « Analog design for


Laurent PICHON -CMOS VLSI Systems »
Professeur Klumer Academic Publishers (2001) IBSN 0-7923-7550-5
IETR, Groupe de Microélectronique,
bâtiment 11 B, Campus de beaulieu -Tran Tien Lang « Electronique analogique des circuits intégrés »
Tel 02 23 23 56 65 MASSON (1996) IBSN 2-225-85306-1
lpichon@univ-rennes1.fr

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Introduction générale

- Initier les étudiants des filières issues de la Microélectronique à


l’architecture des circuits intégrés analogiques

- Description et analyse des blocs fonctionnels de base entrant dans l’élaboration de


circuits intégrés plus élaborés

- Deux familles de circuits intégrés étudiées : bipolaires et MOS

- Cours se limitant au domaine des basses fréquences

Objectif :
Permettre aux étudiants d’acquérir les bases théoriques nécessaires pour la conception
des circuits intégrés

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Partie I : Circuits intégrés bipolaires
(BF)

- Transistors bipolaires : éléments de


technologies et sources de courant

- Etages différentiels bipolaires

- Etages de sortie d’un circuit intégré


bipolaire

- Amplificateurs opérationnels bipolaires

- Références de tension à « bandgap »

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Transistors bipolaires bipolaires : éléments de technologies
et sources de courant

I- Introduction
iB
Rappel
iC
iE E B C
e+ Transistor NPN
e-
(N+) (P) (N)

WE0 WB0

⎛v ⎞ D pE
i B ≅ ISB exp⎜⎜ BE ⎟⎟ avec ISB = n i2 (E )qS
⎝ UT ⎠ N DE WE

(courant de trous essentiellement)

DpE : coefficient de diffusion des trous (minoritaires) dans la zone neutre de l’émetteur
NDE : concentration de donneurs dans l’émetteur
WE : dimension géométrique de la zone neutre de l’émetteur
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⎛v ⎞ D nB
iC ≅ ISC exp⎜⎜ BE ⎟⎟ avec ISC = n i2 (B)qS
⎝ UT ⎠ N ABWB
DnB : coefficient de diffusion des électrons (minoritaires) dans la zone neutre de la base
NAB : concentration d’accepteurs dans la base
WB : dimension géométrique de la zone neutre de la base

- Gain en courant statique

N DE WE D nB n i2 (B)
β NPN =
N ABWB D pE n i2 (E )

N DE D nB WE
Généralement : >> 1 ≈5 ≈1
N AB D pE WB

− Effet early
1 1 ⎛ v CE ⎞
= ⎜1 + ⎟ ⇒ Réduction de la zone neutre de la base sous l' effet de la
WB WB0 ⎜⎝ VA ⎟⎠
polarisation de la jonction base − collecteur
VA grand si N AB >> N DC
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II- Transistor bipolaire intégré NPN
1) Structure technologique
a) Transistor à structure discrète
capot
Emetteur Base Isolant (SiO2)

N+
P
N
C
Collecteur (relié au capot)
N+ substrat

b) Structure intégrée (monolithique)


- Plusieurs structures sur le même substrat
Collecteur Emetteur Base - Substrat de type P et « murs » assurant
une isolation électrique des transistors des
uns des autres car jonction substrat (P)/
N+ N+ collecteur (N) polarisée en inverse
P P P
N épitaxié
« mur » électrique
N+
P (substrat)
non polarisé, sinon polarisé par une
tension négative
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En général :
Technologie adaptée pour avoir β >> 1 et effet early le moins important possible (VA élevé)

⇒ N DE
>> 1 (émetteur fortement dopé par rapport à la base)
N AB
WE
≥ 1 (attention au risque de l' effet early )
WB

Typiquement : 100 < βNPN < 1000 ←si DnB >> DpE
βPNP ≤ 50

⇒Transistors NPN plus performants : utilisation d’un substrat de type P pour les fabriquer

Remarque : effets de dégénérescence


- si émetteur fortement dopé (NDE ~ 1017 cm-3) alors EGSi ~ 1,1 eV
- si émetteur très fortement dopé (NDE ~ 1019 cm-3) alors EGSiapparent < 1,1 eV

⎛ EG ⎞
exp ⎜− ⎟
⎛ E ⎞ n i2 (B) ⎝ kT ⎠ << 1
n i2 = KT 3 exp⎜ − G ⎟ ⇒ =
⎝ kT ⎠ n i (E )
2
⎛ E ⎞
exp⎜ − Gapparent ⎟
⎝ kT ⎠
En réalité βNPN ≈ 80 à 200
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- Coexistence d’un transistor PNP parasite :
émetteur : substrat (P) base : collecteur (N) collecteur : base (P)

En polarisation normale : jonction émetteur-base du transistor parasite PNP polarisée en


inverse ⇒ Transistor parasite bloqué

- Représentation électrique équivalente :


Collecteur
Collecteur Transistor
parasite

Base
Base ⇔
DCS CCS

Emetteur
Emetteur Substrat
Substrat

DCS : diode matérialisée par la jonction substrat (P)-collecteur (N)


CCS : capacité de la jonction

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- Zone (N+) sur substrat (semelle N+) réalisée à double titre :
1- réduire la résistance du courant traversant la région collecteur
2- minimiser l’effet éventuel du transistor parasite en réduisant son gain en courant
grâce à sa zone de base (semelle N+) qui est fortement dopée par rapport à son
émetteur (substrat (P))

- Technologie micronique : - Technologie submicronique :


• Profondeur du « mur » d’isolation • WB ~ 0,2 µm (fT ~ 10 GHz)
électrique (P) et donc de la • éventuellement « mur » d’isolation
structure ~10 µm en silice (SiO2)
• Dimension de la base WB ~ 2 µm
⇒ Applications en UHF
⇒ Applications en BF - HF

2) Transistor multiémetteur
Transistor avec plusieurs prises de contacts électriques dans la région émetteur
3 Emetteurs
C C
Collecteur Base
E1 E2 E3

N+ N+ N+ N+ B B
E1 Ξ
P P P
E2 E (3)
N épitaxié
E3
N+ E
P (substrat)
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Intérêt : gain de place sur la puce ⇒ densité d’intégration plus importante

- Exemple d’application : réalisation d’un circuit fournissant un courant proportionnel à


la température absolue

I0 - T0 etT1 Transistors identiques (même technologie)


I - Effet early négligé
- Gains en courant élevés : β0,β1 >> 1
T0 T1
vBE0 vBE1 I0 I I0
U T Ln = U T Ln + R ' I ⇒ U T Ln = R' I > 0
IS IS I
R’
⇒ I0 > I

Source de Widlar I0 commande I plus petit

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Remplacement de T1 par un transistor T2 multiémetteur : IS2 = nIS
2I
R’I = UTLn(n)

Miroir PNP
Ex : cas du circuit AD 590
I0 = I
I UT 2 Ln8 k
2I = 2 Ln8 = T
R' R' q
T0 T2 Ln8 k
⇒ I= T∝T
(n) R' q

R’
- Intérêts d’un tel circuit :
• réalisation d’un thermomètre (absolu)
• circuit corrigeant les dérives thermiques du vBE
2I dans les transistors (cas des références de tension)

Remarque : en réalité fonctionnement du circuit perturbé par l’effet early


→ affranchissement de cet effet par la réalisation d’un circuit plus compliqué et plus
symétrique
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3) Transistor NPN inverse ; NPN multicollecteur
Utilisation du collecteur comme émetteur

- Intérêt : travailler avec un multicollecteur

3 collecteurs
Emetteur C1 C2 C3
Base
C1 C2 C3

N+ N+ N+
N+ P P
P Ξ B
N épitaxié

P (substrat)
E

- Inconvénient : transistor NPN (inversé) moins performant (β ~ 5 – 20) à cause de l’émetteur


peu dopé (N épitaxié) et donc “collectage” moins efficace

- Avantages des transistors NPN inversés :


• vCEsat ≈ 0
• CBC très petite
• application du multicollecteur aux sources de courant, miroirs
• collecteurs pouvant être de tailles diverses

Remarque : anneau N+ entourant l’émetteur pour limiter l’effet du transistor PNP parasite
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- Applications du NPN multicollecteur

1- Source de courant miroir à sorties multiples

VCC
VCC
Iref
R1 N collecteurs
I1 I2 IN R1
IB0+IB1+….+IBN
I0 Q1 Q2 QN
Q0
Ξ

Ii
VBE 0 = VBE1 = ..... = VBEN ⇒ I B0 = I B1 = ..... = I B = ; i = 0,1,.....N
β
⎛ N +1⎞
I 0 = I1 = I Re f − (N + 1)I B ⇒ I1 ⎜⎜1 + ⎟⎟ = I ref
⎝ β ⎠
I ref Remarques :
I1 = I 2 = ....... = I N =
N +1 - si β >> 1 alors I1= 2 =…..= IN = Iref
1+
β - problème si N très grand et β faible
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2- Miroir de courant de base compensé
+VCC
Hypothèse : β1 = β2 = β
R1

IRef IB3 VBE1 = VBE 2 ⇒ I1 = I 2


Q3 et
I2
I1 I1 = I Re f − I B3 = I 2
I Re f
IB1 IB2 I +I ⇒ I2 =
I B3 = B1 B2 2
Q1 Q2 β3 + 1 1+
β(β3 + 1)
RX

- Si β1 et β2 faibles alors Q3 compense en permettant d’obtenir I2 ≈ IRef (fonction miroir)

- Si β3 est aussi petit on introduit alors une résistance RX


⇒ courant IC3 plus élevé ⇒ β3 plus grand

Structure intéressante pour la réalisation d’une source de courant à plusieurs sorties à l’aide de
transistor NPN inversés (donc à faible β)

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Référence de courant à sorties multiples
+VCC

R1

IRef IB3
Q3(β’) I Re f
I1 I2 IN I1 = I 2 = ....I N =
N +1
I1 1+
β(β'+1)
IB1 QN
Q1
(β)

N +1
On arrive à << 1 ⇒ I1 = I 2 = .... = I N = I Re f
β(β'+1)

Remarque : on s’arrange pour que β’ soit suffisamnent grand

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II- Transistors PNP intégrés
- Réalisation des transistors PNP intégrés compatible avec la technologie NPN
- Pas d’étape de fabrication (masquage) supplémentaire
Deux types de transistor PNP :
• transistors PNP latéraux
• transistors PNP verticaux (transistors substrat)
- Région (N) faiblement dopée épitaxiée des transistors NPN utilisée pour la base des
transistors PNP intégrés
- Performances électriques moins bonnes que celles des transistors NPN,
- Très utiles pour des fonction de polarisation des circuits, réalisation de charges actives
dans les étages amplificateurs de tension en petits signaux

1) Transistor PNP latéral intégré

Base Collecteur Emetteur

N+ P P
P P
N épitaxié WB

N+
P (substrat)

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Transistor PNP latéral Transistor NPN

Région N épitaxiée Base Collecteur


Région type P Collecteur et émetteur Base
Région N+ Contact N+ de la base Emetteur

En fonctionnement normal :
mouvement des porteurs, et donc de la circulation des courants, latéral (c-à-d parallèlement à
la surface)

But : collecter la plus grande partie des porteurs


⇒ courants parasites vers le substrat,
⇒ émetteur entouré par le collecteur

Base Collecteur Emetteur Collecteur

Courants en
N+ P P P régime normal
P P

Courants parasites
vers le substrat
WB

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- WB ~ 6 à 12 µm (à cause des effets de diffusions latérales des porteurs, et des tensions
de claquage) alors que pour les transistors NPN WB ~ 0,7 µm

- Emetteur faiblement dopé et de plus petite surface par rapport à un transistor NPN

- Courant parasite au niveau du substrat


⇒ β faible : 5 – 50 (βNPN 100 – 200)
⇒ fT faible : 3 – 5 MHz ( fTNPN 300 – 500 MHz)

- Transistors bipolaires parasites associés :


Deux types
1- Au niveau de l’émetteur : transistor constitué par la région émetteur, la région N
épitaxiée, et le substrat P
Jonction Emetteur-Base du transistor PNP polarisée en direct
⇒ Transistor parasite actif : gain en courant faible à cause de la semelle N+ enterrée
servant de base : courant de collecteur parasite estimé à 3-5% du courant collecteur
du transistor PNP latéral
2- Au niveau du collecteur : transistor constitué des mêmes régions que pour le
précédent.
Transistor normalement bloqué en régime de fonctionnement normal du transistor PNP
Transistor actif si le transistor PNP (latéral) est saturé ou bloqué ⇒ « shuntage » d’une
partie du courant de collecteur.
Réalisation d’un anneau profond dopé N+ entourant le transistor PNP et le mur d’isolation
P pour limiter le « shuntage » : courant de collecteur parasite estimé à 5-10% du courant
collecteur du transistor PNP latéral
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- Représentation électrique des transistors parasites associés au transistor PNP latéral
Emetteur Q1 Collecteur

IE

QA QB

Base
IX=(3-5%)IE IY=(5-10%)IE

Substrat

2) Transistor PNP latéral multicollecteur


Transistor réalisé en fractionnant les prises de contacts électriques dans la région collecteur
(entourant la région émetteur)
C1 C2 C3
IC1 IC2 IC3
IE
I C1 = I C 2 = ........ = I CN ≅
N
B

NB : vrai si surface de contact électrique de


chaque collecteur identique
E 20

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Remarque : Aucun collecteur ne doit être en saturation sinon risque de mise en conduction
d’un transistor PNP parasite (entre les collecteurs ou entre les collecteurs et le substrat)
- Exemples de réalisations :
1- Miroir
+VCC +VCC

Q1 Q12
Q2

IRef I I
R IRef
R Schéma d’implantation
Schéma électrique

2- Source de courant à courant de base compensé


+VCC
+VCC
Q12
Q1 Q2
⇒ Q0
Q0 I I
IRef IRef
Q12 : transistor PNP latéral
Q0 = Transistor PNP vertical
Plus performant que le miroir simple
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3- Source de Wilson à sorties multiples
+VCC
Q1 Q3

Source de Wilson

Q2
IRef I

+VCC +VCC

Q1 Q3 Q13

Q2A Q2B Source de Wilson


à 2 sorties Q2AB
IRef I2B
I2A
IRef I2A I2B
Schéma électrique
Schéma d’implantation
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3) Transistor PNP vertical (substrat) intégré
Collecteur Emetteur Base Emetteur Collecteur

Emetteur entourant la base


P N+ P
P P
N épitaxié WB NB : dans certain cas le collecteur
peut entourer l’émetteur
P (substrat) Collecteur

Transistor PNP vertical Transistor NPN

Emetteur Base
Base (région N épitaxiée) Collecteur
Collecteur (substrat) Substrat et « murs » d’isolation P

-Technologie de fabrication compatible avec celle des transistors NPN sans étape de
fabrication supplémentaire
- Contrôle précis de la région N épitaxiée (largeur de la base) afin d’assurer une bonne
reproductibilité des propriétés électriques sur le même substrat
- Collecteur : substrat commun à tous les transistors PNP verticaux sur le même substrat
⇒ substrat (collecteur) à la masse ⇒ Transistors PNP verticaux utilisés comme amplificateur
de courant, ou dans les étages complémentaire de classe B (Push-Pull)
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Surface de la jonction émetteur-base d’un transistor PNP vertical : toute la surface de la
zone émetteur
Surface de la jonction émetteur-base d’un transistor PNP latéral : périphérie de la zone
émetteur

- Meilleure injection des porteurs minoritaires de l’émetteur vers la base


- A surface active égale, gain en courant d’un transistor PNP vertical plus grand que pour
un transistor PNP latéral

Collecteur Emetteur Base Emetteur Collecteur

P N+ P
P Courants de porteurs
P WB
N épitaxié minoritaires

P (substrat) Collecteur

Fréquence de transition plus élevée (fT ≈ 8 – 30 MHz) pour des technologies standards

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4) Transistor PNP vertical isolé

Performances des transistors PNP latéraux ou verticaux insuffisantes pour des applications
de types micro-ondes

Nécessité d’une technologie adaptée, mais nécessitant des étapes de fabrication spécifiques
et donc supplémentaires
→ Technique d’isolation diélectrique des transistors bipolaires NPN et PNP intégrés

Transistor PNP isolé Transistor NPN isolé

Collecteur Base Emetteur Collecteur Base Emetteur

P+ P+P N+ N+P
N P
P P N
P N+
Isolant électrique
(SiO2)
Silicium polycristallin

Transistor PNP (latéral) isolé :


- β ~ 50 – 100
- fT ~ 150 MHz
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5) Comparaison des gains en courant des transistors bipolaires

β
Forte injection échelle log NPN
IC (technologie avancée)
échelle log
200 NPN
r bI B
IB
100 PNP isolé

PNP vertical

PNP latéral

recombinaison 10
VBE IC
0,1 µA 100 mA
Plage pour laquelle
β est constant

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Etages différentiels bipolaires

I- Etude détaillée de l’étage différentiel bipolaire


Hypothèses :
Rappels
- Transistors identiques (symétrie de l’étage)
+ VCC - Effet early négligé
- β >> 1
i i
RC RC v D = v BE1 − v BE 2 = U T Ln E1 − U T Ln E 2
IS IS
i E1 i E1 ≅ iC1
Q1 Q2 v D = U T Ln et
iE2 i E 2 ≅ iC 2
vD
vD
iC1 ≅ iC 2 exp
UT
I0 ⇒
⎛ v ⎞
iC 2 ≅ iC1 exp⎜⎜ − D ⎟⎟
⎝ UT ⎠
⎡ ⎛ v ⎞⎤
iC1 ⎢ 1 + exp⎜⎜ − D ⎟⎟ ⎥ ≅ I 0
⎣ ⎝ UT ⎠ ⎦
et i C1 + i C 2 ≅ I 0 ⇒
⎡ ⎛ v ⎞⎤
iC 2 ⎢ 1 + exp⎜⎜ D ⎟⎟ ⎥ ≅ I 0
⎣ ⎝ UT ⎠ ⎦
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I0 I I ⎛ v ⎞
i C1 ≅ = 0 + 0 th ⎜⎜ D ⎟⎟
⎛ v ⎞ 2 2 ⎝ 2U T ⎠
1 + exp⎜⎜ − D ⎟⎟
⎝ UT ⎠

I0 I I ⎛ v ⎞
iC2 ≅ = 0 − 0 th ⎜⎜ D ⎟⎟
⎛v ⎞ 2 2 ⎝ 2U T ⎠
1 + exp⎜⎜ D ⎟⎟
⎝ UT ⎠

iC1ou2
Q2 saturé Q1 saturé
En petits signaux :
iC2 v D << U T
iC1
I0 I0
2
i C1 ≅ + gD vD
⇒ 2
I
Q1 bloqué Q2 bloqué iC2 ≅ 0 − gD vD
vD 2
I0
gD = : transconduc tan ce
4U T

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v C1 = VCC − R CiC1 ; v C 2 = VCC − R CiC 2

⎛ v ⎞
⇒ v C1 − v C 2 = − R C (iC1 − iC 2 ) = − R C I 0 th⎜⎜ D ⎟⎟
⎝ 2UT ⎠

vC1-vC2

RCI0

0 ~ 2UT
vD

- RCI0

En petits signaux :
⇒ Comportement linéaire
R CI0 si vD << UT
v C1 − v C 2 = − v D = ADv D
2UT

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- Paire différentielle dégénérée

+ VCC ⎛ i ⎞
v D = v BE1 − v BE 2 + R Ei E1 ⎜⎜1 − E 2 ⎟⎟
⎝ i E1 ⎠
RC RC
⎛ i ⎞
i E1 + i E 2 = i E1 ⎜⎜1 + E 2 ⎟⎟ = I 0
Q1 Q2
⎝ i E1 ⎠

vD
vC1-vC2
RE RE

I0 RE = 0
RE grande

0 vD

Comportement linéaire pour un plus grande gamme de tension vD

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1) Etage volontairement dissymétrique
Q1 : monoémetteur (IS1)
Q2 : multiémetteur (IS2 = nIS1)
Q1 Q2 Q1 et Q2 issus de la même technologie

vD (n) i E1 + i E 2 = I 0
⎛v ⎞ ⎛ v ⎞
I0 iC1 ≅ i E1 = IS1 exp⎜⎜ BE1 ⎟⎟ ⎜⎜1 + CE1 ⎟⎟
⎝ UT ⎠ ⎝ VA ⎠
polarisation ⎛v ⎞ ⎛ v ⎞
iC 2 ≅ i E 2 = IS 2 exp⎜⎜ BE 2 ⎟⎟ ⎜⎜1 + CE 2 ⎟⎟
⎝ UT ⎠ ⎝ VA ⎠

Si effet early négligeable (ou bien si vCE1 = vCE2)

⎛ v − v BE 2 ⎞ 1 I0
iC1 IS1 v iE2 =
= exp⎜⎜ BE1 ⎟⎟ = exp D 1 v
i C 2 IS 2 ⎝ UT ⎠ n UT 1+ exp D
n UT
⇒ 1 v
i E1 1 v I I0 exp D
⇒ 1+ = 1 + exp D = 0 n UT
iE2 n UT iE2 i E1 =
1 v
1 + exp D
n UT
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a) Application en amplificateur différentiel

n
iE2 = I0
− Au repos vD = 0 ⇒ n +1
I
i E1 = 0
n +1

− Si v D ≠ 0
grands signaux petits signaux ( v D << U T )
vD
1 − exp
n n UT
iE2 = I0 + I0
n +1 n + 1 n + exp v D n n v
iE2 ≅ I0 − I D
UT n +1 (n + 1) U T
2 0

vD I0 n vD
1 − exp i E1 ≅ + I
n + 1 (n + 1)2 U T
0
I n UT
i E1 = 0 − I0
n + 1 n + 1 n + exp v D
UT

Remarques :
- Si n = 1 résultat classique
- Transconductance diminuant avec n
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b) Application en capteur de température

+ VCC -Transistors identiques


- gain en courant >> 1

Miroir Q3 Q4
v BE 3 = v BE 4 ⇒ iE3 = iE4

i E 4 = iC 2 ; i E 3 = iC1 ⇒ i E 2 = i C 2 = i C1 = i E1
Q1 Q2

vD (n) iC1 1 v
or 1= = exp D
iC2 n UT
I0

polarisation ⇒ v D = U T Ln( n ) ∝ T

Principe des circuits LM 135, LM 235, LM 335


(National Semiconductor)

2) Etage différentiel (à peu près) symétrique


Rappel
Fonction de base de l’étage différentiel en petits signaux : amplification de la différence entre
deux signaux appliqués au niveau des deux entrées (mode différentiel) et atténuation d’un
signal commun appliqué sur les deux entrées (mode commun)

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v e1 − v e 2 = v d ( tension de mod e différentiel)
On pose : v e1 + v e 2
= v mc ( tensionde mod e commun)
2
+ VCC
RC vc1 vc2 RC
RC RC


Q1 Q2 rbe1
vbe1 gm1vbe1 gm2vbe2 rbe2 vbe2 ve2
ve1 ve2 ve1

R
I0

R (résistance du système
de polarisation)
Effet early négligé et gain en courant élevé
- VCC

⎛ v v ⎞
v e1 = R ⎜⎜ g m1v be1 + be1 + g m 2 v be 2 + be 2 ⎟⎟ + v be1 ≅ R (g m1v be1 + g m 2 v be 2 ) + v be1
⎝ rbe1 rbe 2 ⎠
⎛ v v ⎞
v e 2 = R ⎜⎜ g m1v be1 + be1 + g m 2 v be 2 + be 2 ⎟⎟ + v be 2 ≅ R (g m1v be1 + g m 2 v be 2 ) + v be 2
⎝ rbe1 rbe 2 ⎠
34

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v e1 − v e 2 = v d = v be1 − v be 2
v e1 + v e 2 ⎛ 1⎞ ⎛ 1⎞
= v mc = ⎜ Rg m1 + ⎟ v be1 + ⎜ Rg m 2 + ⎟ v be 2
2 ⎝ 2⎠ ⎝ 2⎠

⎛ 1⎞
⎜ Rg m 2 + ⎟ v d + v mc
2⎠
v be1 = ⎝
1 + R (g m1 + g m 2 )

⎛ 1⎞
− ⎜ Rg m1 + ⎟ v d + v mc
2⎠
v be 2 = ⎝
1 + R (g m1 + g m 2 )

a) Sorties asymétriques

⎛ 1⎞ ⎛ 1⎞
− R Cg m1 ⎜ Rg m 2 + ⎟ R Cg m 2 ⎜ Rg m1 + ⎟
2⎠ R Cg m1 ⎝ 2⎠ R Cg m 2
v c1 = ⎝ vd − vc2 = vd − v mc
1 + R (g m1 + g m 2 ) 1 + R (g m1 + g m 2 )
v mc 1 + R (g m1 + g m 2 ) 1 + R (g m1 + g m 2 )

v c1 = A D1v d + A MC1v mc v c 2 = A D 2 v d + A MC 2 v mc

⎛ 1⎞ ⎛ 1⎞
− R Cg m1 ⎜ Rg m 2 + ⎟ R Cg m 2 ⎜ Rg m1 + ⎟
2⎠ R Cg m1 ⎝ 2⎠ R Cg m 2
A D1 = ⎝ ; A MC1 = − AD2 = ; A MC 2 = −
1 + R (g m1 + g m 2 ) 1 + R (g m1 + g m 2 ) 1 + R (g m1 + g m 2 ) 1 + R (g m1 + g m 2 )

35

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v c1 A A
ic1 = − = − D1 v d − MC1 v mc = g D1v d + g MC1v mc
RC RC RC g D1 > 0 et g D 2 < 0
avec
vc2 A A g MC1 > 0 et g MC 2 > 0
ic 2 = − = − D 2 v d − MC 2 v mc = g D 2 v d + g MC 2 v mc
RC RC RC

Taux de réjection en mod e commun :

A D1 ⎛1 ⎞
RRMC1 = 20 log = 20 log⎜ + Rg m 2 ⎟
A MC1 ⎝2 ⎠
AD2 ⎛1 ⎞
RRMC2 = 20 log = 20 log⎜ + Rg m1 ⎟
A MC 2 ⎝2 ⎠

- Mode différentiel :
AD1 < 0 et AD2 > 0 ⇒ vc1 et vc2 en opposition de phase

- Mode commun :
AMC1 < 0 et AMC2 < 0 ⇒ vc1 et vc2 en phase et en opposition de phase par
rapport à chacune des deux entrées

36

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b) Sortie symétrique
v c1 − v c 2 = (A D1 − A D 2 )v d + (A MC1 − A MC 2 )v mc

v s = A D v d + A MC v mc
⇒ A D = A D1 − A D 2 = − ( A D1 + A D 2 )
A MC = A MC1 − A MC 2 = − ( A MC1 − A MC 2 )

- Augmentation du gain différentiel en module :les contributions des sorties asymétriques


s’ajoutent.
- Diminution du gain en mode commun : les contributions asymétriques se retranchent

− Taux de réjection en mode commun:


AD
RRMC = 20 log plus élevé donc plus int éressant
AMC
Re marque :
id = ic1 − ic 2 = (gD1 − gD2 )v d + (gMC1 − gMC2 )v mc
id = gD v d + gMCv mc
gD = gD1 + gD2
gMC = gMC1 − gMC2
37

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c) Choix du circuit de polarisation d’un étage symétrique

Hypothèse : symétrie parfaite

⇒ gm1 = gm2 = gm

− Sorties asymétriques − Sortie symétrique


R g
A D1 ≅ − A D 2 ≅ − C m A D ≅ − R Cg m ( gain double)
2
R Cg m
A MC1 ≅ A MC 2 = − A MC ≅ 0
1 + 2 Rg m Dépendent des
défauts de symétrie
⎛1 ⎞
RRMC1 ≅ RRMC2 = 20 log⎜ + Rg m ⎟ RRMC ≅ ∞
⎝2 ⎠

Bon amplificateur si RRMC élevé

- Comment réalise-t-on un amplificateur parfait ?

• en mode symétrique : soigner la symétrie des composants RC, et Q1 et Q2

38

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• en mode asymétrique :
⎛1 ⎞
on veut RRMC = 20log⎜ + Rg m ⎟ le plus grand possible
⎝2 ⎠
I
⇒ Rg m = R E de forte valeur
UT
1ère possibilité : prendre R élevée
VCC (ex : AN VCC = 15 V ⇒ Rgm ~ 300
mais attention VCC ≈ 2 RI E donc Rg m ≈
2UT ⇒ RRMC = 50 dB)
On ne peut augmenter le RRMC de façon appréciable à moins d’augmenter VEE démesurément !
Ce qui peut poser problème.
2e possibilité (bien meilleure que la précédente)
+ VCC
Fixer de façon indépendante le courant I0
à l’aide d’une source de courant (c-e-m I0, RC RC
résistance interne r) à la place de R.
Q1 Q2

- Schéma petits signaux inchangé et formules ve1 ve2


précédentes toujours valables en remplaçant
R par r.
I
-I0 fixé, on a intérêt à choisir r aussi grande 0 r
que possible I
Ici Rg m = ρ 0
2UT -VCC 39

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IE I
- Exemple de réalisation concrète gm = = 0
UT 2UT
+ VCC ρ : résis tan ce int erne du miroir (Q, Q0 )
1 V 1
RC RC ρ= = A >>
g ce I0 gm
Q1 Q2 En sorties asymétriques :
R Cg m R I
A D1 = − =− C 0
2 4UT
R0 I0 RC
A MC1 ≅ − (ρg m >> 1)

Q0 Q VA
⇒ RRMC1 ≅ 20 log(ρg m ) = 20 log ≈ 66 dB
2UT
- VCC
plus élevé
En pratique :
V VCC R CIE V
VC1 et VC 2 ≈ CC ⇒ R CI E ≈ ⇒ A D1 = − ≈ − CC (A D1 ≈ 150 si VCC = 15V )
2 2 2U T 4UT

En pratique : Gain différentiel et RRMC dépendant seulement de VCC


et donc indépendant du point de repos (I0 et IE)

40

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3) Etage différentiel d’entrée d’un circuit intégré
En réalité, disfonctionnements dus aux :
- dérives (thermiques, des alimentations)
- dissymétrie de la structure (courant de polarisation, tension de décalage)
Dérives : petites variations altérant surtout l’étage d’entrée où le signal est le plus faible
⇒ Importance de l’élimination (réjection) des dérives à l’entrée

a) Rejection des dérives pour un étage différentiel à peu près symétrique


Dérives thermiques dans un étage différentiel à transistors bipolaires :
dVCC
dVBE
− de la tension VBE : ≈ − 2mV °C −1 + VCC
dT
1 dβ RC RC
− du gain en courant β : ≈ 1% °C−1
β dT
Valeurs données pour le silicium vc2
+ Q1 Q2 +

ve1 dVBE1 dVBE2 ve2


Sortie assymétrique

gm I
gD ≈ = E
2 2UT i c1 = g D v d + g MC v mc I0
⇒ r
1 ic 2 = −g D v d + g MC v mc
g MC ≈

- VCC 41

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or v C 2 = VCC − R Ci c 2 ⇒ dv C 2 = dVCC − R Cic 2

dVBE1 + dVBE 2
⇒ dv C 2 = dVCC − R Cg D (dVBE 2 − dVBE1 ) + R Cg MC
2

- Les dérives thermiques de β n’interviennent pas

- dVBE2 = dVBE1 ⇒ terme de mode différentiel nul


élimination des dérives thermiques au niveau des entrées (intérêt des amplificateurs différentiels)

- Terme de mode commun très faible si gMC très petit (c-à-d si on a une bonne source de courant)

- En sortie symétrique : dérive thermique du VBE et de la source d’alimentation dVCC éliminées (par
différence)

- Dérive de l’alimentation dVCC totalement reproduite sur la sortie asymétrique vc2

42

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- Comment se débarrasser de la dérive dVCC en sortie asymétrique ?

+ VCC Solution :
- Miroir de courant (Q3, Q4) à la place
Q3 Q4 des résistance RC
- Charge RL connectée à la sortie

iS ≈ iC1 – iC2
≈ iC1 vS = RLiS ≈ RL(iC1 – iC2)
iC1
iS ≈ iC1 – iC2
Q1 Q2
⇒ dvS = RL(diC1 – diC2)
RL vs
vD (n) Or iC1 – iC2 =2gDvd

⇒ iC1 – iC2 =2gD(vBE1 – vBE2)

I0 ⇒ Plus de dérive en courant


r
dvS = RL2gD(dvBE1 – dvBE2) = 0

- VCC ⇒ Elimination de toutes les dérives en sortie

NB : Montage utilisé dans l’étage d’entrée des circuits


intégrés : courant iS prélevé en sortie asymétrique
43

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
b) Etage différentiel avec charge active

Même montage que le précédent

+ VCC Intérêt : permet d’obtenir un gain en


tension AD plus élevé
Q3 Q4
⇒ Intéressant pour amplifier des signaux
de faible amplitude à l’entrée

≈ iC1 (Q 3, Q4) miroir aussi appelé charge active de


iC1
l’étage différentiel (Q1, Q2)
Q1 Q2
vs
vD

I0
r

- VCC

44

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Schéma en petits signaux (en mode différentiel):
Hypothèses :
- Q3, Q4 : transistors identiques
- Q1, Q2 : transistors identiques
- gains en courant élevés
- effet early non négligé
vbe3 1/gm3 vbe4 rbe4 rce4 gm4vbe4

rbe1 gm1vbe1 rce1 gm2vbe2 rce2 rbe2 vbe2 ve2


vbe1 vs
ve1

mode différentiel pur

I0
v d = v be1 − v be 2 ; v be3 = v be 4 ; g m1 = g m 2 = g m3 = g m 4 = g m =
2U T
⎛ v ⎞ ⎛ r ⎞
v s = rce 2 ⎜⎜ g m v be 2 + g m v be 4 − s ⎟⎟ ⇒ v s ⎜⎜1 + ce 2 ⎟⎟ = rce 2g m (v be 2 + v be 4 )
⎝ rce 4 ⎠ ⎝ rce 4 ⎠

45

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
I0
or g m1v be1 ≅ −g m3 v be3 car rbe3 = rbe 4 = ⇒ v be1 ≅ − v be3 = − v be 4
2β PNP U T
⎛ r ⎞
⇒ vs ⎜⎜1 + ce 2 ⎟⎟ ≅ g m rce 2 (v be 2 − v be1 ) = −g m rce 2 v d
⎝ rce 4 ⎠

vs g r gm
⇒ Ad = ≅ − m ce 2 = − = −g m (rce 2 // rce 4 ) (à vide)
vd rce 2 1 1
1+ +
rce 4 rce 2 rce 4
ou bien
2VAN 2VAP
I0 I0 2VAN VAP I 2 VAN VAP
A d ≅ −g m = −g m =− 0
2
(VAN + VAP ) I 0 (VAN + VAP ) 2 U T I 0 VAN + VAP
I0

1 VAN VAP
Ad ≅ − (à vide)
U T VAN + VAP

AN : VAN = 100V ; VAP = 50V ; UT = 26mV Ad = -1280 ⇒ ≈ 60 dB

46

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
c) Caractéristiques réelles d’entrée d’un étage différentiel (et d’un amplificateur opérationnel)
α/ Courants de polarisation de l’étage différentiel d’entrée

1- Etage bipolaire
Fonctionnement normal : injection depuis l’extérieur de courants de base IB1 et IB2 à travers
une jonction PN polarisée en direct pour chaque transistor Q1 et Q2.
IB1 et IB2 négligeables (~ qq 100 nA pour l’amplificateur opérationnel µA 741)

2- Etage à transistors à effet de champ


Fonctionnement normal : à chaque entrée jonction PN grille-source polarisée en inverse
Courants d’entrée au niveau de chaque grille très petits (~ 30 pA pour l’amplificateur
opérationnel TL080)

Remarque :
Impédances d’entrée en petits signaux : résistance dynamique d’un jonction PN polarisée en
direct chargée par l’impédance interne de la source d’alimentation en courant de la paire
différentielle
µA 741 : ~ 1 MW TL 080 : ~ 106 MW

β/ Tension de décalage vD0 et courants de polarisation


Pas de symétrie parfaite entre les composants d’un étage d’entrée d’un circuit intégré
⇒ Dissymétrie de polarisation dans chaque demi paire
⇒ Tension de décalage (ou d’offset) et courants de polarisation différents entre les deux entrées
47

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Calcul de la tension de décalage VD0 lorsque vS = 0

+ VCC
- b1 ≈ b2 à ± 10%
RC1 RC2 - IS1 ≈ IS2 à ± 5%

Q1 vS = 0 Q2 - RC1 ≈ RC2 à ± 1% (résistances diffusées)

+ ⎛ I I ⎞
VD0 VD 0 = VBE1 − VBE 2 = U T ⎜⎜ Ln E1 − Ln E 2 ⎟⎟
⎝ IS1 IS2 ⎠
I0
⎛I I ⎞ ⎛ I I ⎞
VD 0 = U T Ln⎜⎜ E1 S 2 ⎟⎟ = U T ⎜⎜ Ln E1 + Ln S 2 ⎟⎟
⎝ I E 2 IS1 ⎠ ⎝ IE2 IS1 ⎠
⎛ 1⎞ ⎛ 1⎞
or I E1 = ⎜⎜1 + ⎟⎟ I C1 et I E 2 = ⎜⎜1 + ⎟⎟ I C 2
⎝ β1 ⎠ ⎝ β2 ⎠

⎛ 1 ⎞ ⎛ 1 ⎞
⎜ 1+ ⎟ ⎜ 1+ ⎟
⎜ β1 I C1 IS 2 ⎟ ⎜ β1 R C2 IS 2 ⎟
⇒ VD 0 = U T Ln + Ln + Ln = U T Ln + Ln + Ln
⎜ 1 I I ⎟ ⎜ 1 R IS1 ⎟
⎜ 1+ β ⎜ 1+ β
C2 S1 C1
⎟ ⎟
⎝ 2 ⎠ ⎝ 2 ⎠

48

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Si β1 , β2 >> 1 ; R C 2 = R C1 + ∆R C1 ; IS 2 = IS1 + ∆IS1 alors

⎛ R C2 IS 2 ⎞ ⎡ ⎛ ∆R C1 ⎞ ⎛ ∆I ⎞⎤ ⎡ ∆R ∆I ⎤
⇒ VD 0 = U T ⎜⎜ Ln + Ln ⎟⎟ ≅ U T ⎢ Ln⎜1 + ⎟ + Ln⎜1 + S1 ⎟⎥ ≅ U T ⎢ C1 + S1 ⎥
R C1 IS1 ⎠ ⎜ R C1 ⎟ ⎜ IS1 ⎟ ⎢⎣ R C1 IS1 ⎥⎦
⎝ ⎢⎣ ⎝ ⎠ ⎝ ⎠⎥⎦

R C2 I
Si = 1,01 et S 2 = 1,05 alors VD 0 ≅ 0,06 U T = 1,5 mV
R C1 IS1

- Calcul des courants de polarisation


I C1 IC2
I −P = I B1 = et I +P = I B2 =
β1 β2

I −P I C1 β2 R C 2 β2
= =
I +P I C 2 β1 R C1 β1

R C2 β2 I −P I −P − I +P
Si = 1,01 et = 1,10 alors + ≅ 1,11 et I P = ≅ 11%
R C1 β1 IP IP

49

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Etages de sortie bipolaire
I – Introduction
Fonction d’un étage de sortie :
Délivrer une puissance substantielle dans un charge de faible impédance et un signal de sortie le
moins distordu possible

Propriétés d’un étage de sortie :


- amplitude du courant de sortie élevée
- amplitude de la tension de sortie élevée
- faible impédance de sortie
- faible puissance de polarisation

II – Différents étages de sortie d’un circuit intégré bipolaire


1) Montage émetteur-suiveur
+VCC
Charge active vS = - vBE + vE
ou résistance vS = VCC - vCE
de polarisation

IS
Etage IE
précédent vE Charge active RL
ou résistance vS (charge)
de polarisation
-VCC
50

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
IC
Hypothèse
VCEsat ~ 0 V : tensions de saturation des
charges actives nulles

⇒ -VCC ≤ vS ≤ +VCC

0 VCEsat ~VCC 2VCC VCE

v S max VCC − v BE
iS max = ≅
v E max ≅ + VCC RL RL
⇒ ⇒
v E min ≅ − VCC v S min − VCC − v BE
iS min = ≅
RL RL

Remarque :
RL trop petite : quasi-totalité du courant absorbée par celle-ci
⇒ courant de polarisation IE drainé par RL ⇒ blocage du transistor

⇒ Limitation vSmin = - RLIE ⇔ courant de charge limité à IE

⇒ Augmentation de ce niveau de limitation en augmentant la puissance de polarisation

51

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
vS
Transistor
saturé
vSmax

- VCC vBE vE
VCC
Transistor
bloqué
vSmin ≈ - RLIE
RL grande

vSmin ≈ - VCC

En petits signaux :
RL petite
vS(t)

t
0
52

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
+ rbe gmvbe
vbe
ve

R RE RL vs

R : impédance de l’étage de la charge active de la base en parallèle avec l’impédance de


sortie de l’étage précédent ≈ impédance de sortie de l’étage précédent

RE : impédance interne de la charge active au niveau de l’émetteur

RE >> RL

- Gain en tension :

v s ≅ g m v be R L vs g R
⇒ ≅ m L ≈1
v e = v be + v s = v be (1 + g m R L ) v e 1 + gm R L

53

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Gain en courant : is g m v be
≅ ≈β
ie v be
rbe

- Impédance de sortie :
R + rbe R 1
Zs = = + (calcul à faire )
β β gm

Généralement faible

En résumé :
Avantages :
- étage simple à mettre en œuvre,
- faible distorsion,
- faible impédance de sortie,
- sous polarisation appropriée, amplitude du courant de sortie élevée

Inconvénients :
- dissymétrie du courant de sortie
- en général puissance de polarisation assez importante

54

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
2) Etages de sortie avec transistors de classe B
a) Circuit de base
+ VCC

Charge active
(ou résistance Q2 fonctionne en classe B
de
polarisation) (bloqué au point de repos)
IB
Q2 v S = VCC − v CE 2
v E = − VCC + v CE1

vS RL (charge)
D2 D1

Q1 vE

- VCC

- Montage permettant une plus grande souplesse dans la limitation du courant de charge
- Fonctionnement avec une puissance de polarisation moindre (courant de repos nul dans Q2)

55

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Fonctionnement :
Si vE > 0, Q2 conduit, D1 bloquée et D2 passante

⇒ vS = vE + vD2 – vBE2 ⇒ vS ≈ vE

Si on néglige la tension de saturation de la charge active alors

vEmax = VCC – vD2 ≈ VCC – vBE = vSmax ≈ VCC

Si vE < 0, Q2 bloqué, D1 passante, D2 toujours passante

⇒ vS = vE + vD1 ≈ vE + vBE
et
vEmin = vCEsat1 – VCC ⇒ vSmin ≈ vCEsat1 + vBE – VCC ≈ - VCC

vS
~ VCC
Remarque :
vE = vCE1 – VCC

vE vCE1 = vE +VCC > 0 si vE > - VCC


~ - VCC - vBE 0 ~ VCC

Donc pour – VCC < vE < 0


~ - VCC Q1 fonctionne

56

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
En petits signaux :

- Gain en tension de l’étage global :

Si vE > 0 circuit équivalent à :

(Effet early négligé)


rbe1 gm1vbe1 rbe2 gm2vbe2
vbe1 vbe2

RL vs

v be 2
≅ −g m1v be1 ⇔ v be 2 = −g m1rbe 2 v be1
rbe 2

v s ≅ g m 2 v be 2 R L

vs
⇒ ≅ − g m 2 R Lg m1rbe 2 = −β 2g m1R L
v be1
57

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Si vE < 0, circuit équivalent à :

rbe1 gm1vbe1 RL (Effet early négligé)


vbe1 vs

vs
v s ≅ − R Lg m1v be1 ⇔ ≅ − R L g m1
v be1

En résumé :

Avantage :
- Pas de limitation en courant de charge suivant la charge

- Inconvénients :
- sortie dissymétrique en courant (décalage d’un vBE)
- gain en tension en petits signaux dissymétrique de l’étage global

58

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Suppression du décalage en vBE

+ VCC

RA = RB ⇒ IA = IB
RB

IB
Q2

vS RL
D2 D1
RA

IA
Q1 ve

Q3

- VCC

59

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3) Etage de sortie avec une paire complémentaire en classe B (étage push pull)
a) Circuit de base
+ VCC
Au point de repos :
Q1 Q1 et Q2 bloqués

En général Q2 : transistor pnp substrat

ve RL vS
Q2

- VCC
vS
Q1 saturé
- Fonctionnement : VCC – vCE1sat ≈ VCC
Si vE > 0 Q1 conduit, Q2 bloqué
vS = vE – vBE1

vS = VCC – vCE1 ⇒ vSmax = VCC – vCE1sat


vBE2 0 vBE1 vE
Si vE < 0 Q1 bloqué, Q2 conduit
vs = vE –vBE2 = v E + v BE 2 Q2 saturé
− VCC + v CE 2sat ≈ − VCC
vS = - VCC - vCE2 ⇒ vSmin = - VCC – vCE2sat
= − VCC + v CE 2sat
60

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Inconvénient : distorsion de croisement (décalage de vBE1 – vBE2 entre le signal
de sortie et d’entrée au voisinage de zéro)

vS(t)
Diminution de l’effet de distorsion du signal
de sortie lorsque l’amplitude de sortie augmente
(en évitant la saturation des transistors)
0 t

En petits signaux :

Si v E > v BE Q1 et Q2 fonctionnent en collecteur commun


vs
⇒ • Gain en tension ≈1
ve
iL
• Gain en courant ≈β
ie

61

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
b) Suppression de la distorsion de croisement
Etage polarisé de tel manière que
+ VCC
Q1 et Q2 à la limite de la conduction :
Charge active
IQ passe dans D1 et D2 connectées
ou résistance
de polarisation en parallèle avec les jonctions E-B de
Q1 et Q2
IQ
Q1 ⇒ Polarisation des jonctions E-B à la
limite de la conduction
D1

- Fonctionnement :

D2 RL vS Si vE > 0 alors vS = vD1 + vD2 – vBE1 + vE

Q2 ⇒ vS ≈ vE + vBE = v E + v BE 2
ve Si vE < 0 alors vs = vE – vBE2
Charge active
ou résistance
de polarisation Dans les deux cas v s ≈ v E + v BE
- VCC

62

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
vS
Q1 saturé
VCC – vCE1sat ≈ VCC

vBE2 0 vE

Q2 saturé
− VCC + v CE 2sat ≈ − VCC

vs(t) ve(t)
v BE

0 t

63

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
c) Protection « thermique »

But : éviter les effets destructifs d’une surcharge en courant de sortie

Surcharge : courant de sortie élevé provoquant un échauffement de Q1 et Q2

⇒ Accélération du niveau de ce courant provoquant la conduction de Q1 et Q2

⇒ Risques :
• Destruction des composants (Q1,Q2 et RL)

• Court-circuit des alimentations

⇒ Nécessité d’un dispositif de protection

64

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
+ VCC
Q3 et Q4 bloqués en fonctionnement normal
Charge active Protection assurée par la mise en parallèle en
ou résistance
de polarisation
sortie d’un transistor et d’une résistance en série

IQ - vE > 0 (amplitude élevée)


Q1

D1 Elévation du courant à travers Q1


Q3
RE1
⇒ Augmentation de la différence de
potentiel de la jonction E-B de Q3
jusqu’au seuil de conduction de celui-ci
RE2 RL
vS
D2 Q4 ⇒ Mise en conduction de Q3

Q2 ⇒ Limitation du niveau de courant dans


Q1 en le shuntant
ve
Charge active
ou résistance - vE < 0 (amplitude élevée)
de polarisation Raisonnement identique avec la mise
en conduction de Q4.
- VCC

65

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Amplificateurs opérationnels bipolaires

I- Gain différentiel de l’amplificateur opérationnel, réponse en fréquence

Représentation schématique d’un amplificateur opérationnel

CC

- Etage diff Etage Etage


is=-2gDvD
vD + grand gain de
+ Miroir Re A0 > 1000 sortie
va vb= - A0va vs= vb

En basse fréquence, le gain différentiel :


vs
= A 0 (2g D R e ) = G 0 , G 0 ≥ 105 (c' est − à − dire ≥ 100 dB )
vd

66

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CC : condensateur de compensation (capacité de faible valeur ~ 30 pF) pour éviter les
instabilités (ou oscillations) en hautes fréquences dues au très grand gain

- Fonction de transfert :

v a = R e [ is + jCCω(v b − v a )] A 0 R eis
⇒ vb = −
v b = −A0 v a 1 + jCCωR e (A 0 + 1)

vs A 0 R e ( 2g D ) G0
GD = = =
v d 1 + jCCωR e (A 0 + 1) 1 + j ω
ωC GD (dB)

Système d’ordre 1 ~ 100 dB

1
Fréquence de coupure : f c =
2 πR eCC (A 0 + 1)
logf
~ 10 Hz
Typiquement :
Re ~ 500kΩ, A0 ≈ 103 → fc ≈ 10 Hz
Gain en boucle ouverte

67

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II- Gain de mode commun, taux de réjection en mode commun

1) Gain en mode commun : GMC

Théoriquement : sortie de l’étage d’entrée connectée en sortie symétrique (is α ic1 – ic2)
⇒ GMC = 0

En réalité : petites dissymétries au niveau de l’étage d’entré (paire différentielle + miroir)


dues aux composants
⇒ GMC ≠ 0 (mais petit)
Typiquement : GMC ~ 10 (20 dB)

2) Rapport de réjection en mode commun : GD/GMC

RRMCdB= (GD)dB – (GMC)dB > 80 dB

Typiquement aux basses fréquences RRMCdB ~ 86 dB

Remarque : GMC moins sensible à la fréquence que GD

⇒ Les variations en fréquence reflètent surtout celles de GD

68

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RRMC (dB)

logf
~ 10 Hz

Remarque : dans un montage contre réactionné, c’est la valeur du RRMC qui importante et
non celle du GMC.

Exemple :
Cas d’un montage simple : montage suiveur
⎛ v + v− ⎞
v S = G D (v + − v − ) + G MC ⎜ + ⎟
⎝ 2 ⎠
et
- v+ = vE
+ vS v − = vS
vE

69

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G MC ⎛ G ⎞ ⎛ G ⎞
v S =G D (v E − v S ) + (v E + v S ) ⇔ v S ⎜ G D − MC + 1⎟ = v E ⎜ G D + MC ⎟
2 ⎝ 2 ⎠ ⎝ 2 ⎠

G MC
1+
vS 2G D G
⇒ = ≅ 1 + MC
v E 1 − G MC + 1 GD
2G D G D

G MC
Donc v S = v E à près
GD

III- Vitesse de balayage sW en sortie de l’amplificateur opérationnel

sw : vitesse de balayage (en anglais slew rate)

dv s
Définition : s w =
dt

CC : responsable de la vitesse d’excursion de la tension des sortie vs

70

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- Cas d’un montage typique (ampli op µA 741)

+VCC
I0
CC

vD

T1 T2 Etage
grand gain
is Re A0 > 1000
va vb= - A0va
Charge
active

- VCC

Etage d’entrée

71

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Application d’un échelon de tension à l’entrée
vD

0 t0 t

Aussitôt T2 se bloque (iE2 = 0) ⇒ iE1 = - I0 et donc iS ≈ - I0 (effet miroir)

⇒ Charge du condensateur à courant constant I0

D’où
vb

q (t ) t i(τ ) I
va − v b = = ∫ dτ = 0 (t − t 0 ) I0
CC t 0 CC CC pente
CC

I 0 t0 t
or v a << v b ⇒ v b ≅ 0 (t − t 0 )
CC

72

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Finalement : dv S dv b I 0
= = = sW
dt dt CC

sW dépend du courant I0 fourni par la source de l’étage différentiel d’entrée et de la


capacité du condensateur de compensation CC

Ordres de grandeurs :

SW ≈ 0,65 V/µs (cas du µA741) → I0 ~ 20 mA


SW ≈ 13V/µs (cas du TL080) → I0 ~ 0,4 mA

Note : plus SW est élevé et plus performante est la sortie (moins de risque de déformation du
signal à la sortie vers les hautes fréquences)

- TL 080 (technologie BIFET: étage d’entrée différentiel constitué de transistors à effet de champ
suivis de transistors bipolaires)
Valeur plus élevée de SW pour le TL 080 car nécessité de polariser les transistors à effet de
champ à des valeurs de courant (de drain) plus élevées (par rapport à un étage bipolaire) pour
obtenir une valeur raisonnable de la transconductance.

-mA741 : limitation du courant I0 pour que les impédances d’entrées + et - soient grandes

UT I0
Ze ≈ rbe = β0 ≈ 250 kΩ I p+ ≈ I p− ≈ ≈ 10 nA ⇒ I 0 ≈ 20 µA avec β0 = 100
IE 2β0
73

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IV- Etude détaillée de l’architecture interne du µA741
VCC

Q12 Q13A
Q9 Q8 Q13B
Q14

Q1 Q15
9
R6
+ - Q18
Q1 Q2
R10 R7 sortie
Q21
R5 Q3 CC
Q4

+ VCC
Q20
+ VCC Q23A
Q7

Q11 Q10 Q16


Q5 Q6
Q17

Q22
R4 Q24
R1 R3 R2 R9 R8
1kΩ 50kΩ 50kΩ
1kΩ
74
- VEE
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1) Circuit de polarisation

+ VCC
Courant de commande:
Q12
Q13B Q13A 2VCC − 2VBE
I0 =
R5
I0 I0

R5 IC10 I2 I3

Q10 I3
Transistor
multicollecteur
Q11
R4 I2

I0
- VCC I3 ≈
4
I0
I I2 ≈ 3
R 4 I C10 + U T ln C10 4
Source de WIDLAR I0 = 0
I C11 ≈ I 0

75

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Valeurs numériques :

2VCC 9V 20V 30V

I0 ~0,20 mA ~0,50 mA ~0,73 mA

IC10 14 µA 17 µA 19 µA

⇒ Variations surtout entre 9V et 20V

76

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2) Etage d’entrée différentiel
+ VCC - Polarisation :

Q9 Q8 • (Q8, Q9) : charge active/ miroir de courant


IC9 = IC8 = I0 = IC1 + IC2

• (Q5, Q6, Q7, R1, R2, 50 kΩ) : source de courant


à courant de base compensé (Miroir R1 = R2)
+ Q1 Q2 - • (Q1, Q2, Q3, Q4) : paire différentielle composée
de transistors composites (Q1, Q3) et (Q2, Q4)
Q3 Q4 Transistors composites se comportant comme
des transistors PNP avec un gain en courant
+ VCC (en basses fréquences) équivalent à celui d’un
i transistor PNP.
Association permettant le décalage des tensions
IC10
Q7 vers le bas

Q5 Q6 Etage différentiel en sortie symétrique avec


charge active (miroir Q8, Q9) aux émetteurs

⎛ i = −g m (v + − v − ) ⎞
⎜ ⎟
R1=1kW R3 R2=1kW ⇒ i ∝ (v + − v − ) I
⎜ = − C10 (v − v )⎟
50kW ⎜ + − ⎟
- VCC ⎝ 2UT ⎠
77

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- Courants de polarisation aux entrées :

I C10
I +p ≈ I −p ≈ I B1 ≈ I B2 =

I C10 I
R 1, 2 + U T ln C10
2 2 IS
IC7 = (≈ 1µA si VCC = 15V )
R3

- Impédance d’entrée différentielle :

U Tβ 8U Tβ
Zediff ≅ 4 rbe = 4
I C10
= (≈ 1MΩ si VCC = 15V) )
I C10
2

- Vitesse de balayage :

I C1 + I C 2 I C10
sW = = (≈ 0,6V / µs si VCC = 15V) )
CC CC

78

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3) Second étage, ou étage de grand gain

• Q16 monté en collecteur commun


Gain en tension ~ 1, adaptation d’impédance
+ VCC
• Q17 monté en émetteur commun avec charge
I0 active
r Q13B
Grand gain en tension

3I0
+ VCC I2 ≅
4
- Courants de polarisation :
Q16
i 3I 0
I C17 ≅ I 2 ≅ (≈ 0,55mA si VCC = 15V )
Q17 4

3
R9 R8
VBE17 + R 8I C17 VBE17 + R 8I0
I C16 ≅ I E16 = ≅ 4
- VCC R9 R9
( ≈ 16µA si VCC = 15V)

79

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- Impédance d’entrée
βU T
rbe17 = ≅ 5 kΩ
I E17
Ze16 ≅ rbe16 + β0 (R 9 // (rbe17 + β0 R 8 )) or si β = 100 (VCC = 15V )
βU T
r be16 = ≅ 125 kΩ
I E16

⇒ Ze16 ≅ rbe16 + β0 (rbe17 + β0 R 8 ) (≈ 1.5 MΩ )

- Gain en tension du 1er étage

v b16 Z i − g m (v + − v − )
g1 = = e16 e16 = Ze16 = −g m Ze16 (≈ 100)
v+ − v− v+ − v− v+ − v−

- Gain en tension du 2e étage


v c17 v c17 v b17
g2 = = ×
v b16 v b17 v b16

v b17
Q16 monté en collecteur commun ⇒ ≈1
v b16

80

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Remarque :

Contribution de Q23 au point de repos de Q17 par la boucle de contre-réaction empêchant la


saturation des transistors (Q16 et Q17) : limitation du courant injecté dans la base de Q16

Comportement de Q23B comme une diode bloquée, et impédance d’entrée de Q23A beaucoup
plus élevée que rce13B

Q17 monté en émetteur commun avec charge active (Q13B)

⎛ ⎞
⎜ ⎟
g m17
g 2 ≈ −⎜ ⎟
⎜ 1 1 ⎟
⎜r (1 + g R
m17 8 ) + ⎟
⎝ ce13B rce17 ⎠

3I 0
R 8g m17 = R 8 ≈ 2 (Si VCC = 15V )
4UT

g2 =
v c17
v b16
3I r r
≈ − 0 ce13B ce17 = −
4 U T rce13B + rce17
VA VAB
U T (VA + VAB )
(≈ −10 ) 3

81

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4) Etage de sortie
VCC
• Q14, Q20 : paire complémentaire (Push-Pull)
I
I3 ≅ 0
4
• Q18, Q19 : transistors montés en Darlington
(équivalent à un pont de deux diodes)
Q14
⇒ Réduction de la distorsion de croisement de
l’étage Push-Pull
Q19 Q15
R6
Q18
sortie
R10 R7
Q21
I0
I E 23A = I C 23A ≅ I 3 ≈ (≈ 0,18 mA si VCC = 15V )
4

Q20
Q23A VBE18 I0
I E19 ≅ et = I E18 + I E19
R 10 4


Q22 I0
Q24 I E18 ≅ − I E19 (≈ 165µA si VCC = 15V )
4
50kW
- VCC
82

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
• Q23A : monté en collecteur commun
Vc17 ≈ Ve 23A (petits signaux )

v s = v e 23A + v BE 20 + v R 7 ≅ v e 23A + v BE Si Q 20 conduit (alternance < 0)

v s = v e 23A + v BE18 + v BE19 − v BE14 − v R 6

v s ≅ v e 23A + v BE Si Q14 conduit (alternance > 0)

• Circuit de protection (R6, R7, Q15, Q21, Q22, Q24, 50kW)

R6, R7 : éviter la conduction simultanée de Q14 et Q20 (court-circuit) des alimentations


due aux dérives thermiques (à fort courant de sortie)

Q15, Q21, Q22, et Q24 bloqués en fonctionnement normal

Mise en conduction de Q15 (ou Q21) lorsque R6IS ~ 0,6 V (R7IS ~ 0,6 V) afin de limiter le
courant dans Q14 (Q20)

Remarque : lorsque Q21 se met à conduire Q22 et Q24 conduisent court-circuitant le second
étage (Q16, Q17).
83

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Remarque :
Impédance d’entrée de Q23A beaucoup plus élevée que celle de la charge active Q13B

Q23A monté en collecteur commun

rbe23A gm23Avbe R : impédance d’entrée de l’étage de sortie


vbe
ve
v e = (rce13A // R )g m 23A v be + v be
rce13A R et
ve
Ze = = rbe 23A + β(rce13A // R )
v be
rbe 23A

Etage de sortie monté en collecteur commun avec une charge RL + R6ou7 ≈ RL

⇒ R = rbe20ou14 + bRL

Finalement :

Ze = rbe23A+b[rce13A//(rbe20ou14 + bRL)]

84

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Applications numériques : VCC = 15V, RL = 1kΩ, β = 50 VA = 50V

rbe14 ou 20 << βR L
4 VA
rce13A = ≈ 1,1MΩ >> βR L
I0
4βU T
⇒ Ze ≅ rbe 23A + β 2 R L = + β 2 R L = 28,9 kΩ + 2,5MΩ ≅ 2,5MΩ
I0
et
4 VA
rce13B = = 350kΩ << Ze
3I 0

5) Limitations
a) Limitations de la tension de sortie
Supposons VCC = 15 V

- Saturation positive : - Saturation négative :


v S = VCC − v BE14 − v CE13Asat v S = − VCC + v BE 20 + v CE 23Asat
⇒ v S ≅ V CC −1V = 14 V (= + Vsat ) ⇒ v S ≅ − V CC +1V = −14V (= − Vsat )

85

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b) Limitations en courant
Imposées par le circuit de protection
Courant de sortie maximum lorsque :
Q15 se met à conduire Q21 se met à conduire
(alternance positive) (alternance négative)

v BE15 0,6 v BE 21 0,6


iS+ max ≅ (≈ ≈ 20mA) iS− max ≅ (≈ − ≈ −20mA)
R6 27 R7 22

D’où
vS

+Vsat

R LiS+ max

0
v+ - v-

R LiS− max
- Vsat

86

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Références de tension à « Band gap »

I- Introduction

Référence de tension à « Bandgap : dispositif délivrant une tension constante indépendamment


des dérives (thermiques) lors de son fonctionnement

⇒ Référence conçue autour des dérives thermiques de la tension emetteur-base du transistor


bipolaire

II - Dérives thermiques de la tension vBE, référence de tension à « bandgap »


1) Dérives thermiques de la tension vBE d’un transistor bipolaire en régime normal

- β >> 1
I0 I0 - Effet early négligé
v ≡ v
⎛v ⎞ Dn
i C ≅ IS exp⎜⎜ BE ⎟⎟ IS = ni i2 qS
⎝ UT ⎠ N AB X B

87

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C ⎛ E (0) ⎞
Or Dn ≅ etni2 ≅ A2T3 exp⎜ − G ⎟
Tε ⎝ kT ⎠
⎛ E (0) ⎞
⇒ IS ≅ KT3−ε exp⎜ − G ⎟ A, K : indépendants de la température
⎝ kT ⎠
EG (0) : gap à T = 0K

En pratique, courant I0 imposé par le circuit extérieur (au moins en ordre de grandeur)
⎛ E (0) ⎞ v
⇒ I0 = KT3−ε exp⎜ − G ⎟ exp BE
⎝ kT ⎠ UT

I0 E (0) v (T )
⇒ ln = m ln T − G + q BE ; m = 3− ε
K kT UT
I0
ln : indépendant de T
K

I0 E (0) v (T )
ln = m ln T0 − G + q BE 0
⇒ K kT0 UT 0
T0 : température de référence

88

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T EG (0) ⎛ T ⎞ k T
v BE (T) = v BE (T0 ) − ⎜⎜ − 1⎟⎟ − m T ln
T0 q ⎝ T0 ⎠ q T0

dv BE (T) v BE (T0 ) EG (0) k⎛ T ⎞
= − − m ⎜⎜ ln + 1⎟⎟
dT T0 qT0 q ⎝ T0 ⎠

Remarque :
Si I0 varie légèrement avec T alors I0 α Ty ⇒ Formules valables en remplaçant m par y

vBE (T ) = B − AT + C(T )

dvBE (T) E G (0) v BE (T0 )


A=− = −
dT qT0 T0
EG (0)
B=
⇒ q
k T
C = m T ln : terme à négliger car vaut − 21mV à T = 200K
q T0
0mV à T = 300, et 47mV à T = 450K

89

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vBE(T)

B
v BE (T ) ≅ B − AT EG0
200K < T < 300K q

Varie avec I0

0 200 300 T (K)

2) Références à « Bandgap »

Réalisation : mise en série d’une tension proportionnelle à vBE et d’une tension proportionnelle
dv
à la température dont le coefficient est ajusté au − BE
dT

Vref = n × (v BE (T ) + AT )
dVref n : nombre entier
=0
dT T0

90

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
⎛ T E (0) T k ⎞
Vref = n (v BE + AT ) = n × B = n⎜⎜ v BE (T ) − v BE (T0 ) + G + m T ⎟⎟
⎝ T0 q T0 q ⎠
⎛ E (0) k ⎞
Vref ≅ n × ⎜⎜ G + m T0 ⎟⎟ = n × (1,2V + 0,06V ) ≅ n × 1,26V si T0 = 300 K
⎝ q q ⎠

Vref très voisine d’un nombre entier de fois de 1,2 V (valeur du gap du silicium) d’où le nom
de référence « Bandgap »

En réalité :
Vref

DVref

T0 T
D
Variations très faibles T

∆Vref
très petit ⇒ Source de tension stabilisée en températur e
∆T
91

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3) Réalisations
Réalisation pratique sous la forme :

Vref = n×VBE + lUT,

avec l fixé par les éléments du circuit

a) Circuit à simple bandgap


+ VCC Courants de base négligés (β >> 1)
I0 I1
Vref = VBE 3 + R 2 I 2 et R 3I 2 = VBE1 − VBE 2 = U T ln
I2
I1 I2
R2 VBE1 ≈ VBE 3 ⇒ R 1I1 ≈ R 2 I 2
R1

I1 R 2 UT R 2
⇒ ≈ et I2 ≈ ln
Q1 Q2 I 2 R1 R 3 R1
Vref
Q3 R2 R 2
R3 ⇒ Vref ≅ VBE 3 + U T ln
R 3 R1
VBE3
I2

92

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dVref
De plus il faut que : =0
dT R2
NB : indépendant de la température
dVBE 3 d ⎛ R R ⎞ R3
⇒ =− ⎜⎜ U T 2 ln 2 ⎟⎟
dT dT ⎝ R 3 R1 ⎠ (résistances de même technologie)
UT R 2 R 2 dV
⇒ ln = − BE 3
T R 3 R1 dT

⇒ Ajuster R1, R2, R3 pour que

Vref = 1,26 V

et que

dVref
=0 ⇒ R 1 = R 3 = 1kΩ, R 2 = 10kΩ,
dT

Re marque:
R2
R 3I2 = UT ln = 0,026 × 2,3 = 0,06V environ 10% de VBE1 et VBE2
R1

93

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b) Circuit à double bandgap
+ VCC VRe f = VBE 3 + VBE 4 + R 2 I 2 = 2 VBE + R 2 I 2

I0

VBE1 − VBE 2 = R 3I 2
I1 I2
R1 R2
I1
⇒ U T ln = R 3I 2
I2
Q7 Q4
I1 I2
Q3 Vref et R 1I1 + VBE1 + VBE 7 = VBE 3 + VBE 4 + R 2 I 2
Q1 Q2

or VBE1 ≅ VBE 7 ≅ VBE 3 ≅ VBE 4


R10 R3 R14

R1 = R3 = 1kΩ et R2 = 16,5kΩ

R2 R2
Finalement : VRe f = 2VBE + U T ln et VRe f = 2 × 1,26 = 2,52 V
R 3 R1

94

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c) Circuit à quadruple bandgap
+ VCC

I0

Q10 R1 = R3 = 1kΩ et R2 = 27,8kΩ

Q6

Q5
R15 Vref = 4VBE+λUT
I0
Vref = 5,04 V
R1 R2
Vref
Q7 Q4
I1 I2
Q3 Cas du circuit intégré 78XX (Fairchild)
Q1 Q2

R10 R3 R14

95

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d) Exemples de circuit réalisant le terme « A×T (ou λUT) »

IC1 IC2 Miroir asymétrique associé à un circuit imposant IC1 = IC2


Q2 : multiémetteur

Q1 Q2 I C1 = I C 2 V = RI C 2 = VBE1 − VBE 2
(n)
⎡ I I ⎤
R V V = U T ⎢ln C1 − ln C 2 ⎥ Voir Circuit AD 590
⎣ IS nIS ⎦

⇒ V = U T ln (n ) = A × T
IC1 IC2
Etage différentiel dissymétrique associé à un circuit
Q1 Q2 Imposant IC1 = IC2

(n) R VD Q2 : multiémetteur

VD = VBE1 − VBE 2 Voir circuits LM 135, 235, 335


I0
VD = U T ln (n )

96

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Miroir à transistors identiques, dissymétrique par R
nIC2 = IC1 IC2

I C1 = nI C 2
Q1 Q2 V = VBE1 − VBE 2
(n) V = U T ln (n )

R V

97

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Partie II : Circuits intégrés MOS (BF)

- Transistors MOS

- Sources de courant MOS

- Etages différentiels MOS

- Etages de sortie MOS

- Amplificateurs MOS

98

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Transistors MOS

I- Technologies des transistors MOS

Transistors MOS ou MOSFET

Deux familles de MOSFETs (Métal Oxyde Semiconductor Field Effect Transistor) :


- à enrichissement (ou à inversion),
- à appauvrissement (ou à déplétion)

1) Transistors MOS à enrichissement


Principe : formation du canal de conduction entre la source et le drain en inversant le type
de la zone de canal par application d’une tension électrique sur la grille

Deux types de transistors MOS à enrichissement :


- MOSFET à canal N à enrichissement
G IDS > 0 D
S IDS symbole
D
G
Sub VDS > 0
VGS N+ N+ VGS > 0
VDS
P S

99

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- MOSFET à canal P à enrichissement

G
S D IDS D
IDS < 0

P+ P+
VDS symbole G
Sub VDS < 0
N VGS < 0
VGS S
Sub
Note : transistors bloqués sans polarisation de la grille

2) Transistor MOS à appauvrissement


Principe : disparition progressive du canal de conduction entre la source et le drain en
appauvrissant le type de la zone de canal par application d’une tension électrique sur la grille

Deux types de transistors MOS à enrichissement :

- MOSFET à canal P à appauvrissement


G
IDS D
S D IDS < 0
G
P+ P+ symbole Sub VDS < 0
VGS VDS VGS > 0
P
S

Sub

100

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- MOSFET à canal N à appauvrissement

G
S IDS
D
IDS > 0 D
symbole
VGS N+ N+ G
VDS Sub VDS > 0
N
VGS < 0
S
Sub

3) Transistors MOS intégrés

Technologie Classique Technologie SOI (Silicon On Insulator)

S G D
S G D

métal métal métal


métal métal métal LOCOS LOCOS
LOCOS LOCOS oxyde
oxyde
N+ N+
N+ N+

SiO2
Substrat P
Substrat P

LOCOS : zones silicium localement oxydées

101

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Technologie CMOS

G S G
B S D B D

métal métal métal métal métal métal


métal métal LOCOS
LOCOS LOCOS
oxyde oxyde
N+
P+ N+ N+ P+ P+

Caisson N
Substrat P

B : Bulk (Sub)

Transistor N MOS Substrat Transistor P MOS caisson


(Substrat à la masse : VSB=VS)

102

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II- Modèle électrique (cas des transistors à enrichissement)

1) Conduction
Rappels

W ⎡ 2
VDS ⎤
I DS = µCOX ⎢(VGS − VT )VDS −
L ⎣ 2 ⎥⎦

W : largeur du canal
L : longueur du canal
µ : mobilité des porteurs dans le canal
COX : capacité de l’oxyde de grille par unité de surface
VT : tension de seuil

− Conduc tan ce : −Transcondu c tan ce :


∂i DS ∂i DS
gd = gm =
∂v DS v GS
∂v gS
v dS

103

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a) Régime linéaire

W ⎛ v ⎞
v GS − VT << v DS ⇒ i DS ≅ µCOX ⎜ v GS − VT − DS ⎟ v DS
L ⎝ 2 ⎠

W
On prend i DS ≅ µCOX (v GS − VT )v DS
L

W i W
gd = µCOX (vGS − VT ) = DS gm = µCOXv DS (dépend de v DS )
L v DS L
1
Le transistor se comporte comme une résistance variable : R DS (v GS ) =
gd

b) Régime saturé
W
µCOX (v GS − VT )
2
v GS − VT ≈ v DS ⇒ i DS ≅
2L

W 2i DS
gd = 0 gm = µCOX (v GS − VT ) =
L (v GS − VT )
1
Le transistor se comporte comme une source de courant d’impédance interne : rds = =∞
gd

104

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Note : gm dépend aussi des dimensions géométriques W et L canal du transistor

En réalité rds est finie (effet early)

W
µCOX (v GS − VT ) (1 + λv DS ) ;
2
i DS ≅ λv DS << 1
2L

1
λ= ; VA : potentiel d' early (effet de canal court )
VA

1 + λv DS VA
⇒ rds = ≅
λi DS i DS v GS

2) Effet de polarisation du substrat (« bulk effect »)

Perturbation du fonctionnement normal de transistor lorsque le substrat est polarisé

- Cas des transistors N-MOSFET à inversion


« bulk effect « apparaissant lorsque le substrat est polarisé négativement.

Jonction Substrat (P)/Canal+Drain (N+) polarisée en inverse

105

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G
S D

N+ -- -- -- -- -- -- -- -- -- -- -- -
---------- - N+
- dopant
-
e- du canal ionisé < 0
NSub
Substrat (P)

Sub

⇒ Extension de la zone de charge d’espace dans le volume du substrat


(Effet early plus prononcé)

⇒ Augmentation de la charge fixe (< 0) dans la couche active, compensant la charge < 0
due aux électrons du canal induite par la tension de grille

⇒ Diminution de la concentration des électrons dans le canal et donc du courant

1 2qεSi NSub
⇒ Augmentation de la tension de seuil du transistor VT ≈ VT 0 + VSSub
COX VSSub + 2Φ F

- N’apparaît pas si VSSub = 0


(transistors issus de la technologie SOI)

- Phénomène aussi observable dans les transistors P-MOSFETs

106

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- Facteur de l’effet de polarisation du substrat :
Définition :
g mb
λB = : facteur incrémental de l’effet de polarisation du substrat
gm
gmb : transconductance de la jonction substrat-(Canal+drain)
Isub
g mb = ; Isub : courant sous le seuil
nU T
On pose :
1
αB = : facteur de polarisation du substrat
1 + λB
aB Effet de polarisation du substrat
important à fort taux de dopage
du substrat
1
NA = 1014 cm-3 Notes : taux de dopage généralement faible
NA = 1016 cm-3 pour les transistors à inversion
⇒lB << 1 et aB ~ 1
0,5
NA = 1017 cm-3
Effet plus prononcé dans les transistors
à déplétion
0 30
Tension Source-Substrat (V)

107

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3) Représentation électrique en petits signaux

G D
vbs : différence de potentiel entre
rds
la source et le substrat
vgs gmvgs gmbvbs
Note : plus d’effet en petits signaux si
S Source et Substrat reliés

- Cas des transistors à inversion

Taux de dopage du substrat faible

aB ~ 1 ⇒ gmb << gm
et
vgs ~ vbs ⇒ gmbvbs << gmvgs
⇒ Effet qui pourra être négligé dans les transistors MOS à inversion utilisés en fonctionnement
normal

- Effet notable dans les montages de type suiveur (drain commun, étages de sortie…) pour
lesquels les niveaux de courants sont faibles (transistors bloqués ou à la limite de la conduction)

108

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Sources de courant MOS

Cadre du cours : utilisation de transistors N MOS à inversion en régime saturé

Résultats transposables pour les circuits MOS avec des transistors P MOS à inversion

I- Transistor connecté en diode

IDS
D
v GS = v DS
G
W
Sub µCOX (v GS − VT )
2
i DS =
IDS 2L
S

dv GS 1
iDS r= = : résis tan ce dynamique
di DS g m
L 1
r=
pente 1/gm W µCOX (VGS − VT )

note : r dépend de W et L et VGS

VT vGS

109

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Représentation en petits signaux
gmvgs
vgs 1/gm

Utilisations : diviseurs de tension, inverseurs…

II- Miroirs de courant (« body effect » négligé)


1) Miroir simple
M1 et M2 : même technologie mais
VDD dimensions géométriques différentes

R ⎛W⎞
⎟ µCOX (VGS1 − VT )
2
I Re f = ⎜
⎝ 2 L ⎠1
IS VGS1 = VGS 2 et
IRef ⎛W⎞
⎟ µCOX (VGS 2 − VT )
2
IS = ⎜
⎝ 2 L ⎠2

M1 M2 ⎛W⎞
⎜ ⎟
I Re f ⎝ 2 L ⎠1
⇒ =
IS ⎛W⎞
⎜ ⎟
⎝ 2L ⎠2

110

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Remarques :
⎛W⎞ ⎛W⎞
− si ⎜ ⎟ = ⎜ ⎟ alors I ref = IS ( Miroir )
⎝ L ⎠1 ⎝ L ⎠ 2

⎛W⎞ ⎛W⎞ I ref 1 + λVDS1


− Si effet early et si ⎜ ⎟ = ⎜ ⎟ alors =
⎝ L ⎠1 ⎝ L ⎠ 2 IS 1 + λVDS 2

⇒ Miroir sensible à l’effet early

si VDS1 = VDS2 alors Iref ≈ IS

- Etude en petits signaux


i=0 is

vgs gm2vgs2 rds2 vs


R 1/gm1

Pas de courant à travers R//1/gm ⇒ vgs = 0

vs V
⇒ Zs = = rds 2 = A
is IS

111

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2) Structures améliorées
α - Sources de WILSON

VDD

Structure de base
R M1, M2, M3 : même technologie mais
géométries différentes

IS Effet early négligé


IREF

M1 VGS3 = VGS 2
I Re f = I D 3
I D 2 = IS = I D1

M3 M2 ⎛W⎞
⎜ ⎟
I Re f L
⇒ = ⎝ ⎠3
IS ⎛W⎞
⎜ ⎟
⎝ L ⎠2

112

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− Effet early
⎛W⎞
⎜ ⎟ (1 + λVDS3 )
I Re f L
= ⎝ ⎠3
IS ⎛W⎞
⎜ ⎟ (1 + λVDS 2 )
⎝ L ⎠2

⎛W⎞
VDS3 = VDS 2 + VGS1 ⇒ VDS3 ≠ VDS 2 ⇒ I Re f ≠ IS même si tous les ⎜ ⎟ sont égaux
⎝L⎠
⇒ Source de Wilson plus sensible à l' effet early

- Etude en petits signaux


is

vgs1 gm1vgs1 rds1 vs

rds3 R gm3vgs vgs=vgs2=vgs3 1/gm2

113

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R // rds 3 = r 'ds 3

v s − v gs
is = + g m1v gs1
rds1 et − r 'ds 3 g m 3v gs = v gs1 + v gs ⇔ v gs1 = −(1 + r 'ds 3 g m 3 )v gs
is = g m 2 v gs

v s v gs v i ⎡ 1 ⎤
⇒ is = − − g m1 (1 + r 'ds 3 g m 3 )v gs = s − s ⎢ r + g m1 (1 + r 'ds 3 g m 3 )⎥
rds1 rds1 rds1 g m 2 ⎣ ds1 ⎦

⎡ 1 ⎛ 1 ⎞⎤ v
is ⎢1 + ⎜⎜ + g m1 + g m1r 'ds 3 g m 3 ⎟⎟⎥ = s
⎣ g m 2 ⎝ rds1 ⎠⎦ rds1

1
<< g m1
rds1

⎡ 1 ⎤
⇒ is ⎢1 + (g m1 + g m1r 'ds3 g m 3 )⎥ ≅ v s
⎣ gm2 ⎦ rds1

114

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⎛W⎞ ⎛W⎞
VGS 2 = VGS3 ⇒ gm2 = gm3 si ⎜ ⎟ =⎜ ⎟
⎝ L ⎠ 2 ⎝ L ⎠3

⎛ g ⎞ v
is ⎜⎜1 + m1 + g m1r 'ds 3 ⎟⎟ ≅ s
⎝ gm2 ⎠ rds1

vs ⎛ g ⎞
⇒ Zs = ≅ rds1 ⎜⎜1 + m1 + g m1r 'ds 3 ⎟⎟ > rds1
is ⎝ gm2 ⎠

Remarque :

⎛W⎞ ⎛W⎞ ⎛W⎞


si ⎜ ⎟ = ⎜ ⎟ = ⎜ ⎟ alors VGS 2 = VGS3 ≅ VGS1 (λVDSi << 1)
⎝ L ⎠1 ⎝ L ⎠ 2 ⎝ L ⎠3

Zs ≅ rds1 (2 + g m1r 'ds 3 ) ≅ rds1g m1r 'ds 3 >> rds1

⇒ impédance interne plus grande que pour le miroir

115

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Structure améliorée

VDD
VGS3 = VGS 2
I Re f = I D 4 = I D 3
IS = I D1 = I D 2
R
Iref ⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
L ⎠3 ⎝ L ⎠ 4 (VGS 4 − VT )
2
IS I Re f ⎝
⇒ = =
IS ⎛W⎞ ⎛ W ⎞ (VGS1 − VT )2
⎜ ⎟ ⎜ ⎟
⎝ L ⎠2 ⎝ L ⎠1
M4 M1
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
L L
(VGS1 − VT )2 = ⎝ ⎠ 2 × ⎝ ⎠ 4 × (VGS 4 − VT )
2

⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
⎝ L ⎠3 ⎝ L ⎠1
M3 M2
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
L L
⇒ VGS1 − VT = ⎝ ⎠ 2 × ⎝ ⎠4 × (VGS 4 − VT )
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
⎝ L ⎠3 ⎝ L ⎠1

116

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
L L
VGS1 − VT = ⎝ ⎠2 × ⎝ ⎠ 4 × (VGS 4 − VT ) = α(VGS 4 − VT )
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
⎝ L ⎠3 ⎝ L ⎠1

⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
L L
α = ⎝ ⎠2 × ⎝ ⎠4
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
⎝ L ⎠3 ⎝ L ⎠1

⇒ VGS1 = αVGS 4 + VT (1 − α ) et VDS3 + VGS 4 = VDS 2 + VGS1 ⇒ VDS3 + VGS 4 = VDS 2 + αVGS 4 + VT (1 − α )

⇒ VDS3 = VDS 2 + (1 − α )(VT − VGS 4 )

⎛W⎞ ⎛W⎞ ⎛W⎞ ⎛W⎞


− α = 1 c' est − à − dire ⎜ ⎟ × ⎜ ⎟ = ⎜ ⎟ × ⎜ ⎟
⎝ L ⎠ 2 ⎝ L ⎠ 4 ⎝ L ⎠1 ⎝ L ⎠3
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
I Re f ⎝ L ⎠3 ⎝ L ⎠4
⇒ VGS1 = VGS 4 ; = = ; VDS3 = VDS 2
IS ⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
⎝ L ⎠2 ⎝ L ⎠1
⎛W⎞ ⎛W⎞ ⎛W⎞ ⎛W⎞
Note : valable aussi si ⎜ ⎟ =⎜ ⎟ =⎜ ⎟ =⎜ ⎟
⎝ L ⎠1 ⎝ L ⎠ 2 ⎝ L ⎠3 ⎝ L ⎠ 4

117

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- Effet early

⎛W⎞
⎜ ⎟
I Re f L (1 + λVDS3 )
= ⎝ ⎠3
IS ⎛ W ⎞ (1 + λVDS 2 )
⎜ ⎟
⎝ L ⎠2

⎛W⎞ ⎛W⎞ ⎛W⎞ ⎛W⎞


si α = 1 ou si ⎜ ⎟ = ⎜ ⎟ = ⎜ ⎟ = ⎜ ⎟ alors VDS3 = VDS 2 ⇒ pas d ' effet early
⎝ L ⎠1 ⎝ L ⎠ 2 ⎝ L ⎠3 ⎝ L ⎠ 4

⇒ Structure moins sensible à l’effet early

- Inconvénient :

Amplitude du signal de sortie plus faible vSmin = VGS3+ VDS1sat = VT + VDSsat3 + VDS1sat ≈ VT + 2VDSsat

- En petits signaux :

Zs ∼ rds1gm1(rds3//R) >> rds1 (à vérifier)

Résultat identique à celui de la source de Wilson de base

118

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β - Source cascode
Transistors issus de la même technologie
VDD mais géométries différentes

- Effet early négligé


R
VGS3 = VGS 2
Iref I Re f = I D 4 = I D 3
IS IS = I D1 = I D 2

M4 M1 ⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
L ⎠3 ⎝ L ⎠ 4 (VGS 4 − VT )
2
I Re f ⎝
⇒ = =
IS ⎛W⎞ ⎛ W ⎞ (VGS1 − VT )2
⎜ ⎟ ⎜ ⎟
⎝ L ⎠ 2 ⎝ L ⎠1

M3 M2 − Effet early
⎛W⎞
⎜ ⎟
I Re f L (1 + λVDS3 )
= ⎝ ⎠3
IS ⎛ W ⎞ (1 + λVDS 2 )
⎜ ⎟
⎝ L ⎠2

119

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
VDS3 = VDS 2 + (1 − α )(VT − VGS 4 )
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
L L
α = ⎝ ⎠2 × ⎝ ⎠4
⎛W⎞ ⎛W⎞
⎜ ⎟ ⎜ ⎟
⎝ L ⎠3 ⎝ L ⎠1

Même raisonnement que précédemment et résultats identiques

- Etude en petits signaux

is

1/gm4 1/gm3 vgs2 gm2vgs2 rds2

is

R
vgs1 rds1 gm1vgs1 vs

is

120

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Pas de courant à travers R, 1/gm4, 1/gm3 ⇒ vgs2 = 0

is = g m1v gs1 + i rds1 et v rds1 = v s + v gs1


v s + v gs1
⇒ is = g m1v gs1 +
rds1

De plus rds 2is + v gs1 = 0 ⇔ v gs1 = − rds 2is

v s rds 2 ⎛ r ⎞ v
⇒ is = −g m1rds 2is + − is ⇔ is ⎜⎜1 + g m1rds 2 + ds 2 ⎟⎟ = s
rds1 rds1 ⎝ rds1 ⎠ rds1

⎡ ⎛ 1 ⎞⎤
⇒ Zs = rds1 ⎢1 + rds 2 ⎜⎜ g m1 + ⎟⎟⎥ > rds1
⎣ ⎝ rds1 ⎠ ⎦

1
g m1 >>
rds1

⇒ Zs ≅ rds1 (1 + g m1rds 2 ) ≅ rds1g m1rds 2 >> rds1

121

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Etages différentielles MOS

I- Structure (« bulk effect » négligé)


- M1, M2 : transistors identiques (issus
1) Polarisation
de la même technologie avec la même
+ VDD géométrie
- Effet early négligé
RD RD
W
COXµ(v GS1 − VT )
2
i D1 =
2L
W
M1 M2 COXµ(v GS 2 − VT )
2
iD2 =
2L

vGS1 vGS2 v D = v1 − v 2 = v GS1 − v GS 2


v1 v2 on pose v GS1 + v GS 2
v MC =
2
ISS
vD
v GS1 = + v MC
⇒ 2
v
v GS 2 = − D + v MC
2

122

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
W
i D = i D1 − i D 2 =µCOX (v GS1 − v GS 2 )(v GS1 + v GS 2 − 2VT )
2L
W W
iD = µCOX v D (2 v MC − 2VT ) = µCOX v D (v MC − VT )
2L L

or ISS = i D1 + i D 2 =
W
2L
[
µCOX (v GS1 − VT ) + (v GS 2 − VT )
2 2
]
⇒ ISS =
W
2L
µCOX v GS
2
[
1 − 2 v GS1VT + VT + v GS 2 − 2 v GS 2 VT + VT
2 2 2
]

W ⎡ v 2D v 2D ⎤
ISS = µCOX ⎢ + v D v MC + v MC − 2 VT 2 v MC + 2VT +
2 2
− v D v MC + v 2MC ⎥
2L ⎣ 4 4 ⎦
W ⎡ v 2D 2⎤
ISS = µCOX ⎢ + 2(v MC − VT ) ⎥
2L ⎣ 2 ⎦
W
On pose K = µCOX
2L
ISS v 2D ISS v 2D 2ISS
= 2(v MC − VT ) (v MC − VT ) =
2
⇒ − ⇒ − si vD ≤
K 2 2K 4 K

123

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
2ISS ISS v 2D 2ISS
si vD ≤ i D = 2 Kv D − = Kv D − v 2D
K 2K 4 K
ou bien
2ISS 2 ISS
si vD ≤ i D ≅ Kv D = v D 2 KISS
K K

iD = iD1 - iD2

2ISS
M1 saturé
ISS

0
ISS 2ISS vD = v1 - v2
2K K
- ISS
M2 saturé
- 2ISS

- Région de linéarité dépendante de ISS (courant de polarisation de la paire différentielle)


et de K, et donc de la géométrie (W/L)

- Région de linéarité plus grande que dans le cas d’une paire différentielle à transistors bipolaires

124

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Remarque :

Paire diférentie lle symétrique :

K (VGS1 − VT ) = K (VGS 2 − VT ) =
I SS 2 2 I SS
I D1 = I D 2 = ⇒
2 2
I SS
⇒ VGS1 − VT = VGS 2 − VT = ⇒ VGS1 = VGS 2
2K

2) Transconductance

di D W W
Gm = ≅ 2 KISS = µCOX ISS = µCOX (v GS1ou 2 − VT ) = g m1 = g m 2
dv D L L

⇒ iD ≅ Gm v D

Transconductance de la paire différentielle est égale à celle de chaque transistor la constituant

Remarque :
gm1 et gm2 plus petites que pour les transistors bipolaires.

125

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
II- Etude en petits signaux
1) Structure de base

Paire symétrique
RD RD
Effet early négligé

vgs1 gmvgs1 gmvgs2 vgs2 ve2


ve1

ri

vd
v e1 = + v mc v e1 − ve 2 = vd = v gs1 − v gs2 ( tension de mode différentiel)
2
⇔ v e1 + v e2
v = v mc ( tension de mode commun)
v e2 = − d + v mc 2
2

v e1 = ri (g m v gs1 + g m v gs 2 ) + v gs1 ≅ (ri g m + 1)v gs1 + ri g m v gs 2


v e 2 = ri (g m v gs1 + g m v gs 2 ) + v gs 2 ≅ ri g m v gs1 + (ri g m + 1)v gs 2

126

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
v d = v gs1 − v gs 2
⎛ 1⎞ ⎛ 1⎞
v mc = ⎜ ri g m + ⎟ v gs1 + ⎜ ri g m + ⎟ v gs 2
⎝ 2⎠ ⎝ 2⎠

⎛ 1⎞
⎜ ri g m + ⎟ v d + v mc
2⎠ v v mc
v gs1 = ⎝ = d+
2ri g m + 1 2 2ri g m + 1

⎛ 1⎞
− ⎜ ri g m + ⎟ v d + v mc
2⎠ v v mc
v gs 2 = ⎝ =− d +
2ri g m + 1 2 2ri g m + 1

2
v gs1 + v gs 2 = v mc ; v gs1 − v gs 2 = v d
2ri g m + 1

- Sorties asymétriques :

R g R Dg m R Dg m R Dg m
v D1 = − R Did1 = − R D g m v gs1 = − D m v d − v mc v D 2 = − R Did 2 = − R Dg m v gs 2 = vd − v mc
2 2ri g m + 1 2 2ri g m + 1

v D1 = A D1v d + A MC1v mc v D 2 = A D 2 v d + A MC 2 v mc

R Dg m R Dg m R Dg m R Dg m
A D1 = − ; A MC1 = − AD2 = ; A MC 2 = −
2 2ri g m + 1 2 2ri g m + 1

127

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
A D1 2r g + 1
RRCM1 = 20 log = 20 log i m
A MC1 2
AD2 2r g + 1
RRCM 2 = 20 log = 20 log i m = RRCM1
A MC 2 2

AD1 < 0, AD2 > 0 ⇒ vs1 et vs2 en opposition de phase

AMC1 < 0, AMC2 < 0 ⇒ vs1 et vs2 en phase, et en opposition de phase


avec ve1 et ve2
Résultats identiques à ceux de la paire différentielle bipolaire

- Sortie symétrique

v s = v s 2 − v s1 = − R Cg m v d ; A D = − R Cg m ; A MC = 0
RRMC → ∞ !
En réalité gm1 ≈ gm2 ⇒ RRMC élevé mais fini !

Mode en sortie symétrique plus intéressant.

- Conditions pour réaliser un bon amplificateur différentiel


les mêmes que celles pour un amplificateur différentiel bipolaire (alimentation en courant ISS
par un miroir)

128

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Exemple de réalisation concrète
I SS
gm = = 2KISS
(VGS1ou 2 − VT )
+ VDD
ρ : résis tan ce int erne du miroir (M, M 0 )
RD RD V 1
ρ = rds = A >>
ISS gm
M1 M2 En sorties asymétriques :
R g R
vGS1 A D1 = − D m = − D 2KISS
v1 vGS2 2 2
v2
R
A MC1 ≅ − D (ρg m >> 1)

R
IRef ISS
⎛ 2K ⎞
⇒ RRMC1 ≅ 20 log(ρg m ) = 20 log⎜⎜ VA ⎟

M M0 ISS
⎝ ⎠
⎛ VA ⎞
RRMC1 ≅ 20 log⎜⎜ ⎟⎟
- VDD V
⎝ GS1ou 2 − VT⎠
plus élevé

129

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
2) Paire différentielle avec charge active

+ VDD
M3, M4 : miroir PMOS
Transistors identiques (même géométrie)

M3 M4 M1, M2 : paire différentielle NMOS


Transistors identiques (même géométrie)

vGS3 = vGS4 ⇒ iD3 = iD4

vs et
M1 M2
iD1 = iD3 = iD4 = iD2 = ISS/2

vGS1 vGS2
ve

ISS
Note : circuit réalisé en technologie CMOS

- VDD

130

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- En petits signaux
iD1 = iD2 ⇒ vGS1 = vGS2 ⇒ gm1 = gm2
vGS3 = vGS4 ⇒ gm3 = gm4

vgs4
1/gm3 vgs3 rds4 gm4vgs4

vgs1 gm1vgs1 rds1 rds2 gm2vgs2 vgs2 ve2 vs


ve1

vs v ⎛ 1 1 ⎞
g m 2 v gs 2 − − s + g m 4 v gs 4 = 0 ⇒ v s ⎜⎜ + ⎟⎟ = g m 2 v gs 2 + g m 4 v gs 4
rds 4 rds 2 ⎝ rds 2 rds 4 ⎠
or
⎛ 1 1 ⎞ g
− g m3 v gs3 ≈ g m1v gs1 = −g m3 v gs 4 ⇒ v s ⎜⎜ + ⎟⎟ = g m 2 v gs 2 − g m 4 m1 v gs1
⎝ rds 2 rds 4 ⎠ g m3
g m3
et =1 , g m1 = g m 2
g m4

131

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
vd = ve1 − ve2 = vgs1 − vgs2

⎛ 1 1 ⎞ vs r r
⇒ vs ⎜⎜ + ⎟⎟ = −g m2 vd ⇔ = −g m2 ds2 ds4
⎝ rds2 rds4 ⎠ vd rds2 + rds4

g m1 = g m2 = g m = 2KISS : transconducance de la paire différentielle (M1, M2 )

vs 2K VANVAP
⇒ = −2 Gain différentiel à vide
vd ISS VAN + VAP

vs
dépend de :
vd
W
− K et donc du de M1 et M2
L
− ISS et donc du choix de polarisation

vs
plus faible que dans la cas d' un étage bipolaire car g m = 2KISS plus faible
vd

132

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Etages de sortie MOS

Intérêt :
- Réduire la consommation au repos mais pouvant fournir un
courant important dans la charge

I- Montages source-suiveurs (drain commun)


Substrat relié à la masse (minimise le « bulk effect »)
iD
1) Montage à un transistor VDD
RS
+ VDD

v DSsat ≈ v GS − VT VDD vDS


ve vS
RS W v DD − v DS
µCOX (v GS − VT )
2
iD = iD =
2L RS

Montage drain commun v s = v e − v GS v GS − VT ≤ v DS ≤ v DD


Transistor en régime de saturation

133

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
v S max = R Si D max = VDD − v DSsat
vS

v S max ≅ VDD − v GS + VT ≅ VDD ~ VDD


et
pente ≈ 1
v S min = R Si D min ≅ 0

v E = v S + v GS

0 VT ~ VDD vE
v E min = v GS ≈ VT

v E max = VDD + VT ≈ VDD

- Etude en petits signaux


Effet de polarisation du
vgs
substrat non négligé
ve

vs = -vbs
Rs rds gmvgs gmbvbs
vs

134

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
1 – Gain en tension :
(
vs = (R s // rds ) g m v gs + g mb v bs )
⇒ vs [1 + (R s // rds )g mb ] = g m (R s // rds )(v e − vs )
v e = vs + v gs

⇒ vs [1 + (R s // rds )(g m + g mb )] = (R s // rds )g m v e

vs
=
(R s // rds )g m
v e 1 + (R s // rds )(g m + g mb )

Si g mb << g m (" body effect" négligé) et rds → ∞ (effet early négligé) alors

vs

(R s // rds )g m ≅ R sg m ≈ 1
v e 1 + (R s // rds )g m 1 + R s g m

135

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
2 – Impédance de sortie

ve = 0 is

vgs Rs rds gmvgs gmbvbs


vs

v s = − v gs
⎡ 1 ⎤
vs ⇒ is = v s ⎢g m + g mb +
is + (g m + g mb )v gs = ⎣ rds // R S ⎥⎦
rds // R S

vs 1
⇒ Zs = =
is g + g + 1
m mb
rds // R S

Si effet early de polarisation de substrat négligés ( g mb << g m et rds >> R s ) alors

1 Rs 1
Zs ≅ ≅ ≈
1 1 + R sg m g m
gm +
Rs

136

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
2) Montage à deux transistors

VDD Ual : tension de polarisation fixant le courant


à travers M1 et M2.
M1
i D1 = i D 2
⎛W⎞
⎟ µCOX (U al − VT 2 )
2
iD2 = ⎜
⎝ 2L ⎠2
M2
ve
vs
Ual
vs = ve – vGS1

vsmin = vDS2sat ≈ vGS2 –VT2 ≈ Ual - VT2 ⇒ vemin = vsmin + vGS1= Ual + VT1 – VT2

vsmax = VDD – vDS1sat ≈ VDD – vGS1+VT1 ≈ VDD ⇒ vemax = vsmax + vGS1= VDD + VT1 ≈ VDD

137

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
vs
D’où
VDD

pente ≈ 1

Ual – VT2

0 VDD ve
Ual + VT1– VT2

- Etude en petits signaux


G1 D1

gm1vgs1 gmb1vbs1 rds1


vgs1
S1 D2
ve

vgs2 = 0 gm2vgs2 gmb2vbs2 rds2 vs

vgs2 = 0 = vbs2 (source à la masse comme le substrat)

138

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
G1
D’où
vgs1 D1
S1

ve
gm1vgs1 gmb1vbs1 rds1 rds2 vs

v bs1 = − v s ; v e = v s + v gs1 ; (rds1 // rds 2 )(g m1v gs1 + g m1b v bs1 ) = v s

⇒ (rds1 // rds 2 )g m1v e = v s [1 + (g m1b + g m1 )(rds1 // rds 2 )]


vs
=
(rds1 // rds 2 )g m1 ≅
g m1
v e 1 + (g m1b + g m1 )(rds1 // rds 2 ) g m1 + g m1b

Si effet de polarisation du substrat négligé alors : g mb1 << g m1

vs
⇒ ≈1
ve

139

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Impédance de sortie

ve = 0 gm1vgs1 gmb1vbs1 rds1 rds2


vgs1
S1 is

vs
v bs1 = − v s = v gs1
⎛ 1 ⎞
vs ⇒ is = v s ⎜⎜ + g m1 + g mb1 ⎟⎟
is + g m1v gs1 + g mb1v bs1 = ⎝ rds 2 // rds1 ⎠
rds 2 // rds1

1 1
⇒ Zs = ≈
1 g m1 + g mb1
+ g m1 + g mb1
rds 2 // rds1

Si g mb1 << g m1 (effet de polarisation du substrat négligé) alors :

1
Zs ≈
g m1

140

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
3) Montages à trois transistors

+ VDD R : résistance de polarisation


MB1, M2 : miroir
I
M1
VGSB1 = VGS2
R
ve ⇒ I = ID2 = ID1

vs vs = ve – vGS1
MB1

M2

VDD = VGSB1 + RI
⎛W⎞
⎟ µCOX (VGSB1 − VTB1 ) = VDD
2
VGSB1 + R ⎜
⎝ 2 L ⎠ B1

⇒ VGSB1 (et donc le courant) fixé par R

141

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
vsmax = VDD – VDS1sat ≈ VDD –VGS1 + VT1 ≈ VDD
vsmin = VDS2sat ≈ VGS2 – VT2 ≈ VGSB1 - VT2

vemin = vsmin + VGS1min = VGSB1 - VT2 + VT1


vemax = vsmax + VGS1 = VDD + VT ≈ VDD

vs
D’où

VDD
pente ≈ 1

VGSB1 - VT2 ve

0
VGSB1 -VT2 + VT1 ~ VDD

142

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Etude en petits signaux

D2 S1
G1

vgs1 rds2 rds1


gm2vgs2 gmb2vbs2 gm1vgs1 gmb1vbs1 vs
ve

S2 D1
vgs2
DB1 GB1 G2

Effet early négligé


vgsB1 R//1/gmB1
vbsB1 = vbs2 = 0 (source et substrat à la masse)

SB1 R//1/gmB1 ≈ 1/gmB1

⇒ vgs2 ≈ 0 = vbs2

143

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
D’où

G1

vgs1 rds2 rds1 vs


gm1vgs1 gmb1vbs1
ve

Même cas de figure que pour le montage à deux transistors

vs g m1 1
≅ ; Zs ≅
ve g m1 + g m1b g m1 + g m1b

Si " body effect " négligé


vs 1
≅ 1; Zs ≅
ve g m1

144

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
II- Etage Classe B : paire complémentaire
+ VDD
M1 : N MOSFET
M1 M2 : P MOSFET

M1 et M2 paire complémentaire
fonctionnement en classe B (bloqués)

ve M2
RL vs - ve > 0
M1 fonctionne, M2 bloqué

- VDD ⇒ vs = ve - vGS1

vs M1 saturé - ve < 0
∼ VDD M2 fonctionne, M1 bloqué

⇒ vs = ve + vGS2

0
∼ - VDD VTP VTN ∼ VDD ve
Inconvénient : distorsion de croisement
M2 saturé
∼ - VDD

145

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Inconvénient : distorsion de croisement (décalage de vTN – vTP entre le signal
de sortie et d’entrée au voisinage de zéro)

vS(t)
Diminution de l’effet de distorsion du signal
de sortie lorsque l’amplitude de sortie augmente
(en évitant la saturation des transistors)
0 t

En petits signaux :

Si v E > max( v TN , v TP ) M1 et M2 fonctionnent en suiveur (drain commun)

⇒ ● Gain en tension vs
≈1
ve

146

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
III- Etage classe AB
+ VDD

VBias M1 et M2 à la limite de la conduction


M4 grâce à M5 et M6

M1 M4 : transistor alimentant en courant


M6 et M5
M5

M2
RL vs
M6

M3 ve

- VDD

Montage sopurce Paire complémentaire (AB)


commune (inverseur) drain commun (suiveur)
147

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
M5 et M6 permettent de polariser M1 et M2 à la limite de la conduction

-ve > 0 , M2 bloqué, M1 conduit ⇒ vs = ve -vGS6 + vGS5 – vGS1 ≈ ve + vGSP


- ve < 0 , M3 bloqué, et M2 conduit ⇒ vs = ve – vGS2 = ve + vGSP

vs
vs(t) ve(t)
v GS

ve 0 t
− VGSP 0

Avantage : suppression de la distorsion de croisement

Si VGS ≥ VT alors M1 et M2 conduisent et l’étage fonctionne en drain commun (suiveur)

⇒ ● gain en tension ≈ 1
1
● impédance de sortie ≈ g (plus élevée que pour un étage bipolaire)
m

148

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Amplificateurs MOS

I- Introduction

Amplificateurs opérationnels MOS moins performants que les amplificateurs opérationnels bipolaires

Causes :
- bruit basse fréquence (1/f) plus élevé,
- transconductance d’un transistor MOS plus faible que celle d’un transistor bipolaire
⇒ ● résistance de sortie plus élevée
● gain en boucle ouverte au mieux égal au dixième de celui d’un amplificateur
opérationnel bipolaire

Utilisation plus restreinte des amplificateurs opérationnel MOS

Usage le plus courant d’un amplificateur MOS : amplificateur transconductance (OTA : Operationnal
Transconductance Amplifier)

Raison : Grande impédance d’entrée des circuits MOS et impédance de sortie plus élevée par rapport
aux circuits bipolaires

⇒ Utilisation en source de courant


149

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
II- Amplificateur transconductance (OTA)

Structure typique à deux étages


+ VDD

M5 M8
M6
NB : « bulk effect » négligé

ISS vGS2
vGS1 is
M1 M2

ve vs

R
M3 M4 M7
v’s

- VDD

Etage d’entrée : paire différentielle Etage de sortie: étage de gain


avec charge active : étage de gain source commune (classe A) : inverseur 150

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
1) Polarisation (VG1=VG2=0)
⎛W⎞ µ C ⎛W⎞
On prend I DSk = ⎜ ⎟ k OX (VGSk − VTk )2 = ⎜ ⎟ K k (VGSk − VTk )2
⎝ L ⎠k 2 ⎝ L ⎠k

Transistors issus de la même technologie


● Transistors à canal N : µk=µn (Kk=Kn) et VTk=VTn
● Transistors à canal P : µk=µp (Kk=Kp) et VTk=VTp

- Circuit de polarisation (M5, M6, M8, R)

(M5, M6) miroir de courant PMOS : alimentation en courant de l’étage d’entrée


(M5, M8) : miroir de courant PMOS : alimentation en courant de l’étage de sortie
⎛W⎞ ⎛W⎞ ⎛W⎞
Transistors identiques (même géométrie) : ⎜ ⎟ =⎜ ⎟ =⎜ ⎟
⎝ L ⎠ 5 ⎝ L ⎠ 6 ⎝ L ⎠8

2VDD + VTP
- Courant de polarisation ISS =
R

VGS5=VGS6=VGS8 ⇒ IDS5= IDS6= IDS8=ISS

ISS
VDS5 = VGS5 et VGS5 − VTP =
⎛W⎞
⎜ ⎟ Kp
⎝ L ⎠5
ISS
VDS5 = VGS5 = VGS6 = VTP −
or VGS5 < VTP < 0 ⇒ ⎛W⎞
⎜ ⎟ Kp 151
⎝ L ⎠5
Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
VDS6 = −VDD − VGS1 (VG1=0)

ISS (car IDS1=ISS/2 voir après)


De même VGS1 = VTP −
⎛W⎞
⎜ ⎟ 2K P
⎝ L ⎠1

ISS
VDS6 = −VDD − VTP +
⎛W⎞
⎜ ⎟ 2K P
⎝ L ⎠1

- Etage d’entrée

M3, M4 : miroir NMOS (charge active) ⎛W⎞ ⎛W⎞


Transistors identiques (même géométrie) ⎜ ⎟ =⎜ ⎟
⎝ L ⎠3 ⎝ L ⎠ 4

VGS3=VGS4 ⇒ IDS3=IDS4

M1, M2 : paire différentielle PMOS


⎛W⎞ ⎛W⎞
Transistors identiques (même géométrie) : ⎜ ⎟ =⎜ ⎟
⎝ L ⎠1 ⎝ L ⎠ 2

⇒ IDS1=IDS3=IDS4=IDS2=ISS/2

ISS ISS
VDS1 = VGS1 − VDD + VGS3 ⇒ VDS1 = VTP − − VDD + VTN +
⎛W⎞ ⎛W⎞
⎜ ⎟ 2K p ⎜ ⎟ 2K n
⎝ L ⎠1 ⎝ L ⎠3
(VG1=VG2=0) 152

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
ISS ISS
VDS2 = VGS2 − VDD + VGS4 ⇒ VDS2 = VTP − − VDD + VTN +
⎛W⎞ ⎛W⎞
⎜ ⎟ 2Kp ⎜ ⎟ 2K n
⎝ L ⎠2 ⎝ L ⎠4
(VG1=VG2=0)

⎛W⎞ ⎛W⎞ ⎛W⎞ ⎛W⎞


or ⎜ ⎟ =⎜ ⎟ et ⎜ ⎟ =⎜ ⎟ ⇒ VDS1 = VDS2
⎝ L ⎠1 ⎝ L ⎠ 2 ⎝ L ⎠3 ⎝ L ⎠ 4

ISS
VDS3 = VGS3 = VTN + = VGS4
⎛W⎞
⎜ ⎟ Kn
⎝ L ⎠3

De plus VDS4=VGS3-VDS1+VDS2 ⇒ VDS4=VGS3=VDS3

- Etage de sortie :

M8 : transistor alimentant en courant M7 (monté en source commune)

ISS
IDS7=IDS8=ISS VGS8 = VGS5 = VTP −
et ⎛W⎞
⎜ ⎟ Kp
⎝ L ⎠5

NB : Il faut que ⎛W⎞ ⎛ W ⎞ pour que la polarisation


ISS ⎜ ⎟ =⎜ ⎟
VGS7 = VDS4 = VTN + ⎝ L ⎠3 ⎝ 2L ⎠ 7
⎛W⎞
⎜ ⎟ Kn 153
⎝ L ⎠3 de la paire différentielle soit symétrique (VGS1 = VGS2)
Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
2) Etude en petits signaux (BF)
« Body effect » négligé

- Etage d’entrée (mode différentiel)

IDS1 = IDS2 ⇒ VGS1 = VGS2 ⇒ gm1 = gm2


VGS3 = VGS4 ⇒ gm3 = gm4

vgs4
1/gm3 vgs3 rds4 gm4vgs4

vgs1 gm1vgs1 rds1 rds2 gm2vgs2 vgs2 ve2 v’s


ve1

v's v' ⎛ 1 1 ⎞
g m 2 v gs 2 − − s + g m 4 v gs 4 = 0 ⇒ v s ⎜⎜ + ⎟⎟ = g m 2 v gs 2 + g m 4 v gs 4
rds 4 rds 2 r r
⎝ ds 2 ds 4 ⎠
or
⎛ 1 1 ⎞ g
− g m3v gs3 ≈ g m1v gs1 = −g m3 v gs 4 ⇒ v's ⎜⎜ + ⎟⎟ = g m 2 v gs 2 − g m 4 m1 v gs1
⎝ rds 2 rds 4 ⎠ g m3
g m3
et =1 , g m1 = g m 2
g m4 154

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Gain en tension de l’étage d’entrée

⎛ 1 1 ⎞ vs' r r
ve = ve1 − ve2 = vgs1 − vgs2 ⇒ vs' ⎜⎜ + ⎟ = −g m2 ve ⇔ = −g m2 ds2 ds4
⎝ rds2 rds4 ⎟⎠ ve rds2 + rds4

g m1 = g m2 = g m = 2KISS : transconducance de la paire différentielle (M1, M 2 )

v's r r 2K VANVAP
⇒ = −g m2 ds2 ds4 = −2 (impédance d’entrée de l’étage de sortie
ve rds2 + rds4 ISS VAN + VAP supposée infinie)

- Etage de sortie
is

D7 D8 G8 G5
G7 i
i
gm7vgs7 rds7 rds8 gm8vgs8 R vgs8=vgs5 1/gm5
v’s = vgs7 vs

S7 S8 S5

i
+ Ri = 0 ⇒ i=0 ⇒ v gs8 = 0 155
g m5
Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
is

G7 D7 D8

gm7vgs7 rds7 rds8


v’s = vgs7 vs

S7 S8

- Courant en sortie
vs vs vs v
is ≅ − − − gm7vgs7 − gm8vgs8 or vgs8 = 0 et et s << gm7vgs7
rds7 rds8 rds7 rds8

⇒ is ≅ −gm7vgs7 et vgs7 = vs' = −gm (rds2 // rds4 )ve (gain en tension étage d' entrée)

is ≅ Gmve

Gm = gm7 (rds2 // rds4 )gm Gm : transconductance

156

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Impédance de sortie
ve=0 ⇒ v’s=0=vgs7

Zs ≈ rds7 // rds8 Impédance de sortie du montage source commune de M7


chargé par la résistance de sortie de M8

Zs élevée ⇒ application en source de courant

- Gain en tension (à vide)


v s vs vs'
= ×
v e vs' v e

vs = −(rds7 // rds8 )g m7 v gs7 = −(rds7 // rds8 )g m7 vs' (M 7 en source commune)

vs
⇒ ≅ g m (rds 4 // rds 2 )(rds7 // rds8 )g m7 = G m Zs
ve

157

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
Autre type de structure OTA
+ VDD

M5 M8
M6

ISS M10

vGS1 vGS2

M1 M2
v’’s vs
ve

R
M3 M4 M7 M9
v’s

- VDD

Etage d’entrée : paire différentielle Etage suiveur


avec charge active : étage de gain drain commun Etage inverseur
(classe AB) source commune
(classe AB)
158

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
III- Amplificateur opérationnel MOS
NB : « bulk effect » négligé
Structure typique à deux étages
+ VDD

M8
M5
M6
M11
ISS
M10
ISS
vGS1 vGS2

M1 M2 M12
M9
ve
v’s
v’’s

R
M3 M4 M7
v’s

- VDD

Etage d’entrée : paire Etage de sortie: source commune (inverseur)


différentielle avec charge active + paire complémentaire (classe AB) 159

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
1) Polarisation

- Circuit de polarisation (M5, M6, M8, R)

(M5, M6) miroir de courant PMOS : alimentation en courant de l’étage d’entrée


(M5, M8) : miroir de courant PMOS : alimentation en courant de l’étage de sortie

2VDD + VTP
Courant de polarisation : ISS =
R

- Etage d’entrée

M3, M4 : miroir NMOS (charge active)


Transistors identiques (même géométrie)

VGS3 = VGS4 ⇒ IDS3 = IDS4

M1, M2 : paire différentielle PMOS


Transistors identiques (même géométrie)

IDS1 = IDS3 = IDS4 = IDS2 = ISS/2

160

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
- Etage de sortie :

M11 et M12 (drain commun) à la limite de la conduction grâce à M9 et M10

M8 : transistor alimentant en courant M9 et M10.

M9 et M10 servant à la suppression de distorsion de croisement

ISS
VGS10 = VDS10 = VTN +
⎛W⎞
⎜ ⎟ 2K N
⎝ L ⎠10
ID7=ID9=ID10=ID8=ISS ⇒
ISS
VGS9 = VDS9 = VTP −
⎛W⎞
⎜ ⎟ 2K P
⎝ L ⎠9

VGS11-VDS8=+VDD et VGS12-VDS7=-VDD

ISS ISS
⇒ VDS7 = VDD + VTP − et VDS8 = −VDD + VTN +
⎛W⎞ ⎛W⎞
⎜ ⎟ 2K P ⎜ ⎟ 2K n
⎝ L ⎠12 ⎝ L ⎠11

De plus,

v’’s > 0 , M12 bloqué, M11 conduit ⇒ vs = v’’s –vGS9 + vGS10 – vGS11 ≈ v’’s + vTP
v’’s < 0 , M11 bloqué, et M12 conduit ⇒ vs = v’’s – vGS12 = v’’s + vTP
161

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
2) Etude en petits signaux

- Gain en tension (à vide)


v s vs v"s v s'
= × ×
v e v"s vs' v e
vs
≈ 1 (étage de sortie drain commun)
v"s
g m1 = g m2 = g m = 2KISS : transconducance de la paire différentielle (M1, M 2 )

vs' 2K VANVAP Gain en tension de la paire différentielle (M1, M2)


⇒ = −(rds4 // rds2 )g m = −2
ve ISS VAN + VAP (Voir OTA )

M7 montage inverseur (source commune) chargé par , M9, M10, M8 :

1/gm9+1/gm10
G7 D7 D8 G8 G5

gm7vgs7 rds7 rds8 R vgs8=vgs5


v’s = vgs7 v"s gm8vgs8 1/gm5

S7 S8

Or vgs8=0 (voir OTA) et 1/gm9+1/gm10<<rds8 162

Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon
v"s ≈ −(rds7 // rds8 )g m 7 v gs 7

vs' = v gs 7

v"s
≈ −(rds 7 // rds8 )g m 7
vs'

vs vs' v"s
⇒ ≈ × ≈ (rds4 // rds2 )gm (rds8 // rds7 )gm7
ve ve vs'

- Impédance de sortie

1 Impédance de sortie du montage suiveur (drain commun)


Zs ≈
g m 11 ou 12
(plus élevée que pour un ampli bipolaire mais faible)
⇒ Utilisation en source de tension

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Cours Microélectronique : introduction aux circuits intégrés analogiques – Master EEA 1e année L. Pichon