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Série_TP_Logique_Merabet_Mascara

Chapter · February 2017

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1 author:

Boualem Merabet
University Mustapha Stambouli of Mascara
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Université de Mascara – Faculté des Sciences & Technologie –Département d'Électrotechnique
Travaux Pratiques de Logique (combinatoire & séquentielle)
2ie A. Licence. Génie Electrique (Tel, Elt, Eln, Auto, Elm)
NB: Le compte-rendu doit être remis à la fin de séance sur ce même support de TP, une fois rempli.

– Programme (liste proposée au canevas) des TPs


* Technologie des circuits intégrés TTL et CMOS. Appréhender les différentes portes logiques
* Etude et réalisation de fonctions logiques combinatoires usuelles. Exemple : les circuits d’aiguillage
(MUX et/ou DMUX), les circuits de codage et de décodage.
* Etude et réalisation d’un circuit combinatoire arithmétique. Réalisation d’un circuit additionneur
et /ou soustracteur de 2 nombres binaires à 4 bits.
* Etude et réalisation d’un circuit combinatoire logique. Réalisation d’une fonction logique à l’aide
de portes logiques. Exemple un afficheur à 7 segments et/ou un générateur du complément à 2 d’un
nombre à 4 bits et/ou générateur du code de Gray à 4 bits
* Etude et réalisation de circuits compteurs. Circuits compteurs asynchrones incomplets à l’aide de
bascules, Circuits compteurs synchrones à cycle irrégulier à l’aide de bascules

TP 0 : Logique à base de composants électroniques discrets (Initiation à la technologie TTL)


[Ce TP peut être traité théoriquement afin d'exploiter le temps mis pour avancer dans le cours]
But: Acquérir le concept de base du transistor en régime de commutation "Tout Ou Rien".
Concevoir de simples circuits logiques à base d'éléments discrets (résistances, diodes, transistors).
I° Etude théorique : Transistor bipolaire
• Symbole. B : Base, C : Collector, E : Emitter. Il existe 2 types de transistors bipolaires: NPN/PNP.
On adopte les sens positifs des courants et tensions indiqués; 1 flèche figurant sur 'E' indique 1 sens
passant des jonctions 'BE'. 'T' polarisé en direct, IB, IC et IE sont positifs/négatifs pour NPN/PNP.

Le transistor bipolaire 'Bipolar Junction Transistor' est 1 semi-conducteur présentant 3 zones dopées
N-P-N ou P-N-P: 1 zone mince au milieu constitue 'B'; les 2 extrémités, aux différents géométries et
dopages, constituent 'E' et 'C'. Les 3 zones ainsi dopées forment les 2 jonctions: 'Base-Émetteur' dite
jonction de commande et la jonction 'Base-Collecteur' dite de charge.
II° TRANSISTOR (T) NPN
Le modèle de base -dérivé de celui d’Ebers-Moll- consiste à superposer les modes (direct et inverse).
Mode direct (Forward): On suppose la tension uBC nulle, ce qui supprime l’effet de la jonction BC.

1
où IS est le courant de saturation ou courant inverse, NF coef. d’idéalité -d’émission de la jonction
BE- compris entre 1 et 2 pour Silicium, et UT la tension thermodynamique (voir Diodes).
Amplifications en courant du mode direct (βF souvent noté β) :

Mode inverse (Reverse): On suppose la tension uBE nulle, ce qui supprime l’effet de la jonction BE.

où NR est le coef. d’idéalité de la jonction BC.


Amplifications en courant du mode inverse :

Superposition des modes (schéma équivalent larges signaux) La source de courant entre émetteur et
collecteur est commandée par les courants (ou tensions) des jonctions BE et BC; celles-ci sont repré-
sentées par les diodes placées respectivement entre 'B' et 'E' et entre 'B' et 'C'.

Asymétrie technologique: Les transistors sont fabriqués pour qu'1 courant de base IB en mode direct
soit le plus faible possible. Cela conduit à 1 amplification en courant du mode direct comprise entre
100 et 500 pour des transistors de puissance <1W, et une amplification en courant du mode inverse
comprise entre 1 et 10 pour des transistors discrets de petite puissance et même inférieure à l’unité
pour des transistors intégrés.
Vérifier les schémas des fig-images suivantes, déduire la fonction logique réalisée, la table de vérité,
le logigramme, l'équation reliant l'état de 'C' du 'T' de sortie aux états de 'B' des 'T' d'entrées, pour
chaque circuit 'logique'; pour repérer les 3 bornes de 'T' en boitier plastique TO92, voir ci dessous.

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Datasheets (Fiches techniques) boitier métallique TO-18 ou TO-39 :

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TP 1 : Etude et réalisation des 7 fonctions logiques combinatoires usuelles
But: Appréhender les différentes portes logiques.
I. Rappel théorique : les 3 opérateurs logiques de base

Les chronogrammes illustrant le fonctionnement de chacune d'elles sont respectivement donnés :

1. Circuits de 'logique'
Les circuits que nous nous proposons d'étudier font partie de la famille des circuits dits 'logiques'.
Ceux-ci sont caractérisés par le fait que leurs tensions d'entrée ou de sortie ne peuvent prendre que
deux valeurs appelées niveaux logiques. La convention de logique positive définit comme suit :
• niveau bas : absence de tension : niveau 0 ou Low
• niveau haut : présence de tension : niveau 1 ou Hight.
Ces circuits étant des circuits actifs, il est nécessaire de les alimenter (broche Vcc et GrouND).
2. Table de vérité
Nous pouvons mettre sous forme de tableau les différentes combinaisons possibles pour les entrées
d'un circuit ainsi que la valeur qui en résulte en sortie. Un tel tableau est appelé table de vérité du
circuit considéré. Par ex., pour un circuit à 3 entrées A, B, C et une sortie S, cette table s'interprète
comme suit : exemple de la 3ième ligne les entrées A et C sont au niveau haut, B au niveau bas,
alors la sortie S sera au niveau bas. Cette table est caractéristique d'une fonction logique et il peut y
avoir plusieurs solutions techniques pour l'obtenir. Elles sont théoriquement équivalentes

3. Logique combinatoire et fonctions fondamentales


Les fonctions de base de la logique et de l’algèbre de Boole sont: ET (AND:7402), OU (OR:7432),

4
NON (NOT ou inverseur:7404), NON-ET (NAND:7400), NON-OU (NOR:7402), OU Exclusif (XOR:
7486), & ET-Inclusif (XNOR: Non-Ou-Exclusif: 74266); on doit prévoir des résistances de protection
des circuits intégrés logiques (de 1/2W) : 200 Ω et 1kΩ. Des 'Light Emitting Diodes' pour l'affichage,
ainsi que des Boutons-Poussoirs (Switches) facilitant la commutation sont à utiliser; en se basant sur
ces fonctions de base, on peut construire des fonctions élémentaires réalisant elles-mêmes d'autres
fonctions plus complexes. NAND, NOR, XOR & XNOR s'étudient en se basant sur AND, OR et NOT.
A) Rappel théorique :

3.1. Circuit AND (7408): La fonction logique réalisée est S=A.B . La table de vérité pour un circuit
logique AND à 2 entrées est la suivante :

Compléter théoriquement la table de vérité; donner les logigrammes expliquant le fonctionnement


de la fonction AND étudiée. Câbler un circuit AND à 2 entrées et relever sa table de vérité. Utiliser
comme témoins les diodes électroluminescentes (LEDs) à votre disposition sur la maquette. Refaire
le même travail pour la fonction NAND (7400).

3.2. Circuit OR (OU:7432) La fonction logique réalisée est S=A+B. La table de vérité pour un circuit
logique OR à 2 entrées est la suivante :

Compléter théoriquement la table de vérité; donner les logigrammes expliquant le fonctionnement


d'OR. Câbler un circuit NOR à 2 entrées et vérifier sa table de vérité. Refaire le même travail pour
la fonction NOR (7402).

3.3. Circuit NOT (NON:7404) La fonction logique réalisée est S = A . La table de vérité pour un
circuit logique NOT est la suivante :
5
Vérifier théoriquement la table de vérité et donner les logigrammes expliquant le fonctionnement de
NOT. Montrer qu’un inverseur peut être obtenu avec une porte NAND ou avec une porte NOR.
Câbler 1 circuit NOT, vérifier sa table de vérité. Vérifier sa réalisation avec NAND puis avec NOR.
3.4. Circuit XOR (ou exclusif:7486) La fonction logique réalisée est . Ce circuit est dit
aussi 'anti-coïncidence' car la tension de sortie n'est haute que si ces deux entrées sont différentes.
La table de vérité pour un circuit logique XOR à 2 entrées est la suivante :

Compléter théoriquement la table de vérité et donner les logigrammes expliquant le fonctionnement


de XOR. Ci-dessous 2 schémas sensés réaliser NAND & OR avec des portes élémentaires. Vérifier en
utilisant des éléments de l'algèbre de BOOLE que les circuits proposés sont bien ainsi. Proposer une
solution pareille pour XOR, câbler ce schéma & vérifier la table de vérité (fonctionnement) de XOR.

Avant tout, numéroter vos portes logiques selon le brochage du circuit intégré approprié. Réaliser
les circuit précédent et vérifier que leur table de vérité correspondent bien à celle d’1 XOR. Refaire
le même travail pour la fonction XNOR (74266).
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Annexe : Circuits intégrés logiques usuels

TP N°2 : Comparateur de grandeurs


But: Apprendre à utiliser les circuits combinatoires pour concevoir d'autres circuits plus complexes.
1 comparateur est 1 circuit arithmétique qui permet de comparer 2 nombres binaires A(a0,a1,...,an) &
B(b0,b1,...,bn) devant être de même longueur 'nombre de bits', i.e., savoir si A>B, A<B ou A=B? On a
besoin de commencer par comparer les bits de + faible 'LSB' (utiliser des comparateurs élémentaires

7
PQ bit-à-bit -1 à 1- faisant passer le résultat du comparateur d'ordre 'n-1' au suivant 'n'.

Si X, Y & Z sont 3 variables représentant respectivement les A = B, A > B & A < B, les expressions
booléennes qui représentent ces conditions sont données par les équations :
 
X  x x x x , où x  A .B  A . B 3 2 1 0 i i i i i

La fig. ci-dessous montre le logigramme du comparateur de grandeurs 4 bits, précédemment étudié.

Dresser/remplir 1 table de fonctionnement aux entrées 'a0a1a2a3' & 'b0b1b2b3' choisies arbitrairement
illustrant la comparaison de 2 binaires à 4 bits, et faisant figurer les 3 sorties 'A=B', 'A>B' & 'A<B'.
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Comparateur de grandeur (position, vitesse, température, pression, ...) 8 bits : 74HC85.

Cabler le circuit logique ci-dessus & refaire le meme travail accompli pour 1 comparateur à 4 bits.
Conclure.............................................................................................................................................................................................................
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TP 3 : MUltipleXeur/Encodeur
MUX est 1 sélecteur de données qui aiguille des données de provenances diverses vers 1 seule sortie.

L’entrée sélectionnée est définie par son adresse. MUX -par ex- à 2 entrées (2→1) est appliqué en:
'conversion parallèle-série' où les informations disponibles sur des entrées en parallèle sont mises en
série, & pour matérialiser des fonctions logiques. Toute fonction logique de N variables est réalisable
avec 1 multiplexeur 'N→1'. 1 fonction donnée peut être matérialisée par la table de vérité ci-dessus.
* Un démultiplexeur réalise la fonction inverse d’1 MUX, aiguillant une seule entrée vers une parmi
plusieurs sorties; il est surtout utilisé dans les conversions 'série-parallèle' & peut aussi faire office de
décodeur (TP 4). 74LS151 est 1 MUX-8 entrées à sorties normale/complementée, Ē entrée validation.

Etude pratique: câbler le MUX à 8 entrées:74LS151ayant des sortie normale/complementée Z/ , et


1 entrée-validation Ē. Vérifier sa table de vérité (High: 1, Low: 0, X indifférent, Si pour 1 sélection).

Essayer de cabler le codeur d'interrupteurs décimal-BCD suivant :


Conclure............................................................................................................................
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1 des applications du MUX est son utilisation pour réaliser 1 fonction booléenne en logique combi-
natoire; le + simple moyen faisant ceci est d'employer 1 MUX 2n-vers-1 afin de réaliser 1 fonction à
n variables. Les lignes d'entrée correspondant à chaque minterme existant dans 1 fonction booléen-
ne sont prises à l'état logique '1' ou 'High'. Les autres absents mintermes sont désactivés en mettant
leurs lignes d'entrée à l'état logique '0' ou 'Low'. Comme ex, fig. suivante montre comment utiliser
1 MUX 2-vers-1 pour réaliser 1 fonction booléenne donnée par l'équation : f ( A, B, C)   2, 4,7 .
  
En termes de variables A, B & C, cette équation peut s'écrire: f ( A, B, C )  A.B.C  A. B .C  A.B.C
Le logigrammes correspondant. Confirmer la table de vérité donnée ci-dessous.
Conclure............................................................................................................................
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TP 4 DéMUltipleXeur/Décodeur
Comme signalé avant, 1 DMUX est 1 circuit de logique combinatoire d'1 ligne d'entrée & 2n sorties.
Il véhicule l'information présente à l'entrée vers 1 sortie parmi les 2n; la sortie recueillant l'informa-
tion s'affecte d'un bit conditionnant 'bit status' les lignes de sélection. Le décodeur est 1 cas spécial
du DMUX mais sans ligne d'entrée. DMUX peut aussi réaliser 1 fonction booléenne donnée.

Ci-après, les Nos types des circuits intégrés utilisés comme MUXs, Encodeurs, DMUXs & Décodeurs:

Que peut faire le circuit logique suivant? Discuter sa table de fonctionnement donné ci-dessous.
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– Décodeur/DMUX: câbler '74139' comme étant que 1/2 du '74138', non-existant au labo, en MUX
1-vers-4. Quelle différence peut être entre les 2? [DMUX '74138/3 vers 8' = 1/2 du '74139/1 vers 4'].

– Déduire la table de fonctionnement donnée ci-dessus & conclure


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– Décodeur-driver BCD/7 segments
S'assurer du type d'afficheurs 'à anode -ou cathode- commune'; câbler le circuit '74LS247'-ou 248-
comme 1 décodeur BCD/7segments, au lieu de '74LS47. Dresser 1 table de vérité 4entrées/7sorties.
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TP 5 Circuits arithmétiques [Ex. Additionneur]
– But : l’étudiant devra être capable de câbler les 1/2-additionneurs et des additionneurs complets.
L’une des fonctions importantes de 'Arithmetic & Logic Unit' est l’addition; on se propose de déter-
miner 1 circuit réalisant cette fonction arithmétique, dont on peut créer avec peu de portes logiques,
qui additionne les nombres binaires; le mécanisme de cette addition est le même que celui de leurs
homologues décimaux; quand le 1ier bit du nombre de 2 bits est additionné, '1' est porté en retenue
& ajouté au rang suivant dans tous les cas où le compte excède le '22' (ex: 1+1=10, ou =0 & 1 retenu).
pour des nombres des plusieurs bits, on a de multiples bits de retenue; pour cela, on a affaire à un
1/2 add. (half-adder) additionnant 2 nombres à bit unique A(A0) & B(B0) & produisant 1 nombre à 2
bits; Σ0 & Cout représentent respectivement les bits de + faible/fort poids 'Least/Most -Signifiant-Bit'.

–Réalisation d’un 1/2-add (à base de simples portes)


Un 1/2 add. fourni la somme 'S' & la retenue 'R' de deux bits A et B sans tenir compte de la retenue
de l’étage précédent; compléter la table de vérité. Donner les éqs. des sorties 'Somme' & 'Retenue'.

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– Tracer le logigramme du 1/2-add. (d'entrées de sorties S et R)
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– Vérifier le bon fonctionnement de ce 1/2-add.
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– Réalisation d’un additionneur complet à 1 bit
1 additionneur complet de 2 bits Ai & Bi calcule la somme Si & le retenue Ri en tenant compte de la
retenue de l’étage précédent Ri-1 comme entrée supplémentaire.

– Compléter la table de vérité précédente.


– Démontrer que S  R  ( A  B ) et R  R
i i 1 i i i i 1 ( Ai  Bi )  Ai Bi
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– Tracer le logigramme de l’additionneur complet de sortie Si et Ri.
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– Vérifier le bon fonctionnement de cet additionneur.
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2nde partie : Circuits séquentiels
TP 6 : Bascules & Registres à décalage
But: Appréhender les concepts de base des circuits séquentiels (bascules). Vérifier le fonctionnement
& les caractéristiques des circuits de registres à décalage.
– Bascule RS à NAND …………………………………………………………..…………………
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 La bascule peut être à Set (Q=1) imposant '0' .………………………………………...................................................
momentané à l'entrée S.
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 La bascule peut être à Reset (Q=0) imposant…………………………………………………………..…………………
'0' momentané à l'entrée R.
 Si la bascule est déjà à Set, elle sera maintenue à Set si '0' est appliqué à S.
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 Si la bascule est à Reset, elle sera maintenue...................
à Reset si '0' est appliqué à R.
 L'état de la bascule peut changer seulement en appliquant '0' momentané à l'entrée opposée.
 La bascule se souvient de l'entrée à laquelle le dernier 0 momentané était appliqué.
Câbler le circuit RS-NAND; vérifier la table de vérité. Quelle solution peut-on proposer pour RS=11?
– Bascule synchrone D

 Câbler le circuit ci-dessus à gauche; en utilisant les 2 commutateurs, appliquer des niveaux
logiques aux entrées D et CLK comme indiqué à la table de vérité ci-dessus.
 Remplacer Sw1 par un signal périodique de 1Hz de fréquence (circuit ci-dessus à droite) et
connecter une 3ieme LED L3 témoin du signal appliqué.
 Porter Sw2 à Low et observer les sorties (remarquer que les sorties ne répondent pas aux
changements de D dus à CLK). La bascule ignore les changements portés à D comme il
fallait, puisque Sw2, qui est connecté à CLK, est Low.
 Maintenant Sw2 (CLK entrée) à 1; observer les sorties; noter que Q suit fidèlement D.

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– Bascule JK

– '7476' contient 2 JK utilisant CLK à niveaux. Il est important de se rappeler que pour 1 opération
normale; entrées PReset et CLeaR se maintiennent à 'H'; Pulser Switch=commutateur d'impulsions.
 Considérons d'abord opération asynchrone de la bascule (où JK n'ont aucun effet sur cette
opération): la position de Sw1 et Sw2 'peu importe'; avec Sw3 et Sw4 appliquer des niveaux
logiques aux entrées PR et CLR; noter que lorsque PR & CLR les 2 sont à Low, la sortie est
invalide. Quand PR seule est à Low, la bascule est à Set et quand CLR seule est à Low, la
bascule est à Reset. → Elle l'est déjà.
 Pour 1 opération synchrone maintenant, PR et CLR seront maintenues 'H', des niveaux
logiques sont appliquée à J & K; aucune CP n'est appliquée, donc aucun changement aux
sorties de la bascule; elle restera par conséquent à 'R'.
 Après avoir appliquer des niveaux logiques à J & K, noter 1 front montant avec 1 transition
L→H & une autre H-à-L avec le commutateur d'impulsions A; mentionner ainsi que quand
seule K est 'H' la bascule est 'Reset' & que lorsque J seule est à 'H' elle est 'Set'; quand les 2
sont 'H', la bascule ira basculer 'it toggles'.
 Quand J & K sont toutes maintenues à 'H', noter l'importante relation entre les fréquences
de l'horloge CP et celle de la sortie (fQ=fCP/2): la bascule JK bascule en divisant fCP par 2.

– Minuterie 555: CI555 est 1 dispositif TTL-compatible marchant en beaucoup de modes différents.
Fig ci-dessous montre comment connecter le 555 aux composants externes, fonctionnant comme un
oscillateur 'free running'. Sa sortie est 1 forme d'onde rectangulaire répétitive commutant (switches)
entre 2 niveaux logiques avec des intervalles de temps (t1 et t2) à chaque niveau logique, déterminés
par les valeurs de R et C; t1 et t2 ne peuvent être égaux à moins que RA est à 0. Ce veut dire qu'il est
impossible de produire à la sortie une onde carrée parfaite de rapport cyclique 50%. Il est possible
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d'y être très proche en posant RB >> RA, en gardant RA plus grande que 1kΩ, de sorte que t1 ≈ t2.
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– Utiliser le 555 ou 1 générateur multifonctions comme 1 horloge attaquant les bascules 7475, 7476;
vérifier la table de vérité de chacune d'elles. Comment JK a résolu le problème qu'a soulevé RS?
– Registres à Décalage
Réaliser 1 décalage avec le registre universel 7495 (pouvant aussi être crée par composants discrets):

En se référant aux Datasheets, numéroter les bornes des circuits; réaliser le montage qui suit :

Remettre le contenu du registre à '0', l'entré série à '1' & transférer les données via les 4 impulsions
d'horloge. Noter le contenu du registre DCBA =................; manipuler l'entrée série & l'horloge tels que
DCBA = 1010 (A='LSB': bit de poids le - significatif); vérifier les résultats; réaliser le 7495 ci-dessus;
c'est 1 registre à décalage -universel- 4 bits entrées et 4 sorties parallèles; placer l'entrée 'Mode' à '1'
validant le fonctionnement 'Parallèle'; transférer l'information à l'aide d'une impulsion d'horloge &
noter le contenu du registre................; maintenir 'Mode' à '1'; placer les entrées de données parallèles à
'1' & transférer l'information par 1 impulsion d'horloge; noter le contenu du registre............; conclure.
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TP 7 : Circuits Séquentiels (suite) : Compteurs
– Compteur asynchrone (74LS293 ou 93) relié au décodeur BCD/7segments (74LS247 ou 47)
But: Rassembler les 3 fonctions : comptage décimal, décodage BCD/7seg. et affichage 7seg.

74LS293 a 4 bascules JK de sorties Q0(LSB à gauche), Q1, Q2, Q3(MSB); chaque bascule a une entrée
Clock Pulse (CP=CLK); les entrées d’horloge de Q0 & Q1 énumérées respectivement & , activées
par le front descendant, sont extérieurement accessibles. Chaque bascule a 1 entrée CLR asynchrone
active-Low, CD. Celles-ci sont toutes connectées à la sortie de NAND avec les entrées MR1 et MR2,

10/16kHz.
'Master-Reset', qui devront être High pour mettre le compteur à 0000. Les bascules Q1, Q2 et Q3 sont
déjà connectées à un compteur asynchrone 3bits or que Q0 n'est internement connectée à rien. Ceci
permet de pouvoir connecter Q0 à Q1 réalisant 1 compteur 4bits ou utiliser Q0 séparément si on veut.
– Montrer comment 74LS293 devrait être câblé pour fonctionner comme un compteur Mod16 avec
une entrée d'horloge de fréquence 10 kHz. Déterminer la fréquence en Q3. Fig ci-dessus dte illustre
1 Mod16 exigeant 4 bascules; on doit connecter Q0 à -entrée horloge de la bascule Q1-; les impul-
sions de 10kHz sont appliquées à , entrée horloge de Q0; la sortie Q3 aura 1 fréquence égale au
1/16 de celle de l' horloge.

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– Montrer comment un 74LS293 devrait être câblé pour fonctionner comme un compteur Mod10?
ce compteur exige 4 bascules; on a besoin là aussi de relier Q0 à et de faire retourner le compteur
à 0000 quand il essaye d'aller à 1010; les sorties Q3, Q1 doivent être connectées aux entrées MR1 et
MR2 quand elles vont à 'H' pour compter 1011; NAND remet immédiatement le compteur à 0000.
– Câbler un 74LS293 pour fonctionner en 1 compteur Mod14? NB: On a besoin d'1 NAND externe.

f=10kHz/14=714Hz
Quand le compteur atteint 111014, Q3, Q2, Q1 sont à High. Malheureusement, la NAND interne de
reset de 74LS293 n'a que 2 entrées, on doit ajouter un peu de logique externe pour assurer que le
compteur sera remis à 0000 quand Q3=Q2=Q1=1; on a besoin de NAND comme illustré fig ci-dessus.
–Donner 1 autre façon, différente de celle donnée avant pour avoir un compteur Mod60. Expliquer!
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fig ci-dessous montre 1 compteur asynchrone up/down; contrôle si les sorties normales ou
inversées des bascules sont alimentées aux entrées J, K des bascules successives. Quand est
maintenue High, AND1,2 sont validées alors que AND 3 et 4 sont bloquées (noter l'inverseur) ce qui
permet de faire accéder des sorties A et B (à travers AND1,2) aux entrées J et K des bascules B et C.
Quand est maintenue Low, AND1,2 sont bloquées alors que AND3,4 sont sont validées. Ceci

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donne accès des sorties A, B -à travers AND1,2- aux entrées J/K des bascules B & C; les formes d'onde
données ci-dessus illustrent cette opération. NB: pour les 5 premières impulsions d'horloge
=1, le compteur proresse, or que pour les 5 dernières impulsions d'horloge =0, il régresse.
–Vérifier le fonctionnement du compteur Mod10 par ex, quand il progresse, puis lorsqu'il régresse.
Conclure.....................................................................................................................................................................................................
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