Ecole Nationale d'Electronique et des Télécommunications de Sfax Année Universitaire 2020-2021
Compte Rendue
SOC et Codesign
Ahmed Trigui
&
Talel Hanin
2ème Année TIC-IOT
TP TIC-IOT Année Universitaire 2020-2021
TP 1 : Additionneur
Considérons l’additionneur complet représenté par le schéma suivant:
Travail demandé : 1) Proposer une description VHDL de type flot de données d’une p orte AND_2 (porte AND à 2 entrées) et compléter la table de vérité suivante : => Ce code VHDL décrit la fonctionnement de porte and à 2 entrées.
La résultat de la simulation :
1 TP TIC-IOT Année Universitaire 2020-2021
La table de vérité:
A B S 0 0 0 0 1 0 1 0 0 1 1 1
2) Proposer une description VHDL de type flot de données d’une porte NXOR_3 (porte XOR à 3 entrées avec négation) et compléter la table de vérité suivante :
La résultat de la simulation : • a=1 ; b=1 ; c=1 => s=0
• a=0 ; b=0 ; c=1 => s=0
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La table de vérité:
A B C S 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0
3) Proposer une description VHDL de type flot de données d’une porte
NAND_2 (porte NAND à 2 entrées) et compléter la table de vérité suivante :
La résultat de la simulation : • a=1; b=1 => s=0
• a=0;b=1 => s=1
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- La table de vérité:
A B S 0 0 1 0 1 1 1 0 1 1 1 0
4) Proposer une description VHDL de type flot de données d’une p orte NOR_3 (porte NOR à 3 entrées) et compléter la table de vérité suivante :
- On a complété la table de vérité d'après la simulation :
A B C S 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 0
5) Proposer une description structurelle de l'additionneur complet (Full Adder)
utilisant les composants déjà décrits.
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a) Compiler et simuler le fichier source.
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b) Donner la table de vérité correspondante.
6) Proposer un schéma structurel d’un additionneur 4 bits. En déduire une
description VHDL structurelle pour cet additionneur.
A B 4 4
cin cout Additionneur 4 bits
Manuel d'utilisation de Modelsim
1. Créer un répertoire d’accueil pour les fichiers sources (*.vhd)
exemple : e:\adder\
2. Démarrer l’application de ModelSim (Version Special Edition 6.0)
Icône dans bureau
• une fenêtre de dialogue, facilitant le choix de la première commande à exécuter
(en général, créer un nouveau projet ou ouvrir un ancien projet).
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3. Créer un projet, en indiquant son emplacement et son nom :
File → New → Project
L’emplacement du projet est un dossier créé à l’avance par vos soins. Les fichiers VHDL à compiler et à simuler doivent se trouver à l’intérieur de ce dossier. En créant un projet, ModelSim crée en fait un fichier, au nom du projet et avec l’extension .mpf, et la bibliothèque de travail ‘work’.
Dans notre exemple, après la création du projet adder, dans notre dossier, nous aurons un nouveau dossier work (la bibliothèque de travail) et un nouveau fichier adder.mpf (des informations sur le projet, internes à ModelSim). Nous devons maintenant créer notre fichier VHDL adder.vhd à l’intérieur du dossier.
Après la création du projet, la fenêtre suivante est disponible :
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On clique sur ‘Close’ pour fermer cette fenêtre.
Après la création du projet, la fenêtre de contrôle est disponible :
Les commandes du simulateur peuvent être exécutées depuis la barre de menus, depuis la barre d’outils ou en les écrivant dans la fenêtre de contrôle.
4. Créer le fichier VHDL de travail:
File → New → Source → VHDL
Un éditeur de fichiers source VHDL est appelé :
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Vous pouvez y éditer vos fichiers source et les sauver (n’oubliez pas d’ajouter l’extension .vhd aux noms des fichiers). Bien entendu, il est possible d’utiliser des fichiers source déjà existants: il suffit pour cela de les importer dans le projet:
Project → Add File to Project
Le fichier source est cherché à l’aide du bouton ‘Browse’; une fois trouvé, il est importé dans le projet à l’aide du bouton ‘Ok’.
Si on a un projet déjà fait, il suffit pour cela de se pointer directement sur ce projet : File → Change directory
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5. Compiler les programmes VHDL dans la bibliothèque work:
Compile → Compile ou icône ‘Compile’ sur la barre d’outils:
Les fichiers doivent être compilés dans le bon ordre hiérarchique, de bas en haut. A la fin de la compilation, presser le bouton ‘Done’.
6. Charger l’architecture que l’on veut simuler:
Simulate → Start Simulation
ou icône ‘Start Simulation’ sur la barre d’outils:
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Le choix de l’entité concernée puis l’appuie sur ‘OK’ permettent le chargement. Il est maintenant possible de passer à la simulation.
7. Affichage d’informations sur le modèle:
View → debug windows → Objects (Afficher les signaux visibles) View → debug windows → Wave (Afficher la fenêtre de simulation)
8. Déplacer, de la fenêtre ‘Objects’ vers la fenêtre ‘wave’, tous les signaux que l’on veut suivre en simulation.
Si nécessaire, modifier la base pour l’affichage des valeurs numériques des signaux. Pour passer à la base hexadécimale, par exemple, il faut sélectionner le signal voulu et exécuter la commande:
Format → Radix → Hexadecimal
Il reste maintenant à définir des vecteurs sur les signaux d’entrée :
Dans la fenêtre ‘Objects’, la command Edit → Force… pour définir les signaux.
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9. Lancement de la simulation et vérification que le modèle fonctionne correctement:
Les signaux étant définis. Le lancement de simulation se fait par ‘run’ :
Le résultat est visible dans la fenêtre ‘wave’ et doit être interprété de manière à vérifier le comportement du modèle.
