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Datos
Unidad de
ejecución Datos
Datos
Datos
Módulo de E/S
PC = Contador de programa
IR = Registro de instrucción
MAR = Registro de direcciones de memoria
MBR = Registro intermedio de memoria
I/O AR = Registro de direcciones de E/S
I/O BR = Registro intermedio de E/S
Leer la
Ejecutar la
INICIO instrucción FIN
instrucción
siguiente
Paso 1 Paso 2
Memoria Registros de CPU Memoria Registros de CPU
Paso 3 Paso 4
Memoria Registros de CPU Memoria Registros de CPU
Paso 5 Paso 6
Interrupcione
s
inhabilitadas
Leer la Comprobación
Ejecutar la de interrupción;
INICIO instrucció
n instrucció Interrup- interrupción
n del proceso
siguiente ciones
habilitadas
FIN
FIN
Rutina de Rutina de
tratamiento tratamiento
de interrup- de interrup-
ciones ciones
FIN FIN
interrupciones RutinaY de
mientras se esté
tratamiento de
interrupciones
procesando una:
– El procesador (a) Tratamiento secuencial de interrupciones
Rutina X de tratamiento
nueva señal de
interrupción.
RutinaY de
tratamiento de
interrupciones
Me t ro
s
mo gis
int R e ache
ern ria c o ri a
m
a M e ci pal
n
pir
o
tic
gné
Me ma M
m i sco D-RO W
ext oria D C -R W
e rn CD + R M
a D A
DV D-R
D V
Al ca
ma éti
c gn
sec enam a
ta m O
un Cin
da iento M M
R
rio
WO
Bloque
(K
palabras)
Longitud de bloque
(K palabras)
(a) Cache
Bloque
Longitud
de palabra
(b) Memoria principal
Figura 1.17. Estructura de cache/memoria principal.
Diseño de la cache
• Tamaño de la cache:
– Las caches pequeñas pueden tener un impacto significativo
sobre el rendimiento.
• Tamaño del bloque:
– Es la unidad de intercambio de datos entre la cache y la
memoria principal.
– La tasa de aciertos significa que la información se encontró en
la cache.
– La tasa de aciertos comenzará a disminuir, dado que el bloque
se hace mayor y la probabilidad de uso del dato leído más
recientemente se hace menor que la probabilidad de reutilizar
el dato que hay que sacar de la cache.
Diseño de la cache
• Función de traducción:
– Determina la posición de la cache que
ocupará el bloque.
• Algoritmo de reemplazo:
– Elige el bloque que hay que reemplazar.
– Algoritmo del menos recientemente usado
(LRU).
Diseño de la cache
• Política de escritura:
– Dicta cuándo tiene lugar la operación de escribir
en memoria.
– Puede producirse cada vez que el bloque se
actualice.
– La escritura se produce sólo cuando se reemplaza
el bloque:
• Reduce las operaciones de escritura en memoria.
• Deja la memoria principal en un estado obsoleto.
E/S programada
• El módulo E/S lleva a cabo la acción Emitir la orden
No listo
• No se producen interrupciones. Compro- Condición
bar
Escribir
palabra CPU → memoria
en memoria
No
¿Hecho?
Sí
Instrucción siguiente
(a) E/S programada
E/S dirigida por
interrupciones
• El procesador queda Emitir la orden
LEER al
CPU → E/S
Hacer
interrumpido cuando el módulo módulo de E/S otra cosa
más datos.
del módulo
de E/S E/S → CPU
Sí
Instrucción siguiente
(b) E/S dirigida por interrupciones
Acceso directo a la memoria
• Transfiere el bloque entero
directamente hacia o desde la
memoria. Emitir la orden CPU → DMA
LEER BLOQUE Hacer
• Cuando se completa la al módulo E/S otra cosa
• El procesador se ve
Instrucción siguiente
involucrado sólo al inicio y al
(c) Acceso directo a memoria
final de la transferencia.