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CONCEPTION

DES CIRCUITS
INTEGRES EN
VHDL
TP n1 : conception
d’un
comparateur/compteu
Rédigé par: r séquentiel 8 bits
 Nasredine
Boujmil
 Yahya
Mohammed

Encadré par :
ANNEE UNIVERSITAIRE :
 Monsieur
2010/2011
Elmanssouri
CONCEPTION DES CIRCUITS INTEGRES EN VHDL
TP n1 : conception d’un comparateur/compteur séquentiel 8 bits

Sommaire
I- Présentation du TP

II- Présentation de l’application

III- Spécification comportementale de chaque bloc fonctionnel

3.1 Spécification du comparateur 4 bits

3.2 Le registre de décalage

3.3 Le comparateur modulo 16

IV- Spécification structurelle de l’application globale

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CONCEPTION DES CIRCUITS INTEGRES EN VHDL
TP n1 : conception d’un comparateur/compteur séquentiel 8 bits

I- PRESENTATION DU TP

L’objectif de ce TP est de spécifier , de simuler et d’implémenter un


comparateur/compteur séquentiel 8 bits .

L’outil qui sera utilisé dans nos TPS est Modelsim .

L’application que l’on se propose de définir est très élémentaire , le but du


TP étant l’étude et la maitrise des différentes phases utiles en conception
de systèmes numériques et ceci en utilisant l’outil MODELSIM.

II- PRESENTATION DE L’APPLICATION

L’application à implémenter peut être décrite à l’aide se ce schéma


synoptique :

Data in[7 :0] VDD

4 Sup

Comparateu Ega
r 4bits
4 Inf
Regist
8 re

ABCD[3 :0]
Load
clk 4
Compar Clear
OUT ABCD [3 :0] ateur 4 Compteur
Clk
bits
4 modulo 16 bits
Up
Down

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CONCEPTION DES CIRCUITS INTEGRES EN VHDL
TP n1 : conception d’un comparateur/compteur séquentiel 8 bits

III- Spécification comportementale de chaque bloc


fonctionnel

Le comportement de chaque bloc fonctionnel absent de la bibliothèque ,


est à décrire en VHDL puis à simuler à l’aide du simulateur intégré dans
l’outil MODELSIM

3.1 Spécification du comparateur 4 bits

Les comparateurs possèdent deux entrées 4 bits permettant la


comparaison de deux mots.
De plus, afin de rendre la mise en cascade possible, 3 entrées
supplémentaires sont prévues.
Cette mise en cascade permet de rendre en compte la comparaison de
l’étage précédent.
De même , chaque comparateur fournit 3 sorties : Sup(A>B), Ega
(A=B) ,et Inf (A<B) .
De plus , il n’est pas nécessaire que le comparateur soit explicitement
synchrone, puisque chaque entrée est cadencée au rythme de l’horloge.

Résultats de simulation après compilation

Pour A>B

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TP n1 : conception d’un comparateur/compteur séquentiel 8 bits

A>B

Sup=1

Pour A<B

A<B

Inf=1

Pour A=B

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CONCEPTION DES CIRCUITS INTEGRES EN VHDL
TP n1 : conception d’un comparateur/compteur séquentiel 8 bits

A=B

Ega=1
=B

Pour le cas A > B ( on a choisit comme valeurs dans le fichier


testbench A=’0101‘ et B =’ 0100’ la sortie sup =’1’ , la même
chose pour les sortie Ega et Inf , Ce qui Est demandé pour notre
comparateur 4 bits

3.2 Registre à décalage

Ce bloc fonctionnel se résume par l’interconnexion de bascules . il permet


simplement de retarder le mot à l’entrée d’une période de l’horloge .

Résultats de simulation après compilation

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TP n1 : conception d’un comparateur/compteur séquentiel 8 bits

La sortie prend la valeur


de l’entrée à chaque
front montant de
l’horloge

Après compilation et simulation nous trouvons les résultats recherchés


pour un registre à décalage, ca veut dire une affectation de la valeur de
la sortie par la valeur de l’entrée une fois on a un flanc montant de
l’horloge.

3.3 Compteur 8 bits

Ce comparateur sera à la base de deux comparateurs 4 bits utilisés


antérieurement

Résultats de simulation après compilation

Pour A>B

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TP n1 : conception d’un comparateur/compteur séquentiel 8 bits

Sup=1

Pour A<B

Inf=’1

Pour A=B

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TP n1 : conception d’un comparateur/compteur séquentiel 8 bits

Ega=’1

Le comparateur 8 bits basé sur les 2 comparateurs 4 bits marche


et nous donne les valeurs envisagés pour Les 3 cas (regardez les
3 figures).

3.4 Compteur modulo 16

Dans le but d’une réutilisation ultérieure de ce compteur dans une autre


application, il est nécessaire que celui-ci puisse compter mais aussi
décompter .Par conséquent cette possibilité doit être prise en compte .De
même , il est nécessaire de prévoir une sortie de dépassement afin de
pouvoir par exemple , mettre en cascade plusieurs de ces compteurs .

Résultats de simulation après compilation

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1/ Le Compteur

Incrémentation de la sortie Dépassement donc


incrémentation de la sortie_dep
par 1

On remarque l’incrémentation de la sortie par un donc le bloc travaille


comme compteur, il faut noter aussi l’affectation de la sortie_dep par 1
lors du dépassement

1/ Le décompteur

Décomptage de la
sortie par -1

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Notre Circuit travaille comme décompteur en effet la sortie q décrémente


après chaque cycle d’horloge (voir la figure)

Le Fichier TOP

Simulation après compilation des différents


composants

La sortie q prends la valeur de l’entrée abcd lorsque up est égale à 1 c'est-


à-dire lorsque le sup du comparateur est égale à 1 , il faut signaler qu’on
a seulement deux valeurs pour l’entrée a et b.

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Conclusion

Au cours de ce TP , Nous avons établis les différentes spécifications


des blocs qui constituent le comparateur/compteur séquentiel 8 bits , En
effet On a implémenté le registre à décalage qui décale le signal d’entrée
par un seul cycle d’horloge , ensuite nous avons établis le comparateur 8
bits basé sur les deux comparateurs 4 bits , et nous avions l’occasion de
spécifier le compteur/décompteur modulo 16.et Enfin le fichier top qui
rassemble tous les composants étudiés

Le compte Rendu sera accompagné par tous les fichiers sources utilisés au
cours de ce TP , Bonne lecture Monsieur Elmansouri 

Fin

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