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Ecole Nationale Supérieure d’Ingénieurs de Tunis

EXAMEN Date : Janvier 2019 Durée : 2H


ère Nombre de pages : 2
Classes : 1 GE A, B et C Matière : Systèmes Logiques
Enseignants Mrs : A. ZAAFOURI, A. SELLAMI, H. SEDDIK, S. ABID Documents autorisés : Non  Oui 

Exercice N°1 (7pts)


On désire faire la synthèse d'une bascule (machine à états) asynchrone qui a deux entrées a et b et
une sortie z. La machine à états fonctionne de la façon suivante :
– À chaque fois que le nombre de 1 dans les deux bits d'entrées augmente, la sortie z est inversée
– À chaque fois que le nombre de 1 dans les deux bits d'entrées diminue, la sortie demeure inchangée.
Exemple de fonctionnement :
ab : 00, 10, 11, 10, 11, 10, 00, ...
z : 0, 1, 0, 0, 1, 1, 1, ...

1. Donner le graphe des états stables de cette machine.


2. Dresser la matrice primitive relative au graphe trouvé.
3. Effectuer les simplifications nécessaires et trouver la matrice primitive réduite.
4. Donner le tableau des excitations secondaires et en déduire les équations correspondantes.
5. Donner le tableau de la sortie et en déduire son expression.
6. Faire un schéma de réalisation de la machine à états en utilisant des contacts et des relais.

Exercice N°2 (5pts)


On considère que le circuit de la figure ci-dessous:
1. Tracer les chronogrammes de Q1 et de Q2 pour le signal d’horloge CLK ci-dessous. Q1 et Q2 sont
nuls à t = 0

2. Quelles sont les fréquences de Q1et de Q2 en fonction de FCLK ?


3. Quel est le déphasage entre Q1et Q2?

Exercice N°3 (5pts)


A base de bascules D (fonctionnant sur fronts montants) et de portes logiques, concevoir un compteur
par 10 disposant de 2 entrées (Inib, Clear), d’une entrée H (Horloge) et de sorties Qi (i = 1 à 4) et répondant
au cahier des charges suivant :
Si un front montant se produit sur l’horloge (H) alors :
Si Inib=1 : Qi conserve la même valeur
Si Inib=0 : Si Clear=1 : Qi = 0
Si Clear = 0 : Qi est incrémenté d’une unité (Comptage par 10) Sinon Qi conserve la même valeur

Exercice N°4 (3pts)


Soit la description VHDL suivante:
entity exercice2
port ( x1, x2, x3, sel: in std_logic;
y: out std_logic);
end exercice2;
architecture archi of exercice2 is
signal a, b, c, d, e, f: std_logic;
begin
a <= x1 or x3;
b <= x1 and x3;
c <= x2 and a;
d <= b or c;
e <= x1 xor x2;
f <= x3 xor e;
P1: process (d, f, sel)
begin
if sel=’0’ then
y <= d;
else
y <= f;
end if;
end process P1;
end architecture archi;

1. Tracez le logigramme correspondant à ce programme VHDL tout en précisant les entrées et les sorties.
2. Le processus P1 est-il combinatoire ou séquentiel? Justifiez.
3. Quel est selon vous la fonction de ce circuit?

Bon travail

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