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Université de Boumerdes

Département d’Ingénierie des Systèmes Electriques Module : DSP & FPGA


Master 1 RT Semestre 2 : 2019-2020

TD N°1
Exercice 1 :
Soit le chronogramme suivant :

Dessiner le circuit lui


correspondant en utilisant le
minimum de portes logiques.

Exercice 2:
Lesquels de ces identificateurs
sont valides? Et pourquoi?
input_1, Inp_outp, Input_2, input__3, Modulo
1,Outp_,outp@2,1IN,_outp2,Valeur_2_3,dir_4_pos_7, mid_$num,
signal, @#$%%, sim-val.

Exercice 3 :
Dessiner la « boîte noire » correspondant à l’entité suivante:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; -- Pour pouvoir utiliser le type std_logic
entity exo_a is
port ( a_data : in std_logic_vector(0 to 7);
b_data : in std_logic_vector(0 to 7);
c_data : in std_logic_vector(0 to 7);
d_data : in std_logic_vector(0 to 7);
sel1,sel0 : in std_logic;
data_out : out std_logic_vector(0 to 7));
end exo_a;

Exercice 4 :
Dessinez la boîte noire correspondant au composant décrit ci-
dessous. A l’intérieur de la boîte noire, dessinez le schéma
électronique en portes logiques.
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
entity mux2to1 is

Faculté de Technologie Avril 2020


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Département d’Ingénierie des Systèmes Electriques Module : DSP & FPGA
Master 1 RT Semestre 2 : 2019-2020
port ( y0 : in std_logic ;
y1 : in std_logic ;
sel : in std_logic ;
q : out std_logic
);
end mux2to1;
architecture archi1 of mux2to1 is
signal a: std_logic;
signal b: std_logic;
begin
q <= a or b;
a <= not sel and y0;
b <= sel and y1;
end archi1;

Exercice 5 :
Ecrire en VHDL l’entité correspondant à la figure ci-dessous :

Exercice6 : Soit le circuit suivant :

 Ecrire en VHDL l’entité correspondante en considérant que les


signaux sont de type STD_LOGIC.
 Donner les équations booléennes de chaque sortie puis modéliser en
VHDL l’architecture du circuit.

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Master 1 RT Semestre 2 : 2019-2020

Exercice 7 :
Identifier les erreurs de syntaxe dans les entités suivantes :
a)
entity exo_a is
port (
J,K in std logic;
CLK : in std_logic
Q : out std_logic;)
end exo6_a;
b)
entity exo6_b
port (
mr_fluffy : in std_logic__vector(15 downto 0;
mux_ctrl : int std_logic_vector(3 downto 0);
byte_out : out std_logic_vector(3 downto 0);
end 6exo_b;

Exercice 8 :

Soit le circuit suivant. (Au dessus)


 Quel type de circuit est représenté par le cercle? L’écrire dans le
style de flot de données.
 Ecrire le code VHDL du circuit de la figure. (On considère que les
signaux sont de type std_logic). Utiliser les signaux intermédiaires
si c’est nécessaire.
 Quel est le style de description de cette architecture?

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