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Ecole Nationale Supérieure d’Ingénieurs de Tunis

DE-Epr-V2-1-2020

DEVOIR SURVEILLE ¨ EXAMEN SESSION PRINCIPALE n CONTRÔLE ¨ Date : 10/01/2020 Durée : 1H30
Nombre de pages : 7
Classe : 2ième Ing GE Matière : Electronique des système Numériques
Enseignants(es) : Mensi Med Documents autorisés : Non n Oui ¨

Exercice I :(10 points)

Soit le circuit1 représenté sur la figure1.On demande dans une premiére étape de
calculer les paramètres temporels et dans une seconde étape, utiliser les
techniques vues en cours pour essayer si possible de les optimiser .

Figure 1
1/ Calculez  pour le circuit1 :

a/ Le temps setup externe ( Xtsu)circuit1


b/ Le temps hold externe (Xthd )circuit1

c/ Le délais Pin to Pin(X 2 L)circuit1


d/ Le délais maximal clock to out (Ck 2 L) circuit 1
e/ Calculer le délais maximal du chemin reg to reg ( Treg to reg)circuit1
f/ Endéduire la valeur de la fréquenc maximale ( FclkMax)circuit1 
g/ Etablir le Data sheet du circuit 1( voir document réponse)

On donne :
Din Setup = Tsu + Tpd DIN (Max) - Tpd CLK (min)
1/7
Din Hold = Thd + Tpd CLK (Max) - Tpd DIN (min)

On place maintenant une DFF1(G7) à l’entrée X et une DFF2(G8) à la sortie L


telle que la montre le circuit2 de la figure2.

Figure 2

2/ Calculez  pour le circuit2 :

a/ Le temps setup externe ( Xtsu )circuit2 


b/ Le temps hold externe (Xthd )circuit2 
c/ Le délais maximal clock to out (Ck 2 L) circuit 2
d/ Calculer le délais maximal du chemin reg to reg ( Treg to reg)circuit2
e/ Endéduire la valeur de la fréquenc maximale ( FclkMax)circuit2 
f/ Etablir le Data sheet du circuit2 ( voir document réponse)

3/Comparez par rapport au Data sheet du circuit1 et conclure sur le rôle des
DFFS ajoutées.

2/7
On ajoute une PLL (G9) à l’entrée CLK du circuit2 tel que le montre la figure3.

Figure 3

4/Calculez pour le circuit3 de la figure 3 :

a/ Le temps setup externe ( Xtsu) circuit3


b/ Le temps hold externe (Xthd) circuit3
c/ Le délais maximal clock to out (Clk 2 L) circuit 3
d/ Calculer le délais maximal du chemin reg to reg (Treg to reg)circuit3
e/ Endéduire la valeur de la fréquenc maximale ( FclkMax)circuit3 
f/ Etablir le Data sheet du circuit3 ( voir document réponse)

5/ Comparez par rapport au Data sheet du circuit2 et conclure sur le rôle de la


PLL

3/7
Exercice II :( 4 points)
La figure4 ci-dessous représente 2 algorithmes (ASM#1, ASM#2) de 2 machines
à états finis communicantes ( FSM#1,FSM#2) . Les sortie st_b et st_a
commandent respectivement les machines FSM#2 et FSM#1 . SA et SB sont
respectivement les états de FSM#1 et FSM#2.

Figure 4
1/ Complétez le chronogramme (voir document réponse) pour les états et les
sorties.
Exercice III :( 6 points)
On considère l’algorithme d’un détecteur de séquence suivant (figure 5) :
1/ Quelle est la séquence détectée par cet algorithme?
2/ Compléter le code VHDL permettant de décrire cet algorithme (voir document
réponse)

4/7
Figure 5

Document Réponse
(Prière ne pas écrire le nom et prénom)
Exercice I :

Question :

1/g

Question :

2/f

5/7
Question :

4/f :

Exercice II :

Question :

1/

6/7
Exercice III :
Question :
2/

7/7
solution

8/7
9/7
Exercice II

10/7
11/7