Vous êtes sur la page 1sur 6

JOURNAL OF COMPUTING, VOLUME 3, ISSUE 3, MARCH 2011, ISSN 2151-9617

HTTPS://SITES.GOOGLE.COM/SITE/JOURNALOFCOMPUTING/
WWW.JOURNALOFCOMPUTING.ORG 82

Design of novel optimized reversible


multiplier
S B Rashmi, H K Shreedhar

Abstract— Reversible  logic  has  emerged  as  one  of  the  most  important  approaches  for 
power optimization, which finds  applications in low power CMOS design, quantum compu‐
ting,  optical  information  processing,  DNA  computing,  bioinformatics  and  nanotechnology. 
Multipliers are very essential for the construction of various computational units of a quantum 
computer.  Quantum  cost  of  a  reversible  multiplier  circuit  can  be  minimized  by  reducing  the 
number of reversible logic gates and garbage outputs. This paper proposes an improved design 
of a 4 X 4 multiplier using reversible logic gates. It is faster and has lower hardware complexity 
compared to the existing designs. In addition, the proposed reversible multiplier is better than 
the existing counterparts in terms of number of gates, number of garbage outputs, number of 
constant inputs and quantum cost.  

Index Terms: Reversible logic gates, Quantum cost, Reversible multiplier circuit, Garbage outputs
——————————  ——————————

1 INTRODUCTION
Traditional  technologies  more  and  more  start  to  should  have  minimum  number  of  gates,  constant 
suffer  from  the  increasing  miniaturization  and  the  inputs,  produce  minimum  number  of  garbage  out‐
exponential  growth  of  the  number  of  transistors  in  puts and has least quantum cost.  
integrated circuits. To face the upcoming challenges,  In  most  computing  tasks,  the  number  of  output 
alternatives  are  needed.  Reversible  logic  provides  bits  is  relatively  small  when  compared  to  the  num‐
such  an  alternative  that  may  replace  or  at  least  en‐ ber  of  input  bits.  However,  computational  tasks  in 
hance traditional computer chips.  digital  signal  processing,  communication,  computer 
In present day technology, energy loss due to ir‐ graphics  and  cryptography  require  that  all  of  the 
reversibility is one of the major concerns. According  information encoded in the input must be preserved 
to the Landauer[18], KT ln(2) joules of energy is dis‐ at the output. This motivates the study of reversible 
sipated  for  the    loss  of  single  bit  of  information,  computation and reversible logic circuits. These logic 
where  K  is  the  Boltzmann’s  constant  and  T  is  the  circuits are composed of gates with equal number of 
absolute  temperature  at  which  operation  is  carried  input  and  output  bits  in  accordance  with  the  pig‐
out.  Bennett  showed  that  energy  dissipation  is  re‐ eonhole  principle  for  the  computation  of  reversible 
duced  or  even  eliminated  if  computation  becomes  functions. 
information‐lossless  [5].  This  holds  for  reversible       In this paper, the focus is on the design of    4 x 4 
logic.  Bennett  also  proved  that  circuits  with  zero  reversible multiplier circuit using minimum number 
power  dissipation  are  only  possible  if  they  are  built  of  gates  and  garbage  bits  which  in  turn  reduce  the 
from  reversible  gates.  To  perform  a  non‐dissipative  quantum  cost  of  the  proposed  design.  It  has  been 
transition of the output, the state of the output prior  proved  that  the  proposed  multiplier  is  better  than 
to  and  during  present  output  transition  must  be  the  existing  one  in  literature;  in  terms  of  number  of 
known.  That  is  the  copy  of  the  state  of  the  output  garbage  outputs,  number  of  gates,  number  of  con‐
must  be  present  at  all  times.  The  only  way  through  stant inputs and quantum cost.  
which it can be obtained is by using reversible logic. 
A  logic  synthesis  technique  using  reversible  gate 
JOURNAL OF COMPUTING, VOLUME 3, ISSUE 3, MARCH 2011, ISSN 2151-9617
HTTPS://SITES.GOOGLE.COM/SITE/JOURNALOFCOMPUTING/
WWW.JOURNALOFCOMPUTING.ORG 83

2 REVERSIBLE LOGIC output  vector  is  O(P,  Q).  The  outputs  are 
defined by P=A, Q=A xor B. Quantum cost of 
An n x n reversible logic gate can be represented  a Feynman gate is 1. 
as:   
IV = (I1, I2, I3… In) 
OV = (O1, O2, O3… On) 
Where IV and OV are input and output vectors.  
 
A logic gate L is reversible if, for any output y, there 
is a unique input x and same inputs (x) are obtained 
back when output (y) is applied to the gate L, as illu‐ Fig1 Feynman gate
strated in eq. (1) and (2) 
 
3.2 Toffoli Gate: Fig. 2 shows a 3 x 3 Toffoli gate [20] 
L(x) y  The  input  vector  is  I(A,  B,  C)  and  the  output 
L(y) x  vector is O(P, Q, R). The outputs are defined by 
P=A,  Q=B,  R=AB  xor  C.  Quantum  cost  of  a 
Toffoli gate is 5. 
A. Optimization issues
 
 Garbage:  Garbage  is  the  number  of  outputs 
added to make an n‐input, k‐output Boolean 
function  reversible.  A  reversible  logic  gate 
should  have  equal  number  of  inputs  and 
outputs. Some of the outputs should be con‐
sidered  to  make  the  gate  reversible  and 
those  undesired  outputs  are  known  as  gar‐ Fig 2 Toffoli gate
bage  outputs.  A  heavy  price  is  paid  for 
every garbage output [19]. 
 Gate  count:  Gate  count  is  the  number  of  re‐ 3.3 NTG: Fig. 3 shows a 3 x 3 NTG [3,10]. The input 
versible gates used to realize the function.  vector  is  I  (A,  B,  C)  and  the  output  vector  is        
 Flexibility: This refers to the universality of a  O (P, Q, R). The output is defined by P = A, Q = A 
xor B and R=AB xor C. Quantum cost of a NTG 
reversible logic gate in realizing more func‐
gate is 4.  
tions. 
 
 Critical  path:  It  is  the  longest  path  traversed 
in the system to get the desired output. 
 Constant input: The input that is added to a 
               n x k function to make it reversible is called 
               constant input. 
 Quantum cost: Quantum cost denotes the ef‐
fort needed to transform a reversible circuit 
to a quantum circuit [19].   
Fig 3 NTG
 Transistor  cost:  This  denotes  the  effort 
needed,  to  realize  a  reversible  circuit  in 
CMOS [19].  3.4 Peres gate: Fig. 4 shows a Peres Gate [12]. The 
input  vector  is  I(A,  B,  C,  D)  and  the  output 
vector  is  O(P,  Q,  R,  S).  The  outputs  are 
3 BASIC REVERSIBLE GATES defined by P=A, Q=A xor B, R=  A xor B xor C 
and  S=  ((A  xor  B)  C  xor  AB  xor  D)  The  full 
adder using peres gate is obtained with C=0 and 
3.1 Feynman Gate: Fig.1 shows a 2 x 2 Feynman  D = Cin and its quantum cost is calculated to be 
gate  [17].  The  input  vector  is  I(A,  B)  and  the  equal  to  6  from  its  quantum  realization  [1,  12] 
JOURNAL OF COMPUTING, VOLUME 3, ISSUE 3, MARCH 2011, ISSN 2151-9617
HTTPS://SITES.GOOGLE.COM/SITE/JOURNALOFCOMPUTING/
WWW.JOURNALOFCOMPUTING.ORG 84

shown in Fig.5.  consists of 16 partial product bits of the X and Y in‐
puts  as  indicated  in  Fig  8.  This  can  be  extended  to 
any other n x n reversible multiplier.  Here each par‐
tial  product  is  generated  by  using  3  x  3  Toffoli  gate 
[20]. In addition to the product, the gate also passes 
the  two  inputs  A  and  B  directly  to  the  output.  In‐
stead  of  using  separate  gate  to  provide  fan  out,  this 
  gate can be used for the generation of partial product 
Fig 4 Peres full adder gate
  as well as a fan out circuit with the quantum cost of 
only five. Thus both partial products and fan‐out are 
produced at the gate cost of 16, garbage output of 8, 
16 constant inputs and quantum cost of 80. 

 
Fig 5 PFAG gate as full adder
 
To implement an n operand addition circuit, a carry 
save adder (CSA) [15] is used. The four to two CSA   
tree  [7]  reduces  the  four  operands  to  two. PFAG  is   
very useful to realize full adder as its quantum cost  Fig 7 Reversible Multiplier
 
is  very  low;  which  is  6.  Realization  of  four  to  two 
CSA  using  PFAG  [1,  12]  is shown  in  Fig.  6.  This  re‐
quires two PFAG gates with two constant inputs and 
four garbage output bits. 
 

 
Fig 6 Four-to-two reversible CSA using PFAG gates

4 DESIGN OF REVERSIBLE MULTIPLIER


The design of the proposed multiplier is done by using 
two steps.  
 
 I: Partial Product Generation  
 II: Addition of partial products to generate final 
     Product terms 
 
I   Partial Product Generation 
 
The  operation  of  a  4  x  4  reversible  multiplier  is   
Fig. 8 Sixteen partial product bits
shown  in  Fig  7.  To  perform  4  x  4  multiplication,  it 
JOURNAL OF COMPUTING, VOLUME 3, ISSUE 3, MARCH 2011, ISSN 2151-9617
HTTPS://SITES.GOOGLE.COM/SITE/JOURNALOFCOMPUTING/
WWW.JOURNALOFCOMPUTING.ORG 85

II: Addition of partial products to generate final product terms 

 
 
Fig 9 proposed 4 x 4 reversible multiplier
 
In the implimentation of this reversible multiplier,  garbage  bits  when  compared  with  other  designs. 
partial  products  are  generated  by  using    sixteen    Table  1  indicates  the  comparison  between  differ‐
3 x 3 Toffoli gates[20]. The addition is performed  ent multiplier designs for partial product genera‐
as  indicated  in  Fig  9.  The  proposed  circuit  uses  tion in terms of number of gates, garbage outputs, 
five  reversible  full  adders  constructed  by  using  constant inputs and quantum cost. 
PFAG  gates[1,12],  five  half  adder    gates   
constructed by using NTG gates[3,10], one  four to  Table 1: Partial product generation
two  CSA[15]  gate  which  is  constructed  as  shown  Partial No of No of No of Quan
in  Fig  6    and  one  reversible  xor  gate  constructed  Product gates Constant Garbage tum
by using Feynman gate[17].    genera- N Inputs CI Outputs Cost
tion GO QC

RESULTS AND DISCUSSION proposed 16 16 8 80


  BVF [8] 28 40 32 88
HNG [11] 40 40 32 88
Comparison of different designs is done separate‐
MKG [13] 40 40 32 88
ly for both the parts of each multiplier.  First part 
PFAG [14] 40 40 32 88
of  the  multiplier  design  is  the  generation  of  par‐ TSG[9] 40 40 32 104
tial  products.  The  difference  between  partial   
products generation block in this design with the  Second part of the multiplier design is addition of 
existing designs is the use of Toffoli gate [20]. The  partial products .Table 2 indicates the comparison 
Toffoli  gate  provides  multiplication  as  well  as  between  different  multiplier  designs  for  addition 
avoids the fan‐out limitation at a quantum cost of  of  partial  products  in  terms  of  number  of  gates, 
only five. One of the major constraints in design‐ garbage  outputs,  constant  inputs  and  quantum 
ing a reversible logic circuit is to reduce the num‐ cost. 
ber  of  garbage  outputs.  The  proposed  partial 
product  generation  block  produces  much  less 
JOURNAL OF COMPUTING, VOLUME 3, ISSUE 3, MARCH 2011, ISSN 2151-9617
HTTPS://SITES.GOOGLE.COM/SITE/JOURNALOFCOMPUTING/
WWW.JOURNALOFCOMPUTING.ORG 86

Table 2: Addition of partial products CONCLUSION


No of No of In  this  paper  Toffoli  gate  is  used  for  both  partial 
Quan-
Partial No of Con- Gar- tum product generation and copying the operand bits 
products gates stant bage
addition Cost of  the  multiplier.  This  method  completely  avoids 
N Inputs Outputs QC
CI GO the  use  of  fan‐out  gates  and  hence  results  in  re‐
proposed 12 12 19 63 ducing  the  number  of  fan‐out  gates  by  100%.   
BVF [8] 12 12 20 64 Reduction  in  number  of  constant  inputs,  garbage 
HNG [11] 12 12 20 64 outputs, gate count and quantum cost results in a 
MKG [13] 12 16 24 120 simple circuit which reduces the total cost and the 
PFAG[14] 12 12 20 80 size  of  the  circuit.  The  proposed  design  can  be 
TSG [9] 13 18 26 130 used to design complex circuits in quantum com‐
puters, DNA computing and nanotechnology. 
Comparing  the  proposed  complete  multiplier 
circuit  with  the  existing  circuits,  it  is  found  that 
the  proposed  design  approach  requires  only  28  ACKNOWLEDGMENT
reversible  logic  gates.  This  makes  the  proposed  The  authors  would  like  to  thank  the  manage‐
circuit better in terms of number of reversible log‐ ment of Sri Bhagwan Mahaveer Jain College of 
ic  gates.  The  proposed  reversible  multiplier  circuit  Engineering,  Jain  University,  Bangalore  for 
produces  27  garbage  output,  but  the  design  in  [8]  their  Constant  support,  valuable  guidance  and 
produces 52 garbage outputs, the design in [11] pro‐ encouragement  in  undertaking  the  research 
duces 52 garbage outputs, the design in [13] produc‐ work.
es 56 garbage outputs, the design in [14] produces 52 
garbage  outputs  and  the  design  in  [9]  produces  58  REFERENCES
garbage  outputs.  It  can  be  concluded  that  proposed  [1] A. Peres, “Reversible Logic and Quantum Computers”,
design approach is better than all the existing coun‐ Physical review A, 32:3266- 3276, 1985. W. N. N. Hung,
X. Song, G. Yang, J. Yang and M. Perkowski, “Quantum
terparts  in  terms  of  number  of  garbage  outputs.  Logic Synthesis by Symbolic Reachability Analysis”, Proc.
Number of constant inputs is one of the main factors  41st annual conference on Design automation DAC, pp.838-
in designing a reversible logic circuit. The input that  841, January 2004
[2] Anindita Banerjee and Anirban Pathak ‘An analysis of
is added to an n x k function to make it reversible is 
reversible multiplier circuits’, arXiv: 0907.3357 (2009),
called  constant  input  [19].  The  proposed  reversible  1-10
multiplier  circuit  requires  only  28  constant  inputs  [3] Azad Khan, Md. M.H., 2002. Design of full adder with
which  is  much  less  when  compared  to  the  existing  reversible gate. International Conference on Computer and
Information Technology, Dhaka, Bangladesh, pp: 515-519
designs. Quantum cost of the proposed design is 143  [4] B. Parhami; “Fault Tolerant Reversible Circuits” Proc. 40th
which is less than the existing designs.  Table 3 indi‐ Asilomar Conf. Signals, Systems, and Computers, Pacific
Grove, CA,Oct.2006.
cates the comparison between different multiplier 
[5] C.H. Bennett, “Logical Reversibility of Computation”, IBM
designs in terms of number of gates, garbage out‐ J.Research and Development, pp. 525-532, November
puts, constant inputs and quantum cost.  1973.
[6] E. Fredkin and T. Toffoli, “Conservative logic,” Int’l J.
Table 3: Reversible multiplier
Theoretical Physics, Vol. 21, pp.219–253, 1982.
Reversi- No of No of No of Quan- [7] Fateme  Naderpour,  Abbas  Vafaei  “Reversible  Multip‐
ble mul- gates Con- Gar- tum liers:  Decreasing  the  Depth  of  the  Circuit”  ICECE  2008, 
tiplier stant bage Cost 20‐22 December 2008  
N Inputs Outputs QC [8] H  R  Bhagyalakshmi,M  K  Venkatesha”An  improved 
CI GO design of a multiplier using reversible logic gates” In-
ternational Journal of Engineering Science and Technology 
Proposed  28  28 27  143 Vol. 2(8), 2010, 3838-3845
BVF [8]  40  52 52  152 [9] H. Thapliyal and M.B. Srinivas, “Novel Reversible Multip-
HNG [11]  52  52 52  152 lier Architecture Using Reversible TSG Gate”, Proc. IEEE
MKG [13]  52  56 56  208 International Conference on Computer Systems and Appli-
cations, pp. 100-103, March 2006
PFAG [14]  52  52 52  184
[10] Hasan Babu Hafiz Md., Md. Rafiqul Islam, Ahsan
TSG [9]  53  58 58  234 Raja Chowdhury and Syed Mostahed Ali Chowd-
hury, 2003. On the realization of reversible full adder
JOURNAL OF COMPUTING, VOLUME 3, ISSUE 3, MARCH 2011, ISSN 2151-9617
HTTPS://SITES.GOOGLE.COM/SITE/JOURNALOFCOMPUTING/
WWW.JOURNALOFCOMPUTING.ORG 87

circuit. International Conference on Computer and In-


formation Technology, Dhaka, Bangladesh, 2: 880-
883.
[11] M. Haghparast, S. Jafarali Jassbi, K. Navi and O. Hashemi-
pour, “Design of a Novel Reversible Multiplier Circuit Us-
ing HNG Gate in Nanotechnology”, World Applied Science
Journal Vol. 3 No. 6, pp. 974-978, 2008.
[12] Md. Saiful Islam “A Novel Quantum Cost Efficient Revers-
ible Full Adder Gate in Nanotechnology” Institute of In-
formation Technology, University of Dhaka, Dhaka-1000,
Bangladesh
[13] M. Shams, M. Haghparast and K. Navi, “Novel Reversible
Multiplier Circuit in Nanotechnology”, World Applied
Science Journal Vol. 3,No. 5, pp. 806-810, 2008.)
[14] M.S. Islam et al., “Low cost quantum realization of reversi-
ble multiplier circuit”, Information technology journal, 8
(2009) 208.
[15] Noor Muhammed Nayeem, Lafifa Jamal and Hafiz Md.
Hasan Babu” Efficient Reversible Montgomery Multiplier
and Its  Application to Hardware Cryptography” Journal of
Computer Science 5 (1): 49-56, 2009 
[16] Perkowski, M., A. Al-Rabadi, P. Kerntopf, A.Buller, M.
Chrzanowska-Jeske, A. Mishchenko, M.Azad Khan, A.
Coppola, S. Yanushkevich,  V.Shmerko and L. Jozwiak,
2001. A general decomposition for reversible logic, Proc.
RM’2001, Starkville, pp: 119-138. 
[17] R. Feynman, “Quantum Mechanical Computers,” Optics
News, Vol.11, pp. 11–20, 1985 
[18] R. Landauer, “Irreversibility and Heat Generation in the
Computational Process”, IBM Journal of Research and De-
velopment, 5, pp. 183-191, 1961 
[19] Robert Wille, Rolf Drechsler “Towards a Design Flow for
Reversible Logic”,(9-13).
[20] T. Toffoli., “Reversible Computing”, Tech memo
MIT/LCS/TM-151, MIT Lab for Computer Science (1980).

S  B  Rashmi  obtained  her  BE.  Degree  in  Electronics  and 


communication from visveswaraya Technological Universi‐
ty,  Karnataka,  India  in  2004.  She  is  currently  perusing  her 
M Tech. in VLSI and Embedded systems from VTU, Karna‐
taka  India.  She  is  a  member  of  IEEE  and  IACSIT.  She  was 
awarded  best  student  paper  award  in  the  “Knowledge 
Utsav  Conference  on  Communication  Technologies  and 
VLSI  design,  Jain  University,  Karnataka,  India.”  Her  areas 
of  research  interest  are  reversible  logic  design,  quantum 
cryptography and Low power VLSI. 
 
H.K.Shreedhar  obtained  Bachelor  of  Engineering  from 
U.V.C.E.  Bangalore,  Bangalore  University.  Master  of  Engi‐
neering from B.M.S.C.E., Bangalore, V.T.U. Currently he is 
working  as  Assistant  Professor  in  the  Department  of  Elec‐
tronics  and  Communication  Engineering,  Sri  Bhagawan 
Mahaveer Jain College of Engineering, Bangalore, Karnata‐
ka,  India.  His  research  areas  are  speech  signal  processing, 
cryptography and reversible logic.