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Questionnaire d'auto-évaluation

ReM I des connaissances pour le problème 2


Réseau Météo par Internet Référence : 060325-ReMI-PB2-AUTOVAL-V1.1
Auteur(s) : S. Moutault

Copyright © 2006, S. Moutault. Le contenu de ce document peut être redistribué sous les conditions énoncées
dans la Licence pour Documents Libres version 1.1 ou ultérieure.

AVANT DE COMMENCER...
Le but de ce questionnaire est de vous permettre d'évaluer par vous même la qualité de votre acquisition de
connaissances au cours de la résolution de ce problème.
La plupart des questions sont de type QCM. Pour ces questions, il se peut qu'aucune proposition ne soit juste, il se
peut aussi qu'elles le soient toutes et évidemment, toutes les combinaisons de ces deux extrêmes sont possibles. Par
ailleurs, bien qu'il soit aisé de cocher une case, il n'est pas toujours facile de trouver les bonnes propositions à
cocher. Vous devez donc avoir une feuille et un crayon à coté de vous pour faire ce test.
Répondez du mieux que vous pouvez aux différentes questions. Vous pouvez recommencer ce test autant de fois
que vous le désirez. Après un premier essai, analysez bien vos erreurs pour pouvoir progresser.
Bon courage.

... À RÉPONDRE AU QUESTIONNAIRE


Question 1. Parmi les expressions logiques suivantes, lesquelles correspondent à la table de vérité ci-
dessous ?

abc s
010 1
011 1
110 1
111 1
x0x 0

( a ) /a . b . /c + /a . b . c + a . b . /c + a . b . c
(b) a . b . c + a . b + b . c
(c) b
( d ) /b
( e ) /(/a . /b) . b
(f) /(/a . /b + /b)

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Question 2. On souhaite décrire en VHDL une fonction logique dont la table de vérité est donnée ci-
dessous. Quelles descriptions VHDL correspondent à cette fonction ?

abc s
xx0 0
001 0
101 1 (c) ENTITY myFunc IS
011 1 PORT(
a, b, c: IN std_logic;
111 1 s: OUT std_logic
);
END myFunc;
(a) ENTITY myFunc IS
PORT(
ARCHITECTURE ar OF myFunc IS
a, b, c: IN std_logic;
SIGNAL abc: std_logic_vector(2 DOWNTO 0);
s: OUT std_logic
BEGIN
);
abc <= a & b & c;
END myFunc;
WITH abc SELECT
s <=
ARCHITECTURE ar OF myFunc IS
'1' WHEN "011" | "101" | "111",
BEGIN
'0' WHEN OTHERS;
s <= a OR (b AND c);
END ar;
END ar;

(b) ENTITY myFunc IS (d) ENTITY myFunc IS


PORT( PORT(
a, b, c: IN std_logic; a, b, c: IN std_logic;
s: OUT std_logic s: OUT std_logic
); );
END myFunc; END myFunc;

ARCHITECTURE ar OF myFunc IS ARCHITECTURE ar OF myFunc IS


BEGIN SIGNAL ab : std_logic;
s <= c AND (a OR b); BEGIN
END ar; s <= ab AND c;
ab <= a OR b;
END ar;

Question 3. A quelles schémas structurels correspond la déclaration d'entité VHDL ci-dessous ?

ENTITY myFunc IS
PORT(
a, b: IN std_logic;
s: OUT std_logic_vector(3 downto 0)
);
END myFunc;

s3
(a) a myFunc
s2 (d) myFunc
ab s
s1
b 2 4
s0

(b) a myFunc
(e) a myFunc
s s
b b 4

(c) a myFunc
(f ) a myFunc
s[3..0] s
b b 3

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Question 4. Parmi les entiers suivants représentés dans différentes bases, lesquels sont divisibles par 5 ?
( a ) 01111000b ( e ) 11b
( b ) 0x4B (f) 01100100b
( c ) 0x25 ( g ) 324
( d ) 125 ( h ) 0x15

Question 5. Quelle est la valeur, en hexadécimal, de l'entier représenté en décimal par la valeur 24 ?

Question 6. Quelle est la valeur, en binaire, de l'entier représenté en hexadécimal par la valeur F5 ?

Question 7. Quelle est la valeur, en hexadécimal, de l'entier représenté en binaire par la valeur 01101001 ?

Question 8. Quelle est la valeur, en décimal, de l'entier représenté en hexadécimal par la valeur AA ?

Question 9. La description VHDL ci-dessous est un décodeur. Parmi les propositions ci-dessous, lesquelles
sont vrais ?

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY decoder IS
PORT(
a: IN std_logic_vector(2 DOWNTO 0);
b: OUT std_logic_vector(5 DOWNTO 0)
);
END decoder;

ARCHITECTURE ar OF decoder IS
BEGIN
WITH a SELECT
b <=
"000001" WHEN "000",
"000010" WHEN "001",
"000100" WHEN "010",
"001000" WHEN "011",
"010000" WHEN "100",
"100000" WHEN "101",
"000000" WHEN OTHERS;
END ar;

( a ) Le signal a représente l'adresse de la sortie active.


( b ) Le signal a représente le nombre de sorties actives.
( c ) L'instruction with... select est une instruction concurrente de VHDL.
( d ) Si le signal a vaut "110", aucune sortie n'est active.
( e ) Avec un tel décodeur, il est possible de faire n'importe quel opérateur logique qui comporte au
plus 3 entrées et 6 sorties.
(f) Ici, le cas OTHERS est obligatoire si l'on veut être certain de fabriquer un circuit combinatoire.
( g ) Ici, le cas OTHERS est facultatif puisque toutes les combinaisons possibles ont été évoquées.
( h ) Il est préférable, mais pas obligatoire, d'utiliser le cas OTHERS si l'on veut générer une
structure combinatoire.

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Question 10. Parmi les propositions ci-dessous qui se rapportent à la description VHDL suivante,
lesquelles sont vraies ?

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY myFunc IS
PORT(
a: IN std_logic_vector(7 DOWNTO 0);
b: IN std_logic_vector(2 DOWNTO 0);
c: OUT std_logic
);
END myFunc ;

ARCHITECTURE ar OF myFunc IS
BEGIN
WITH b SELECT
c <=
a(7) WHEN "111",
a(6) WHEN "110",
a(5) WHEN "101",
a(4) WHEN "100",
a(3) WHEN "011",
a(2) WHEN "010",
a(1) WHEN "001",
a(0) WHEN "000",
'0' WHEN OTHERS;
END ar;

( a ) Avec un tel circuit, il est possible de faire n'importe quel opérateur logique qui comporte au
plus 3 entrées et une sortie.
( b ) Avec un tel circuit, il est possible de faire n'importe quel opérateur logique qui comporte au
plus 8 entrées et une sortie.
( c ) La description ci-dessus est un multiplexeur 8 vers 1.
( d ) La description ci-dessus est un décodeur 1 parmi 8.
( e ) La description ci-dessus est un décodeur 3 parmi 8.
(f) La description ci-dessus est un multiplexeur 3 vers 1.
( g ) Le cas OTHERS n'a aucune chance de se présenter ici, on aurait pu l'enlever.
( h ) Même si le cas OTHERS n'a aucune chance de se présenter, il ne faut pas le supprimer sinon la
description ne correspond plus à un circuit combinatoire.
(i) Le signal a correspond à l'adresse de l'entrée sélectionnée pour être en sortie.
(j) Le signal b correspond à l'adresse de l'entrée sélectionnée pour être en sortie.

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FEUILLE DE RÉPONSES

Nom : Prénom :

QCM a b c d e f g h i j k l m n o p q r s t Réservée au correcteur


Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10

© 2006, S. Moutault – Feuille de réponses – 060325-ReMI-PB2-AUTOVAL-V1.1 – 5/7


NE PAS DIFFUSER AUX ÉTUDIANTS

CORRIGÉ

QCM a b c d e f g h i j k l m n o p q r s t Réservée au correcteur


Q1 X X X X
Q2 X X X
Q3 X X
Q4 X X X X
Q5 0x18
Q6 11110101
Q7 0x69
Q8 170
Q9 X X X X
Q10 X X X X

© 2006, S. Moutault – Corrigé – 060325-ReMI-PB2-AUTOVAL-V1.1 – 6/7


NE PAS DIFFUSER AUX ÉTUDIANTS
HISTORIQUE DES MODIFICATIONS

Date Vers. Auteur(s) Modifications


07/04/05 V1.0 S. Moutault A partir du modèle de document 050324-ReMI-MD-V3.8.
25/03/06 V1.1 S. Moutault Corrections mineures

© 2006, S. Moutault – Historique des modifications – 060325-ReMI-PB2-AUTOVAL-V1.1 – 7/7

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