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Microélectronique & Télécommunications

CONCEPTION VLSI –
PROJET DE CONCEPTION D’UN ASIC : INTRODUCTION
I - Objectifs VI - Configuration du compte informatique
Le but de ce Projet de Conception d’un ASIC (Application La configuration du compte se compose de deux parties : la
Specific Integrated Circuit) d’une durée de 4 jours est de vous création d’un répertoire de projet mais aussi la création de
initier à la gestion complète d’un projet de conception d’un sous-répertoires associés aux différentes phases de conception
circuit intégré numérique utilisant une bibliothèque de cellules et pour chacune des phases la mise à jour de l’environnement
précaractérisées (« standard cells »). Le cahier des charges de l’utilisateur permettant l’accès aux différents outils.
proposé concerne la réalisation d’un microprocesseur 8 bits de
type RISC. 1. Connexion

II – Phases de conception Se connecter sur le serveur (adresse IP à définir) avec votre


compte cao1, cao3, … cao12, taper votre mot de passe. La
Schématiquement, le flot de conception d’un ASIC se mise à jour de l’environnement de travail pour chacune des
compose de 5 étapes majeures, à savoir : phases du projet sera précisée ultérieurement.
- Une 1ère phase d’analyse complète du cahier des charges et
sa traduction en langage de simulation de type VHDL ou 2. Répertoires de projet et de phase
Verilog. La création d’une zone de travail implique la création d’un
- Une 2nde phase de mise au point du code VHDL et sa nouveau répertoire de projet. Utilisez pour cela la commande
validation par la simulation logique. (uniquement lors de la 1ère utilisation) :
- Une 3ème phase consistant à transformer ce code VHDL en
mkdir –p ~/ASIC2011
portes logique ; il s’agit de l’étape de synthèse.
- Une 4ème phase de Placement & Routage qui consiste à Il faut ensuite se « déplacer » dans ce répertoire avec la
transformer la description schématique hiérarchisée complète commande suivante :
du projet en un circuit physique ayant ses cellules placées et cd ~/ASIC2011
routées. Créer alors pour chacune des phases de conception du projet
- Une phase finale de test qui vise à vérifier la fonctionnalité les sous-répertoires suivants avec les commandes (uniquement
du circuit. lors de la 1ère utilisation) :
Chacune de ses phases seront détaillées ultérieurement dans
mkdir –p SIMUVHDL
des fiches résumées.
mkdir –p SYNTVHDL
III – Outils de conception
mkdir –p PLACEROUTE
Excepté la 1ère phase (essentielle) qui concerne une analyse
« papier » des choix architecturaux, les 3 phases de  
conception suivantes nécessiteront l’usage d’outils bien
spécifiques. Il s’agit en ce qui nous concerne de la suite
d’outils CADENCE :

- IUS92 (Incisive Unified Simulator) :


Simulation logique - HDL
- RC91 (encounter RTL Compiler) :
Synthèse logique et RTL - HDL
- EDI91 (Encounter Digital Implementation) :
Placement et routage du circuit

IV – Calendrier
Le calendrier suivant est prévu pour les différentes étapes du
projet (du mardi 27/12 au vendredi 30/12) :
- Jour 1 : Cours conception VLSI
- Jour 2 : Simulation logique VHDL
- Jour 3 : Synthèse logique VHDL
- Jour 4 : Placement et Routage du circuit.

-1-
W. Rahajandraibe

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