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0b
LaurTec
Il Protocollo
I2C®
email: info.laurtec@gmail.com
ID: AN4005-IT
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sintonizzatori radio, controller per toni DTMF, per il mantenimento dei dati non sarà un Master
periferiche generiche per estendere il numero del bus, mentre è ragionevole supporre che un
degli ingressi o delle uscite (PCF8574), sensori microcontrollore lo possa essere9.
per la temperatura, controllori audio e molto Su uno stesso bus è inoltre possibile la
altro. Si capisce dunque che le possibilità di presenza di più Master, ma solo uno alla volta
scelta da parte del progettista sono notevoli. ricoprirà questo ruolo. Se per esempio due
Un altro vantaggio che permette di microcontrollori iniziano una comunicazione,
raggiungere il bus I2C è quello di poter anche se potenzialmente potrebbero essere
aggiungere o togliere delle periferiche dal bus ambedue dei Master, solo uno lo sarà, in
senza influenzare il resto del circuito. Questo si particolare il Master sarà quello che ha iniziato
traduce in una facile scalabilità verso l'alto del la comunicazione, mentre l'altro sarà uno slave.
sistema, ovvero si può migliorare un sistema Ogni periferica inserita nel bus I2C possiede
aggiungendo nuove caratteristiche senza dover un indirizzo che sul bus la individua in modo
toccare l'hardware7. univoco. Questo indirizzo può essere fissato dal
produttore in sede di fabbricazione o
parzialmente fissato dal progettista. L'indirizzo
Specifiche elettriche del bus I2C è costituito da 7 bit nelle versioni standard o da
Il bus I2C è un bus seriale che necessita di 10 bit nelle versioni estese.
sole due linee nominate SDA (Serial Data) e Nel caso di indirizzamento a 7 bit si avrebbe
SCL (Serial Clock) più la linea di massa. potenzialmente la possibilità di indirizzare 128
Ambedue le linee sono bidirezionali8. La prima periferiche mentre nel caso di 10 bit si avrebbe
è utilizzata per il transito dei dati che sono in la possibilità di indirizzare fino a 1024
formato ad 8 bit, mentre la seconda è utilizzata periferiche.
per trasmettere il segnale di clock necessario per Il numero di periferiche ora citate non sono
la sincronizzazione della trasmissione. Il bus I2C comunque raggiungibili dal momento che alcuni
permette la connessione di più periferiche su indirizzi, come si vedrà, sono riservati a
uno stesso bus ma permette la comunicazione funzioni speciali.
tra due soli dispositivi alla volta. Nel caso in cui l'indirizzo che l'integrato ha
Chi trasmette le informazioni è chiamato all'interno del bus I2C venga fissato
trasmettitore mentre chi le riceve è chiamato dall'industria, conduce al fatto che su un bus non
ricevitore. L'essere il trasmettitore o il ricevitore potranno essere presenti due integrati dello
non è una posizione fissa, ovvero, un stesso tipo.
trasmettitore può anche divenire ricevitore in Questa soluzione viene generalmente scelta
una differente fase della trasmissione dati. per per i real time clock calendar, ovvero per
In ogni comunicazione è invece fissa la gli orologi. E' ragionevole infatti presumere che
posizione del cosiddetto Master (Padrone) e del in un circuito, e in particolare sullo stesso bus,
cosiddetto Slave (Schiavo). Il Master è il sia presente un solo orologio che mantenga ora
dispositivo che inizia la comunicazione ed è lui e data.
a terminarla, lo slave può solo ricevere o Tale scelta porta il vantaggio che l'integrato
trasmettere informazioni su richiesta del Master. potrà avere meno pin. Se proprio si dovesse
Non tutti i dispositivi possono essere dei avere la necessità di inserire due orologi10, o
Master del bus I2C. Per esempio una memoria comunque due periferiche con stesso indirizzo è
necessario dividere il bus in due, questo può per
7
Naturalmente il software dell'unità di controllo dovrà esempio essere ottenuto con l'integrato
essere cambiato affinché possa riconoscere la nuova PCA9544 della Philips.
periferica.
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Quanto detto non vale se il software è predisposto per Molti microcontrollori integrano al loro interno
accettare la nuova periferica, la quale può esser l'hardware necessario per la gestione del bus I2C sia in
dunque inserita senza alcuna modifica né hardware né modalità Master che Salve.
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software. Il PCF8583 possiede un pin, nominato A0, per
8
Dal momento che la linea dati è bidirezionale si ha che impostare il bit meno significativo dell'indirizzo.
il sistema è half-duplex (si veda “Il protocollo RS232” Dunque sarà possibile inserire due clock calendar di
per maggior chiarimenti) questo stipo sullo stesso bus.
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Qualora si debba far uso di memorie, un avere anche nel caso in cui siano presenti
eventuale limite come per l'orologio potrebbe dispositivi con diversi standard di velocità.
essere notevole. Per tale ragione in questo caso La divisione del bus è necessaria solo nel
sia ha la possibilità di impostare l'indirizzo caso in cui si voglia far comunicare le
dell'integrato intervenendo su alcuni bit. Ad periferiche a più alta velocità al loro massimo.
esempio la memoria 24LC25611 della Microchip Nel caso ci si adeguasse alla periferica più lenta
possiede tre pin in uscita nominati A0, A1, A2, non è necessario dividere il bus. Gli integrati
per mezzo dei quali è possibile impostare i tre che sfruttano I2C possono lavorare a diverse
bit meno significativi dell'indirizzo che tensioni, dai tipici 5V a 3.3V ed anche 2.5V12
caratterizza la memoria. Questo significa che permettendo consumi cosi ridotti da poter essere
sarà possibile mettere fino ad otto memorie montati anche sui dispositivi portatili alimentati
dello stesso tipo sullo stesso bus (si veda Figura a batteria. Nel caso si debba far comunicare
1). Il numero di pin disponibili al progettista, periferiche, che certamente staranno in due
per modificare l'indirizzo, varia a seconda distinti bus, che lavorano a tensioni differenti, è
dell'applicazione dell'integrato. necessario porre un ponte tra i due bus al fine di
Un limite sul numero massimo di periferiche permettere un corretta comunicazione.
che è possibile connettere sul bus è dunque Ultima nota, prima di vedere come avviene
imposto dall'indirizzo. Un vincolo molto più una comunicazione sul bus I2C, riguarda le linee
stringente è imposto dalla capacità totale della SDA e SCL. Queste linee devono essere
linea che deve essere limitata a non più di 400 implementate per mezzo di uscite open drain o
pF. Il valore di questa capacità viene a open collector. Questa nota è particolarmente
dipendere dal numero di dispositivi e dalla importante qualora si voglia implementare il
lunghezza del bus stesso. Potenzialmente, protocollo I2C interamente per via software.
dal momento che una linea tipicamente Tale caratteristica rende necessaria una
introduce una capacità parassita di circa 80 resistenza di pull up per ogni linea, ovvero di
pF/m, potrà essere lunga fino a 5m. una resistenza collegata tra la linea e Vcc, come
Il limite imposto dalla capacità viene a riportato in Figura 1. Questo significa che
dipendere dalla velocità con cui devono quando le linee SDA e SCL non sono utilizzate,
avvenire le transizioni dei bit dal livello basso al sono a livello alto.
livello alto (rise time). Valori tipici per le resistenze di pull up sono
Qualora si debbano raggiungere distanze compresi tra 2KΩ e 10KΩ. Il primo valore è
maggiori, o il numero dei dispositivi è cosi utilizzato per un bus fino a 400Kbit/s mentre il
elevato da superare tale capacità, è possibile secondo per velocità fino a 100Kbit.
spezzare il bus, in due o più parti, per mezzo di Il valore corretto viene comunque a
ripetitori (Repeater) quali il PCA9515, dipendere, oltre che dalla frequenza di
PCA9516 e il PCA9518 della Philips. Per trasmissione, anche dalla capacità totale di linea.
mezzo di questi integrati sarà possibile avere Quanto segue, fino a Figura 2, è un appunto
400 pF per ogni semi parte del bus. generalmente non utile per applicazioni comuni.
Per mezzo del P82B96, si ha invece la Nel caso di trasmissioni a 100Kbit/s la
possibilità di raggiungere distanze di 100m alla resistenza pull up è sufficiente fino a capacità
frequenza di 71Kbit/s e di ben 1Km alla totali di linea pari a 400 pF. Nel caso di velocità
frequenza di 31Kbit/s. a 400 Kbit/s la resistenza di pull up è
Da quanto appena esposto si comprende che sufficiente fino a capacità totali di linea non
un bus che possa funzionare a 100Kbit/s non superiori a 200 pF, mentre per velocità a 3.4
necessariamente deve lavorare a tale frequenza. Mbits/s la resistenza è idonea fino a capacità
Sarà il Master, opportunamente impostato, a non superiori a 100 pF.
scandire il sincronismo e dunque la velocità di Cosa significa questo limite? Il problema
trasmissione. della capacità di linea è legato al tempo di salita
La necessità di dividere il bus in due la si può con cui si riesce ad ottenere una variazione dal
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La Microchip produce una vasta gamma di memorie Il livello di tensione di lavoro tende ormai a spostarsi
con interfacciamento I2C. a 1.8V.
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livello logico basso a livello logico alto. Nel Master possono avviare una comunicazione.
caso in cui si faccia uso di una resistenza, i Supponiamo che un microcontrollore voglia
fronti di salita hanno un andamento leggere da una memoria esterna collegata al bus
esponenziale tipico, della carica e scarica di un I2C dei dati precedentemente memorizzati.
condensatore. [V]
T [s]
Generatore di corrente Resistenza di pull up
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Byte 1/1
A6 A5 A4 A3 A2 A1 A0 R/W
SCL
a)
Byte 1/2
Figura 3: Sequenza di Start
1 1 1 1 0 A9 A8 R/W
Dopo l'invio della sequenza di Start, il bus è
considerato occupato.
Byte 2/2
fase 3
Dopo la transizione della linea SDA da alto a
A7 A6 A5 A4 A3 A2 A1 A0
basso, il Master invia il segnale di
sincronizzazione per le altre periferiche. A
differenza della sequenza di Start e di Stop la b)
linea SDA assume un valore valido solo se la
Figura 4: Formato dell'indirizzo a 7 bit (a) e a 10 bit
(b)
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Se gli indirizzi proibiti15 dovessero essere esempio una fase di lettura da memoria. In
utilizzati vorrebbe dire che il primo byte serve primo luogo bisognerà scrivere dei byte per
per indirizzare una periferica con indirizzo a 10 impostare l'indirizzo che si vuole leggere, poi si
bit. potrà effettivamente leggere il byte17.
Gli indirizzi proibiti che individuano il formato Ad ogni invio di un byte sarà necessario
d'indirizzamento a 10 bit sono rappresentati l'Acknowledge del byte inviato o ricevuto. In
dalle combinazioni 1111xxx, dove x può valere particolare se il Master invia un byte allo Slave
sia 0 che 1. si aspetta, dopo l'ottavo bit, un bit basso sulla
In particolare la prima x vicino all'1 viene posta linea SDA. Se lo Slave sta inviando uno byte al
a 0 cosi con il primo byte si inviano solo i due Master si aspetta che quest'ultimo invii un bit
bit più significativi dell'indirizzo a 10 bit. alto dopo, aver ricevuto il byte. La mancanza
L'ottavo bit rappresenta come nel caso ad dell'Acknowledge determina un errore di
indirizzamento a 7 bit la condizione di lettura o comunicazione.
scrittura. Gli altri 8 bit, dell'indirizzo a 10 bit,
vengono inviati con un secondo byte. Il formato fase 8
dell'indirizzamento a 10 bit è riportato in Quando la comunicazione è terminata, il
Figura 4 b. Master libera il bus, inviando la sequenza di
Stop.
fase 6 Questa consiste nella transizione dal livello
L'invio dell'indirizzo a 7 bit e della modalità basso ad alto della linea SDA, quando la linea
del colloquio (lettura/scrittura), avviene grazie SDL è alta.
ad otto transizioni, da livello alto basso, della In Figura 5 è riportata la sequenza di Stop
linea SCL. Al nono impulso della linea SCL il generata dal Master.
Master si aspetta una risposta di un bit da parte Se il Master deve effettuare un'altra
della periferica che ha chiamato16. La risposta comunicazione con un altro Slave, piuttosto che
della periferica chiamata consiste nel mantenere liberare il bus e rischiare di perdere il diritto del
a livello basso la linea SDA, per la durata di un controllo, può inviare una nuova sequenza di
ciclo SCL. In gergo si dice che il Master attende Start.
l'Acknowledge da parte della periferica Il vecchio slave comprenderà che la
chiamata. Una sola periferica risponderà alla comunicazione con lui è terminata.
chiamata del Master.
Nel caso di indirizzamento a 10 bit si può
anche avere che più periferiche rispondano al SDA
primo byte, ma solo una risponderà anche al
secondo.
Qualora la periferica non sia presente il
Master libera il bus permettendo ad eventuali
altri Master di prenderne il controllo.
SCL
fase 7
Dopo l'avvenuto riconoscimento, avviene lo
scambio dei dati verso la periferica, nel caso di
scrittura, o dalla periferica al Master, in caso di
lettura. In una comunicazione si possono avere Figura 5: Sequenza di Stop
sia fasi di scrittura che di lettura. Si prenda ad
15
Le potenzialità dell'interfaccia I2C consistono
In realtà sono presenti altri gruppi d'indirizzi proibiti nel fatto di poter disporre di una larga varietà di
che individuano altre funzioni speciali o sono stati
lasciati per future estensioni dello standard I2C. 17
Le memorie permettono istruzioni speciali per saltare
16
Si capisce che colui che fa il software deve conoscere la fase d'indirizzamento qualora si debbano leggere
a priori gli indirizzi delle periferiche montate o che più indirizzi consecutivi. Comunque l'indirizzo
possono essere montate. d'inizio dovrà essere inviato.
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