Microelectronics Main 20211007

Dessin des Masques (layout)
Dessin de connexions
Lignes de connexions II
Couches en métal
Exemple : technologie Intel 45nm

w - la largeur
s - l’espacement
p - pitch=w+s
l - la longueur
t - l’épaisseur
123
Slaviša Jovanović • M1-EEA • Introduction à la microélectronique • 7 octobre 2021
Crosstalk
Interférences
Interférences non désirées entre deux lignes conductrices (2

couches de métal)
Im = Cm dVdtA , VA tension sur le conducteur source
Déterminer Cm expérimentalement en appliquant une
tension VA connue et en mesurant la variation de tension
∆V sur l’autre ligne
Cm
→ ∆V = VA · Cm +C1sub
124
Crosstalk
Interférences
Question :
Dessiner deux lignes de métal l’une à côté de l’autre sur
une longue distance avec un espacement minimum autorisé
augmente la capacité parasite entre ces deux lignes. Si ces
deux lignes représentent respectivement les lignes
d’alimentation VDD et la masse, est-ce que c’est une bonne
idée de placement ? Justifier votre réponse
124
Crosstalk
Interférences
Réponse :
Oui, c’est un bon placement de lignes d’alimentation. Les
capacités parasites entre deux lignes s’ajoutent à la
capacité de découplage nécessaire pour fournir les charges
durant les transitions. Ces capacités aident à garder les
niveaux VDD et la masse pendant que les circuits attachés
tirent des courants de l’alimentation.
124
Crosstalk
Solutions
Espacer les lignes de connexion

Ajouter les lignes de blindage (shielding)
Placer les lignes de connexion transportant des signaux à
différentes fréquences les unes à côté des autres
Éliminer l’effet de crosstalk (une paire de ligne
différentielles)
125
Lignes de connexion
Introduction
Dessiner la coupe du layout suivant la ligne pointillée

Évaluer la valeur de la résistance entre les points A et B
126
Lignes de connexion
Introduction
Metal 2 Metal 2 Isolant
Metal 1 Metal 1 Isolant
Vue Isolant
transversale
FOX
Puits n
Substrat p
126
Lignes de connexion
Introduction
R/ = 0.1Ω ; Rcnt = 10Ω ;

Dans chaque segment il y a 7 carrés
126
Lignes de connexion
Introduction
R/ = 0.1Ω ; Rcnt = 10Ω ;

Dans chaque segment il y a 7 carrés
Rtotal = (6 + 5 + 5 + 5 + 6) · (0.1Ω/) + 4 · (10Ω)
Rtotal = 2.7 + 40 = 42.7Ω
126
Lignes de connexion
Métal
Le circuit n’est pas relié aux tensions VDD et la masse

directement
Augmenter la largeur des pistes allant aux VDD et à la masse
→ réduction de la résistance de série
Les valeurs de VDD et de la masse ne sont pas fixes
→ leurs valeurs dépendent du dessin des masques du circuit ! ! !
127
Lignes de connexion
Polysilicium
Lignes de poly peuvent également être utilisées comme
lignes conductrices
Exemple : connexion entre les grilles des transistors PMOS
et NMOS d’un CMOS
Exemple :
Une ligne de poly avec les paramètres suivants :
W = 50nm et L = 50µm
Cp = 58aF/, Cl = 88aF/ et R/ = 200Ω
Calculer le délai de cette ligne de connexion
128
Lignes de connexion
Polysilicium
Lignes de poly peuvent également être utilisées comme
lignes conductrices
Exemple : connexion entre les grilles des transistors PMOS
et NMOS d’un CMOS
Exemple :
Une ligne de poly avec les paramètres suivants :
Cp = 58aF/, Cl = 88aF/ et R/ = 200Ω
Cpolyt = Cp · W · L + Cl · (2 · W + 2 · L)
Cpolyt ≈ 9f F
L
Rpolyt = R/ · W = 200KΩ
td = 0.7 · 9f F · 200K = 12.6ns
128
Lignes de connexion
Siliciure
La couche poly peut être utilisée comme une ligne de connexion

La résistance / de la couche de poly est ∼ 200Ω/
La résistance / de la couche de métal est ∼ 0.1Ω/
La capacité entre la couche de poly et le substrat est également > par
rapport à la capa métal/substrat (plus près du substrat)
Pour réduire cette résistance → une couche de silicide est déposée sur
la couche de poly
silicide + poly = polycide
129
Lignes de connexion
Siliciure
129
Lignes de connexion
Siliciure
Une ligne de poly+siliciure avec les paramètres suivants :

Cp = 58aF/, Cl = 88aF/ et R/ = 5Ω
Cpolyt = Cp · W · L + Cl · (2 · W + 2 · L)
Cpolyt ≈ 9f F
L
Rpolyt = R/ · W = 5KΩ
td = 0.7 · 9f F · 5K = 32ps << 12.60ns
L’utilisation de siliciure empêche la création de diodes parasites
entre les grilles des transistors NMOS et PMOS
129
Lignes de connexion I
Antenna effect
La ligne de connexion reliée à la grille d’un transistor peut

contenir des charges accumulées créées lors de la gravure
(au plasma)
La quantité de charges accumulées dépend de la longueur
de la ligne
Ces charges peuvent provoquer
B les courants de fuites plus importants sous la grille
B une tension de seuil variable
B une durée de vie de transistor plus courte
Pour éviter cet effet parasite, un certain nombre de règles

de routage doit être appliqué (antenna rules)
130
Lignes de connexion II
Antenna effect
Ces règles spécifient la surface maximum de la couche de

métal pouvant être connectée à la grille sans avoir des
connexions dites de décharge à la source ou au drain d’un
transistor
Cette surface maximum dépend de l’épaisseur de l’isolant
sous la grille (oxyde de grille)
Un ratio entre la surface de métal et de la grille est défini
(de 100 :1 à 5000 :1)
Solutions :
Les grilles d’une taille plus importante sont plus robustes à
l’effet d’antenne
L’ajout de jumpers en couche de métal supérieure
131
Lignes de connexion III

Antenna effect
L’ajout de diode de décharge
132
Dessin de cellules standard
Sommaire
3 Dessin des Masques (layout)

Règles de dessin
Dessin d’un transistor
Dessin d’une résistance (suite)
Dessin d’une capacité
Optimisation du dessin de masques
Exercices
132
Dessin des cellules standard
Afin de simplifier le dessin des masques → VDD , la masse et les connexions

vers le substrat et les puits
Placement de cellules standard côte à côte en respectant les règles de dessin
Les cellules standard ont une hauteur standard définie
133

Exemples
134

Exemples
134

Exemples
134

Exemples
134

Exercice
Dessiner la coupe suivant la ligne pointillée
135

Exercice
135

Protection ESD
Protection contre les décharges

électrostatiques (Electrostatic
Discharge - ESD)
Utilisation des zones actives
pour créer des diodes de
protection
Cette décharge peut
endommagée le circuit (la
couche mince de l’oxyde sous la
grille est la plus susceptible)
136

Protection ESD
Protection contre les décharges

électrostatiques (Electrostatic
Discharge - ESD)
Utilisation des zones actives
pour créer des diodes de
protection
Cette décharge peut
endommagée le circuit (la
couche mince de l’oxyde sous la
grille est la plus susceptible)
136
Sommaire
3 Dessin des Masques (layout)

Règles de dessin
Dessin d’un transistor
Dessin d’une résistance (suite)
Dessin d’une capacité
Exercices
136
Résistance parasite d’un MOS
N RD = ( Longueur
Largeur )(Drain)
N RS = ( Longueur
Largeur )(Source)
137

Exemple
Calculer les paramètres suivants :

AD et AS
PD et PS
L et W du transistor
N RD et N RS
138

Exemple
AD = 40 et AS = 45
PD = 28 et PS = 36
L = 1 et W = 10
4 11
N RD =
10
→ 0 etN RS = 3
≈4
138

Exemple
SPICE modèle
M1 D G S B NMOS L=1 W=10 AD=40 AS=45 PD=28 PS=36 NRD=0 NRS=4
138
Optimisation du dessin des masques

Exemple : layout de 2 NMOS en série
Objectif :
diminuer les éléments parasites ajoutés,
diminuer la surface occupée,
assurer le bon fonctionnement du circuit réalisé
Partage de diffusion (aboutement)
Si deux diffusions (drain ou source) sont connectées ou 2 transistors du
même type, on fusionne les 2 zones de diffusion correspondantes
Ex. :
⇓
Gain de place + réduction de parasites
139

MOS en série
SEM - Scanning Electron Microscope

Microscopie électronique à balayage (interactions électrons - matière)
140

Exemple : plusieurs transistors NMOS en ||
Réalisation de grands transistors :

Le principe est de diviser le transistor en plusieurs
transistors plus petits montés en ||
→ un dessin des masques plus compact
141

Matching
Problème de l’appariement (matching) :

Le layout rajoute des composants parasites pouvant
modifier le comportement du circuit (notamment en
analogique)
→ certains composants doivent avoir la même taille et
connexions
Solutions :
connexions (pistes de métal ou de poly) symétriques ayant
exactement la même longueur
dessin des transistors identiques
configuration « common centroid » pour compenser les
différents gradients pouvant intervenir
142

Latch-up
Si les transistors parasites

deviennent passants
→ les alimentations sont
S’il y a un pic sur la sortie, il court-circuitées
peut y avoir un courant dans
Rp malgré la capacité. → le courant peut être très
important et même détruire
Si Rp · Ip > 0.6V , tout se le circuit.
déclenche Remède :
Autre cause possible : des
courants de fuite importants
Diminuer Rp et Rn en
dans le substrat multipliant les contacts de
substrat
Dessiner des anneaux de
protection
143

Microelectronics Main 20211007

Transféré par

Informations du document

Copyright

Formats disponibles

Partager ce document

Partager ou intégrer le document

Options de partage

Avez-vous trouvé ce document utile ?

Ce contenu est-il inapproprié ?

Droits d'auteur :

Formats disponibles

Microelectronics Main 20211007

Transféré par

Droits d'auteur :

Formats disponibles

Dessin des Masques (layout)

 Exemple : technologie Intel 45nm

 Interférences non désirées entre deux lignes conductrices (2

 Espacer les lignes de connexion

 Dessiner la coupe du layout suivant la ligne pointillée

Metal 2 Metal 2 Isolant

Metal 1 Metal 1 Isolant

 R/ = 0.1Ω ; Rcnt = 10Ω ;

 R/ = 0.1Ω ; Rcnt = 10Ω ;

 Le circuit n’est pas relié aux tensions VDD et la masse

 La couche poly peut être utilisée comme une ligne de connexion

 Une ligne de poly+siliciure avec les paramètres suivants :

 La ligne de connexion reliée à la grille d’un transistor peut

 Pour éviter cet effet parasite, un certain nombre de règles

 Ces règles spécifient la surface maximum de la couche de

Lignes de connexion III

 L’ajout de diode de décharge

3 Dessin des Masques (layout)

Dessin des cellules standard

 Afin de simplifier le dessin des masques → VDD , la masse et les connexions

Dessin des cellules standard

Dessin des cellules standard

Dessin des cellules standard

Dessin des cellules standard

Dessin des cellules standard

 Dessiner la coupe suivant la ligne pointillée

Dessin des cellules standard

Dessin des cellules standard

 Protection contre les décharges

Dessin des cellules standard

 Protection contre les décharges

3 Dessin des Masques (layout)

Résistance parasite d’un MOS

Résistance parasite d’un MOS

Calculer les paramètres suivants :

Résistance parasite d’un MOS

Résistance parasite d’un MOS

Optimisation du dessin des masques

Optimisation du dessin des masques

 SEM - Scanning Electron Microscope

Optimisation du dessin des masques

Réalisation de grands transistors :

Optimisation du dessin des masques

Problème de l’appariement (matching) :

Optimisation du dessin des masques

 Si les transistors parasites

Vous aimerez peut-être aussi

Exemple : technologie Intel 45nm

Interférences non désirées entre deux lignes conductrices (2

Espacer les lignes de connexion

Dessiner la coupe du layout suivant la ligne pointillée

R/ = 0.1Ω ; Rcnt = 10Ω ;

R/ = 0.1Ω ; Rcnt = 10Ω ;

Le circuit n’est pas relié aux tensions VDD et la masse

La couche poly peut être utilisée comme une ligne de connexion

Une ligne de poly+siliciure avec les paramètres suivants :

La ligne de connexion reliée à la grille d’un transistor peut

Pour éviter cet effet parasite, un certain nombre de règles

Ces règles spécifient la surface maximum de la couche de

L’ajout de diode de décharge

Afin de simplifier le dessin des masques → VDD , la masse et les connexions

Dessiner la coupe suivant la ligne pointillée

Protection contre les décharges

Protection contre les décharges

SEM - Scanning Electron Microscope

Si les transistors parasites