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Analogique vs Numérique :

Microprocesseur vs DSP :
Classification des processeurs :

Classification des DSP :


Virgule fixe vs virgule flottante :

– Accès parallèle à la mémoire : l’e écutio d’u e opératio MAC écessite 3 lectures
(instruction, échantillon de donnée, et coefficient du filtre) et une écriture (résultat) dans la
mémoire
– Exigence : pour réaliser le filtrage, la durée de traitement T doit être inférieure à la période
d’écha tillo age Te.
– Filtre RIF :
3 accès à la mémoire : recherche de l’i structio , recherche du coefficient et
recherche de l’écha tillo .
2 acc s à l’unit de calcul : multiplication et accumulation.
– Objectifs filtre RIF :
Réduire les accès à la mémoire et augmenter les accès simultanés
(architecture Harvard)
Réduire le te ps de calcul MAC e u seul c cle d’horloge
– Architecture : les DSP sont en général basés sur une architecture de Harvard qui fait
apparaître des bus de programme et de données distincts
– MAC et Pipeline : un DSP dispose de la multiplication-accumulation câblée et les instructions
so t esse tielle e t e écutées e u c cle d’horloge Architecture pipeli e : MR=XY+R
– Un DSP peut effectuer simultanément les trois opérations suivantes :
Lecture d’u e do ée e é oire
Effectuer une multiplication puis une addition
Ecrire en mémoire le résultat

 Cette opératio s’appelle MAC et pre d u seul c cle d’horloge.


Architecture du CPU: elle est composée de trois entités,

– Unité de génération d’adresses programme et données

– Unité de commande : chef d’orchestre du CPU

– Unité de traitement

I. Unité de génération d’adresses programme et données


Unité de génération d’adresse programme (AGU : Adress Generation Unit) :
Compteur ordinaire du programme (CP) : registre de 16 bits contenant l’adresse de la
prochaine instruction à chercher en mémoire.

Gestion matérielle des boucles

Unité de génération d’adresses données (DAG : Data Address Generation)


Adressage indirect efficace (*p++)

Adressage circulaire, bit-reverse


II. Unité de commande :
Rôle: elle permet de séquencer le déroulement des instructions.
Séquenceur : il permet de piloter les autres unités et de décoder les instructions:
minimiser la taille des instructions, encoder le maximum de parallélismes (Pipeline)

Cache d’instructions : mémoire rapide contenant les dernières instructions


exécutées. Il est utile en cas de boucle (Accès aux instructions sans accès a la mémoire
programme)

Pipeline (Pseudo-Parallèle) :Il est géré par le séquenceur


Objectif: a éliorer les perfor a ces de l’u ité de traite e t

Principe: découper le travail en tâches élémentaires de même durée pour permettre leur réalisation en parallèle. En
un cycle processeur, les opérations élémentaires suivantes peuvent être exécutées en parallèle :

Un retard peut se produire :


s’il existe un conflit de ressources :
 Le parallélisme crée des «trous» dans l’activité du pipeline dus
aux conflits d’accès aux ressources Accès à la mémoire,
Utilisation des bus, …
 Le parallélisme crée des erreurs dues à l’inversion de l’ordre
d’exécution : Aléas Pipeline (azards : READ puis WR)TE, WR)TE
puis READ, WRITE puis WRITE
en cas de rupture de séquence

Avantage du pipeline

Gain en vitesse d’exécution : la vitesse d’exécution du programme est


multipliée par le nombre d’étages du pipeline

Inconvénients du pipeline

Electronique plus complexe


Mémoire plus rapide
Programmation plus complexe
Ressources utilisées par le pipeline :

Le pipeline atteint son plein rendement une fois qu’il est rempli Full pipeline: toutes
les unités matérielles du DSP sont en activité)

III. Unité de traitement :


Eléments principaux:
Unité arithmétique et Logique (ALU) : opérations arithmétiques
(+, -, incrémentation, négation) et logiques (and, or, not)

Opérateurs : multiplieur câblé, unité de saturation ou d’arrondi, unité


spécifiques (unité de manipulation de bit, Viterbi, ..)

Additionneurs indépendants de l’ALU


Registres à décalage (Shifters)
Unités de stockage : registres opérandes et registres d’accumulation

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