Licence

1 ESTI & ESMGE Architecture des ordinateurs 2 Année académique 2020 – 2021

TD 3 : Systèmes à microprocesseur

Exercice 1
1. Si une mémoire possède une capacité en octets de 2 Ko et un bus d’adresse de 10 fils, quelle est la
largeur de cette mémoire ?
2. Deux mémoires identiques possèdent chacune un bus d’adresse de 10 fils et un bus de donnée de 8 fils.
On assemble ces deux mémoires en série. Quelles sont la taille du bus d’adresse et la taille du bus de
donnée de la mémoire résultante ?
Exercice 2
On souhaite réaliser une mémoire RAM d’une capacité de 8 Mbits (que l’on notera M) à l’aide de plusieurs
mémoires RAM d’une capacité de 1 Mbits (que l’on notera m). La mémoire M possède un bus de donnée
de 16 bits et la mémoire m un bus de donnée de 8 bits.
1. Donnez le nombre de fils du bus d’adresse de la mémoire m.
2. Donnez le nombre de fils du bus d’adresse de la mémoire M.
3. Combien de mémoires doit-on assembler en parallèle ?
4. Combien de mémoires doit-on assembler en série ?
5. Combien de bits d’adresse vont servir à déterminer les entrées CS des mémoires ?
6. Donnez le schéma de câblage (détaillez le nombre de fils pour chaque bus).
7. Précisez les mémoires actives pour chacune des adresses suivantes : (7595A)16 et (23E03)16.
Exercice 3
On dispose d’une ROM de 8 Ko, d’une RAM de 2 Ko et d’un périphérique P1 adressable sur 16 octets.
On désire les rendre accessibles à un microprocesseur possédant un bus d’adresse de 16 bits. Le
microprocesseur et tous les composants possèdent un bus de donnée de 8 bits. La ROM sera située dans les
adresses les plus faibles, viendra ensuite la RAM, puis le périphérique P1.
1. Donnez le nombre de fils du bus d’adresse de chaque composant.
Dans un premier temps, c’est le décodage linéaire qui sera utilisé.
2. Quels bits d’adresse vont servir au décodage et à quel composant seront-ils associés ?
3. Donnez la logique de décodage.
4. Donnez la représentation de l’espace mémoire avec toutes les adresses remarquables.
5. Quel est le principal défaut de ce type de décodage ?
Pour la suite, on désire ajouter un périphérique P2 adressable sur 4 octets (2 fils d’adresse).
6. Est-ce toujours possible en décodage linéaire et pourquoi ?
On utilise maintenant le décodage par zone (toujours avec P2). On travaillera de préférence avec le
moins de zones possible. La ROM sera située dans les adresses les plus faibles, viendront ensuite la
RAM, P1 et P2.
7. Quels bits d’adresse vont servir au décodage et à quelles combinaisons seront associés les différents
composants ?
8. Donnez la nouvelle logique de décodage.
9. Donnez la nouvelle représentation de l’espace mémoire avec toutes les adresses remarquables.

Dr Ousmane KHOUMA Université Amadou Mahtar MBOW 1/1