Electronique Des Circuits Numeriques

Électronique des Circuits Numériques
Plan
Chapitre 1 :
Composants actifs en commutation
Chapitre 2 :
Familles des circuits logiques
Chapitre 3 :
Fonctions de temporisation
Chapitre 4 :
Convertisseurs A/N et N/A
1
Chapitre 1
Composants actifs en commutation

Transistor bipolaire en commutation
VCE = VCC – RC.IC Si IC = ICsat , VCE ≈ 0V
IC
RC ICsat
IB=cst
IC +
RB IB VCC
VCE -
+
VCC VCE
VE VBE
-
Si IC = 0 , VCE = VCC
 Si transistor saturé :  Si transistor bloqué :
VBE  0,7 V IB = 0
VCC
Transistor saturé : VCE  0 V ICsat  negligabe
Rc
RC IC
Saturation
IC + ICsat
RB IB VCC
VCE -
+
fonction lineaire
VE
- IB
ICsat/b
La zone de saturation est Si IB augmente

caractérisée par IB > ICSAT /b IC n’augmente plus
Étude de la commutation : Transistor saturé  bloqué
vE(t) RC
V2 IC +
RB IB VCC
VCE -
0 t
V1
vE VBE
vE une tension en impulsions variant de V1 à V2 telles que :

V1 provoque le blocage du transistor et V2 assure sa
saturation.
Exemples :
Transistor de puissance type 2N3055 :
ton  2.4ms et toff  4.5ms
Transistor de commutation rapide 2N2905 :
ton  50ns et toff  110ns
Transistor de commutation ultra-rapide 2N709 :
ton  15ns et toff  16ns
Transistor MOS en commutation
Inverseur NMOS à charge résistive :
S=Vdd="1"
E S
S=0V="0"
Chaque opérateur logique de commande présente entre sa sortie
et la masse une charge capacitive CL. Cette charge capacitive est
constituée de 3 composantes principales :
• Capacité de sortie de l'opérateur de commande (capacité CDS)
• Capacité d'entrée pour les opérateurs en charge (capacité CGS)
• Capacité due aux interconnexions (CCO) entre l'opérateur de
commande et les opérateurs en charge.
en parallele
CL= CDS+ CCO+ nCGS

Lorsque la sortie de l'opérateur considérée commute de l'état bas
à l'état haut, ou vice versa, elle passe par un régime transitoire
dont la durée dépend de la valeur de la capacité de charge CL.
La rapidité de fonctionnement d’une porte logique dépend : tr, tf du

signal d’entrée et tpropagation de l’inverseur.
Caractéristiques générales des C.N
 Niveaux logiques :
VIL : Tension d'entrée correspondant au niveau bas
VIH : Tension d'entrée correspondant au niveau haut
VOL : Tension de sortie correspondant au niveau bas
VOH : Tension de sortie correspondant au niveau haut
Vin Vout
La différence entre le niveau haut et le niveau bas s'appelle

l'excursion logique. Il est évident que cette excursion doit
être suffisamment grande pour que les niveaux logiques "1" et
"0" se distinguent nettement les uns des autres.
 Plage de tensions :
Vin Vout
tension en entrée tension en sortie

VCC ou VDD VCC ou VDD
‘’1’’ ‘’1’’
VIHmin VOHmin
VILmax VOLmax
‘’0’’ 0V ‘’0’’
0V
 Plage de tensions :
 Marges de bruit :
tension en sortie 1 tension en entrée 2 tension en sortie 1 tension en entrée 2
VOHmin VIHmin
DVH VIHmin VOHmin DVH
VILmax
VOLmax DVL VOLmax
DVL VILmax
1 2
VI1 VO1 VI2 VO2
On défini les marges de sensibilité au bruit par:

DVH = VOHmin – VIHmin et DVL = VILmax - VOLmax
 Exercice:
La famille logique CMOS caractérisée par :
VOLmax=0, VOHmin=VDD, VILmax=0.3VDD , VIH min=0.7VDD.
Calculer les marges de bruits statiques de cette famille logique.
1 2
VI1 VO1 VI2 VO2
Chapitre 2
Familles des circuits logiques
1
Introduction
Les circuits intégrés numériques sont classés suivant leur
technologie de fabrication. Les familles logiques principales
sont :
 Les familles à transistors bipolaires
 Les familles à transistors MOS
Une famille logique est caractérisée par ses paramètres électriques :
 La plage des tensions associée à un niveau logique, en E ou en S,

 Les courants pour chaque niveau logique, en E ou en S,
 La puissance maximale consommée par la porte,
 Temps tr et tf des signaux en sortie d’une porte,
 Temps de propagation d’un signal entre l’E et la S d’une porte.
2
Nomenclature des circuits numériques
Il n'y a pas de nomenclature standard adoptée par tous les constructeurs. La

nomenclature suivante est actuellement la plus utilisée, elle utilise 5 champs et
plus. Exemple de la famille logique TTL :
1 2 3 4 5
SN 74 LS 00 N …
1. Constucteur : SN Texas Instruments, MC Motorola, …

2. Plage de température : 74 (0°C à 70°C) , 54 (-55°C à 125°C)
3. Famille : LS (Low-Power Schottky Logic), ALS (Advanced Low-Power
Schottky Logic), …
4. Fonction logique : 00 NAND à 2 entrées, 02 NOR à 2 entrées, 04
inverseur, …
5. Type du boîtier : N un boîtier plastique dual in line, …
3
Introduction
4
Porte NAND en technologie bipolaire
Étude statique d’une porte NAND: VI1

VO = VI1. VI2
Considérons la porte NAND VI2
TTL-N, le transistor Q1 est
multi-émetteurs. VCC
Le transistor Q2 commande 130

en opposition de phase les 4k 1.6k R2 R4
R1
transistors Q3 et Q4 qui
entraînent respectivement en Q4
sortie un niveau bas "0" ou
Q2 D
un niveau haut "1". D1 Q1
D2
Cette porte possède une
VI1 VI2 Q3
sortie qui a une structure VO
dite totem-pole formée de R4, R 3 1k
Q4, et D.
Courant d'entrée à l'état bas IIL :
Le courant d'entrée à l'état bas IIL sur une entrée

dépend du nombre d'entrée qui sont reliées à ce niveau
bas.
Les constructeurs nous assurent que dans le cas le plus
défavorable le courant IIL ne peut dépasser 1.6mA.
Courant d'entrée à l'état haut IIH :
7
Si une entrée est reliée à un état haut, la jonction BE
correspondante est bloquée, donc le courant d'entrée est très
faible.
Les constructeurs nous assurent que dans le cas le plus
défavorable le courant IIH ne peut dépasser 40 µA.
IIL
Courant de sortie à l'état bas IOL : IIL
Les constructeurs nous assurent que dans IOL IIL

les conditions les plus défavorables VOL
Q3
reste inférieure à 0.4V tant que IOL est VOL
inférieur à 16mA. IIL
Courant de sortie à l'état haut IOH :

IIH
Quand la sortie est au niveau haut, la
porte fournit le courant de sortie IOH IIH
aux circuits qui lui sont connectés. Q4

Les constructeurs recommandent la
IIH
valeur : IOHmax = 0.4mA
VOH
IIH
Les courants de la famille TTL

Sortie TTL à collecteur ouvert : V

CC
V
La figure ci-contre montre une
DD
R R
1 2
porte à sortie collecteur
R
ouvert, l'étage de sortie se
ext
Q
réduit au transistor Q3, la Q
1
2
partie supérieure du totem a V V Q

été supprimée.
I1 I2 3 VO
R
Pour assurer un niveau logique 1 3
en sortie, il faut compléter la

polarisation de Q3 par une
Q3 conducteur : VO= VOL0.4V
résistance Rext reliée à VDD
(appelée pull-up resistor). Q3 bloqué : VO= VOH=VDD
10
Ces portes ont l'avantage :

 Peuvent piloter des charges externes quand la tension Rext
et le courant de sortie d'une porte normale ne suffisent
pas. Par exemple la tension d'alimentation VDD d’une
charge peut être supérieure à 5V et le courant IC peut
être plus important que le courant de sortie maximum
d'une porte TTL à sortie totem-pole.
Rext
 Permettent la possibilité de réaliser ce qu'on appelle
une ET câblée sans recours à l'utilisation d'une porte
ET supplémentaire.
11
La résistance de rappel au +VDD
est calculée de la façon suivante:
+VDD
Au niveau haut la résistance RL
est parcourue par la somme des
RL
courants de sortie et d’entrée des
opérateurs. IOH IRL
La chute de tension dans RL ne
doit pas être trop importante
pour que VOH reste compatible
avec la définition du niveau haut
(le minimum) : IOH
VOH
VDD  VOH min
RL max 
 I OH   I IH n opérateurs m opérateurs
12
Le niveau bas du système est +VCC

assuré par un seul opérateur à
sortie au niveau bas.
RL
Le courant IOL que doit accepter
cet opérateur est la somme des IOL IRL
courants IIL et IRL (on néglige
les courants de sortie des
autres opérateurs supposés
déconnectés).
Il faut donc que la résistance RL
ne soit pat trop faible (valeur VOL
minimale qui assure le niveau
bas), d’où :
VCC  VOL max n opérateurs m opérateurs

RL min 
I OL max   I IL 13
Exercice :
Soit deux portes à collecteur ouvert (7401) montées en ET câblé comme le montre
la figure. On donne IOL=16mA, IIL= 1.6mA et VOL = 0.4V.
1 – Déterminer l’expression logique de X.
2 – Supposons que X =’’0’’, calculer les valeurs possibles de la résistance RC
sachant que la sortie X doit piloter d’autres circuits de mêmes familles dont le
facteur de charge totale est 3UC.
14
Sortie TTL trois états :

‘’1’’ ‘’1’’ ‘’1’’
E S=‘’1’’ E S=‘’0’’ E S=‘’Z’’
‘’0’’ ‘’0’’ ‘’0’’
Fonctionnement normal Haute impédance
15
Technologie CMOS
• Densité d’intégration importante : surface d'implantation très

inférieure à une technologie TTL.
• Les MOS fonctionnent en saturé/bloqué : considérés comme des
interrupteurs parfaits.
Exemple inverseur CMOS
VDD
MP
Ve Vs
MN
16
Inverseur CMOS en commutation
Décharge de CL à travers Charge de CL à travers

le transistor MN le transistor MP
Remarque : le calcul du temps de montée et de descente
est le même que dans l’inverseur NMOS. 17
Consommation en puissance en technologie CMOS
Consommation statique
Lorsque l’inverseur est au repos, que S soit égal à VDD

ou VSS, l’un des 2 transistors est bloqué, aucun courant
ne passe dans l’inverseur. Les puissances moyennes
consommées à l’état haut et à l’état bas sont donc
nulles.
Pstatique = 0
L’inverseur CMOS ne consomme pas en statique. C’est

une des propriétés majeure des circuits CMOS.
18
Consommation en puissance en technologie CMOS
Consommation dynamique
En dynamique, l’alimentation VDD fournit de l’énergie
pour la charge de la capacité CL , c’est-à-dire lors des
transitions L → H.
Lors de la transition H → L, l’énergie emmagasinée par
CL est dissipée dans le transistor NMOS.
La puissance totale consommée par un inverseur CMOS
commutant à la fréquence f est donnée par :
Pdynamique = f CL VDD2
19
Portes logiques en CMOS
Représentation simplifiée des transistors MOS dans les circuits CMOS
Inverseur CMOS
VDD
D NMOS
SP
G masse 
S Ve DP Ve Vs
Vs
D
DN
G VDD 
S PMOS SN
20
Opérateurs statiques :
La conservation des caractéristiques principales de l’inverseur
CMOS, notamment pas de consommation au repos, impose pour
la réalisation des opérateurs combinatoires en CMOS la
constitution d’un réseau de NMOS relié à la masse et d’un
réseau de PMOS relié à VDD :
Lorsque le réseau N est passant, le

réseau P doit être bloqué afin
qu’aucun courant ne circule dans le
circuit et que S = 0 V S=f(Ei)
Lorsque le réseau P est passant, le

réseau N doit être bloqué afin
qu’aucun courant ne circule dans le
circuit et que S = VDD
Méthode de construction des opérateurs statiques CMOS
Construction du réseau NMOS : placer les transistors N

 en série pour réaliser les fonctions ET
 en parallèle pour réaliser les fonctions OU
Construction du réseau PMOS : placer les transistors P

 en série pour réaliser les fonctions OU
 en parallèle pour réaliser les fonctions ET
22
Portes logiques en CMOS Porte NAND
réseau P passant, VDD

A = 0 ou B = 0 =>
réseau N bloqué
Réseau P
S=1
NMOS en série S=AB

PMOS en parallèle Structure duale
B
A Réseau N
réseau N passant,
A=B =1 =>
réseau P bloqué
S=0 23
Portes logiques en CMOS Porte NOR
VDD
A =1 ou B = 1 ou C = 1
réseau N passant, A
réseau P bloqué
B Réseau P
S=0
PMOS en série
C
NMOS en parallèle
Structure duale
A =B = C = 0 S=A+B+C
réseau P passant,
réseau N bloqué
Réseau N
S=1
Exemple 1 :
Réaliser S=AB+C
Exemple 2 :
Réaliser S=AB+CD
Problèmes d’interfaces CMOS  TTL
Quand on envisage l’association de deux circuits, A et B, il

convient de rendre compatibles les niveaux d’entrée et de sortie.
VCC VCC
Circuit A Circuit B
VIA VOA VIB VOB
0V 0V
Pour assurer que le circuit B comprend bien les signaux issus du
circuit A, on doit avoir :
VOHmin A > VIHmin B et VOLmax A < VILmax B
IOHmax A > IIHmax B et IOLmax A > IILmax B 27
Problèmes d’interfaces CMOS  TTL
Deux familles de technologies différentes sont compatibles

quand on peut interconnecter des éléments de ces deux familles
sans intermédiaire. Quand la compatibilité n’est pas possible, il
faut réaliser des circuits d’interface.
La compatibilité est toujours possible lorsque :

 Tension d’alimentation pas trop différentes ou mieux égales
 VOH min  VIH min et VOL max  VIL max
 Même sens des courants ( I OH et  I IH ) et ( I OL et  I IL )
 I
OH max  I IH et I OL max  I IL
28
Chapitre 3
Fonction de temporisation
Génération de signaux d’horloges
1
Introduction
La génération des signaux numériques est abordée

avec 2 types de circuits :
 Le circuit intégré 555 dont l’analyse fait appel à

des notions sur les AOP, les bascules RS et les
circuits RC.
 Les portes CMOS dont l’analyse fait appel à des

notions sur les portes NAND ou NOR ainsi que les
circuits RC.
2
Introduction au timer 555
Le timer 555 peut fonctionner
en monostable ou en astable
(multivibrateur) :
3
Principe de fonctionnement :
Cas V2 S V6 R Q Tor
1 < 1/3Vcc 1 < 2/3Vcc 0 1 Bloqué
2 > 1/3Vcc 0 < 2/3Vcc 0 Q- Inchangé
3 > 1/3Vcc 0 > 2/3Vcc 1 0 Conducteur
4 < 1/3Vcc 1 > 2/3Vcc 1 État interdit
4
Modes de fonctionnement du NE555
Monostable
2/3Vcc
1/3Vcc
État initial : Tor conducteur = C déchargée V6 = 0

et V2 =Ve = Vcc, C se charge pendant une durée T.
Cas V2 S V6 R Q Tor
1 < 1/3Vcc 1 < 2/3Vcc 0 1 Bloqué
5
Modes de fonctionnement du NE555
Astable
État initial : C déchargée et V2 = V6 = 0

C se charge entre 1/3Vcc et 2/3Vcc.
Cas V2 S V6 R Q Tor
1 < 1/3Vcc 1 < 2/3Vcc 0 1 Bloqué
6
Monostables avec des portes CMOS
Le circuit monostable avec 2 portes NAND CMOS est le suivant :
(On considère VT=VDD/2)
Vinitiale= 0
U1A U2A
1 C1 + 1
3 VA VB 3 VS
VE 2 2
0.1u
CD4011A CD4011A
R1
10k
0
Considérons l’état initial : C1 totalement déchargée, VE=VDD et VA=VB=0
donc VS=VDD. L’état (VE=VDD et VS=VDD) est un état stable.
La durée de l’impulsion fournie en sortie : T=t.Ln(2)=0.69t

Astables avec des portes CMOS
On se propose de réaliser un circuit astable à portes NOR CMOS

U3A Vinitiale= 5 U4A
1 + 1
VA 3 VB 3 VS
2 2
CD4001A CD4001A
R1
R2 10k
100k C1
.1u
VC
Considérons un état initial (t=0) : C1 déchargée, VA=0, VB=1 et VS=0.

à t=0+, C1 se charge à travers R1 avec une constante du temps t=R1C1.
Toujours on a VC=VC1+VS
La période du signal obtenu : T=2tLn(3)=2.2t
On se propose de réaliser un circuit astable avec des

portes à hystérésis (Trigger) :
Les circuits logiques à entrées "trigger de Schmitt" ont une

caractéristique d'entrée-sortie qui fait apparaître un hystérésis
à 2 seuils "bas" VB et "haut" VH.
VE augmente :
VE < VH  VS = 1
VE  VH  VS = 0
VE diminue :
VE > VB  VS = 0
VE ≤ VB  VS = 1
Astable avec inverseur à hystérésis CD40106 B
R1
47k
Vinitiale= 0 U4A
VE 1 2 VS
+
V V
CD40106B
C1
5n
Principe de fonctionnement :
T
Considérons l’état initial (t=0) : capacité non
chargée ceci correspond à VE=0  VS=1
Chapitre 4
Chaîne d’instrumentation numérique :

Conversions A/N et N/A
1
Introduction
Les Convertisseurs Analogique-Numérique et Numérique-Analogique

sont chargés de réaliser l'interface entre le monde continu
(Analogique) et le monde discret (Numérique).
Dans un système de traitement du signal complet, l'information

initiale (résultat d'un capteur) est de nature analogique et est le
plus souvent convertie en une suite de nombres binaires à l'aide
d'un CAN. Le signal est ensuite traité à l'aide d'un calculateur.
Enfin, la suite de nombres binaires ainsi obtenue doit généralement

être convertie en une nouvelle grandeur analogique à l'aide d'un
CNA pour pouvoir être utilisée.
2
Chaîne d’instrumentation numérique
Paramètres caractéristiques
(T, P, …)
Capteur
CAN
(analogique)
Système Calculateur
physique (traitement
et calcul)
Actionneur
CNA
(analogique)
Action sur le système

(apport de chaleur, freinage, …) 3
Signal analogique Capteur
Filtre anti-
repliement
Horloge
Traitement
E/B CAN CNA
numérique
Horloge
Filtre de
 Échantillonnage blocage lissage
 Quantification
 Codage
Actionneur Signal analogique
4
Signal analogique
Filtre anti-
repliement
Signal filtré
Filtre d’entrée :
Ce filtre est communément appelé filtre anti-
repliement. Son rôle est de limiter le contenu spectral
du signal aux fréquences qui nous intéressent. Ainsi il
élimine les parasites. C’est un filtre passe bas que l’on
caractérise par sa fréquence de coupure et son ordre.
5
Signal analogique
filtré
Horloge E/B Signal échantillonné
L’échantillonneur-bloqueur :
Son rôle est de prélever à chaque période
d’échantillonnage (Te) la valeur du signal. Et de fixer
l’échantillon pendant le temps nécessaire à la conversion.
Ainsi durant la phase de numérisation, la valeur de la
tension de l’échantillon reste constante.
6
Le convertisseur analogique numérique (CAN) :

Il transforme la tension de l’échantillon
(analogique) en un code binaire (numérique).
Quantification
 Codage
Signal Traitement Signal

CAN
échantillonné numérique numérique
Horloge
La zone de traitement numérique :
Elle peut être un support de traitement (DSP,
ordinateur, …), un élément de sauvegarde (RAM,
Disque dur) ou encore une transmission vers un
récepteur situé plus loin. 7
Le convertisseur numérique analogique (CNA) :
Il effectue l’opération inverse du CAN, il assure
le passage du numérique vers l’analogique en
restituant une tension proportionnelle au code
numérique.
Horloge
Signal
Le filtre de sortie : numérique
Son rôle est de ’’lisser’’ le signal CNA
de sortie pour ne restituer que
le signal utile. Il a les mêmes
caractéristiques que le filtre
Filtre
d’entrée. Il est souvent suivit lissage
d’un amplificateur qui adapte la
sortie du filtre à la charge. Signal
8
analogique
Aspects temporels et fréquentiels de
l’échantillonnage.
L’obtention d’un signal échantillonné xe(t) à partir d’un signal analogique x(t)
peut être modélisé théoriquement dans le domaine temporel par la
multiplication de x(t) par un peigne de Dirac p(t) de période Te :
x(t) xe(t)
3Te
0 t 0 Te 2Te t
Échantillonnage
Et par suite :
9
Représentation spectrale du signal échantillonné :
Le spectre du signal échantillonné est donné par : Xe(f) = X(f)P(f)
Avec :  représente le produit de convolution
X(f) le spectre du signal analogique x(t)
P(f) le spectre du peigne de Dirac p(t)
Le spectre du peigne de Dirac est donné par :
Il s’ensuit :
Remarque :
L’échantillonnage entraine une périodisation du spectre de x(t).
10
Domaine temporel
Exemple Domaine fréquentiel
11
Repliement du spectre et théorème de Shannon :
Si l’échantillonnage conduit à un
recouvrement de spectre (ou
repliement de spectre), cette
opération modifie les caractéristiques
du signal d’entrée et il ne sera ainsi
plus possible de restituer le signal
original.
Afin d’éviter tout recouvrement de spectre, la fréquence

d’échantillonnage doit vérifier fe ≥ 2fmax où fmax représente
la fréquence maximale du spectre du signal à échantillonner.
Cette condition s’appelle théorème de Shannon.
12
On peut envisager deux solutions :
Solution 1 : Augmentation de la fréquence d’échantillonnage.
Cependant le temps de maintien (blocage Te) diminue, ce qui
peut affecter le temps alloué à la conversion. En général on
considère que le signal est bloqué durant un temps nettement
supérieur au temps de conversion.
Solution 2 : Mise en place d’un filtre ’’anti-repliement’’. Ce

dernier, de type passe bas, a pour effet de limiter
l’encombrement spectral de x(t) à une fréquence f’max=fe/2,
évitant ainsi tout repliement de spectre après échantillonnage
du signal.
Filtre anti-
repliement
13
Filtre anti-repliement :
Le spectre réel est généralement de largeur infinie (à cause du
bruit, ou de signaux interférents non désirés), il est nécessaire
d’inclure un filtre passe bas anti-repliement (anti-aliasing
filter) ayant une fréquence de coupure fc= fe/2 devant un CAN.
En général, le filtre anti-repliement est de type Butterworth :
Avec n est l’ordre du filtre.
14
Conversion de données
Conceptuellement, la conversion analogique/numérique peut être
divisée en trois étapes :
l’échantillonnage temporel, la quantification, le codage.
La figure ci-dessous représente ces trois étapes pour un CAN dont
le signal de sortie est codé sur 4 bits :
15
Principes généraux de fonctionnements
Principe de l’É-B :
Réaliser un échantillonneur-bloqueur consiste à associer un
interrupteur à une capacité. On rajoute souvent un suiveur de part
et d’autre de l’échantillonneur-bloqueur idéal. En amont pour assurer
une charge rapide à travers une impédance très faible, et en aval
pour assurer une parfaite isolation via une impédance d’entrée très
forte.
xe(t)
x(t)
16
Dans le cas général la tension VE à convertir est dépendante
du temps, elle sera notée x(t).
Pour les CAN, le signal est échantillonné et bloqué comme vu
précédemment. Pendant ce temps de blocage, un circuit
complémentaire convertit la tension bloquée en une valeur
numérique.
Il est évidemment nécessaire que cette conversion se fasse
durant le temps de blocage. Une fois le codage effectué, un
nouveau échantillonnage-blocage est permis et ainsi de suite.
x(t)
17
Pour les CNA, la première étape consiste à convertir le code

numérique en une grandeur analogique, en générale un
courant. Le courant est ensuite converti en une tension par
un étage de sortie à base d’un amplificateur opérationnel
monté en inverseur.
x(t)
18
Caractéristiques des convertisseurs
Les caractéristiques suivantes sont décrites pour des CAN ; l’analogie est
valable et parfois précisée pour les CNA.
1. La tension de référence
Pour effectuer la conversion, le convertisseur a besoin d’une tension de
référence à laquelle il compare la tension à convertir. Cette tension de
référence est souvent intégrée directement dans le composant. On la
notera Vref. Sa stabilité est très importante car toute fluctuation de sa
valeur peut entraîner des erreurs dans les conversions.
2. La pleine échelle
Il s’agit de la tension analogique maximale acceptée par le CAN (ou
délivrée en sortie par le CNA).
Elle peut être :
Unipolaire 0 < x(t ) < Emax
ou
Bipolaire −Emax < x(t) < Emax
19
Caractéristiques des convertisseurs
3. Le nombre de bits
Le code binaire N en entrée (respectivement en sortie) est codé sur n
bits. Cela donne 2n combinaisons.
4. La résolution
La résolution est le pas minimum de codage, appelée pas de
quantification. Elle est liée à la pleine échelle et au nombre de bits n :
dans le cas d’un CAN/CNA unipolaire :
dans le cas d’un CAN/CNA bipolaire :
On peut noter que plus le nombre de bits est grand, plus la

résolution est bonne.
20

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Composants actifs en commutation

VCE = VCC – RC.IC Si IC = ICsat , VCE ≈ 0V

La zone de saturation est Si IB augmente

Étude de la commutation : Transistor saturé  bloqué

vE une tension en impulsions variant de V1 à V2 telles que :

CL= CDS+ CCO+ nCGS

La rapidité de fonctionnement d’une porte logique dépend : tr, tf du

La différence entre le niveau haut et le niveau bas s'appelle

tension en entrée tension en sortie

On défini les marges de sensibilité au bruit par:

Familles des circuits logiques

 Les familles à transistors bipolaires

 Les familles à transistors MOS

Une famille logique est caractérisée par ses paramètres électriques :

 La plage des tensions associée à un niveau logique, en E ou en S,

Il n'y a pas de nomenclature standard adoptée par tous les constructeurs. La

plus. Exemple de la famille logique TTL :

1. Constucteur : SN Texas Instruments, MC Motorola, …

Étude statique d’une porte NAND: VI1

Le transistor Q2 commande 130

Courant d'entrée à l'état bas IIL :

Le courant d'entrée à l'état bas IIL sur une entrée

Courant d'entrée à l'état haut IIH :

Les constructeurs nous assurent que dans IOL IIL

Courant de sortie à l'état haut IOH :

aux circuits qui lui sont connectés. Q4

valeur : IOHmax = 0.4mA

Les courants de la famille TTL

Sortie TTL à collecteur ouvert : V

partie supérieure du totem a V V Q

en sortie, il faut compléter la

Ces portes ont l'avantage :

Le niveau bas du système est +VCC

VCC  VOL max n opérateurs m opérateurs

Sortie TTL trois états :

E S=‘’1’’ E S=‘’0’’ E S=‘’Z’’

‘’0’’ ‘’0’’ ‘’0’’

Fonctionnement normal Haute impédance

• Densité d’intégration importante : surface d'implantation très

Exemple inverseur CMOS

Décharge de CL à travers Charge de CL à travers

Lorsque l’inverseur est au repos, que S soit égal à VDD

L’inverseur CMOS ne consomme pas en statique. C’est

Lorsque le réseau N est passant, le

Lorsque le réseau P est passant, le

Méthode de construction des opérateurs statiques CMOS

Construction du réseau NMOS : placer les transistors N

Construction du réseau PMOS : placer les transistors P

réseau P passant, VDD

NMOS en série S=AB

Quand on envisage l’association de deux circuits, A et B, il

Deux familles de technologies différentes sont compatibles

La compatibilité est toujours possible lorsque :

 VOH min  VIH min et VOL max  VIL max

 Même sens des courants ( I OH et  I IH ) et ( I OL et  I IL )

La génération des signaux numériques est abordée

 Le circuit intégré 555 dont l’analyse fait appel à

 Les portes CMOS dont l’analyse fait appel à des

État initial : Tor conducteur = C déchargée V6 = 0

État initial : C déchargée et V2 = V6 = 0

La durée de l’impulsion fournie en sortie : T=t.Ln(2)=0.69t

On se propose de réaliser un circuit astable à portes NOR CMOS

Considérons un état initial (t=0) : C1 déchargée, VA=0, VB=1 et VS=0.