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Filière :

« Génie Electrique et Contrôle des Systèmes industriels »


GECSI

Compte rendu du TP :
Programmation des systèmes embarqués

Registre universel

Réalisé par : Encadré par :


LMOURADI Mohamed M. ELKHAILI
ZENDAOUI Elmehdi

Année Universitaire : 2020-2021


1. Introduction :
Dans ce rapport on va s’intéresser à simuler les diffèrent programme et architecture relatif à tous les
cas qu’on a traité dans les séances du TD de horloge afin de maitriser les démarches nécessaires pour
la simulation en VHDL.

Pour ce faire on a procéder par l’utilisation du logiciel Quartus . Il fournit un environnement complet
de simulation et débogage pour les designs complexes en ASIC et en FPGA. Il supporte plusieurs
langages de description, dont le Verilog, le SystemVerilog, le VHDL .
1. le programme VHDL avec la description comportementale sachant que le
registre est sensible au front descendant de Clock

a b Fonction
0 0 Rien
0 1 Décalage une position à droite (avec entrée de Ed dans Q0
1 0 Décalage une position à gauche (avec entrée de Ed dans Q0
1 1 Chargement depuis les entrées P3 à P0

a) Solution 1 :
Nous allons utiliser la structure Case/Is

================================
Case selecteur is
when condition1 => instructions ;
…….
instructions ;
when condition2 => instructions ;
----
when others => instructions ;
end case ;
===========================
 Programme VHDL

 Résultat de simulation
 Teste de décalage à droite

 Teste de décalage à gauche

 Teste de chargement parallèle :


b) Solution 2 :

Nous allons utiliser la structure if / else :

 Programme VHDL

Résultat de simulation :
 Teste de décalage à droite

 Teste de décalage à droite

 Teste de chargement parallèle :


2. l'architecture du registre universel en utilisant des portes logiques
standards et des bascules D sensible sur front descendant :
La description du comportement ne donne pas la meilleure synthèse, elle est donc très pauvre
Étant donné que VHDL continuera à créer des équations, utilisez les ressources du circuit FPGA
Selon la logique de l'algorithme simplifié. Nous décrirons le même registre La description de la
structure nous permettra de guider le synthétiseur pour optimiser la solution finale Et nous
gagnons aussi du temps car nous utiliserons des composants déjà programmés, dont Nous le
fournissons sous forme de boîte à outils.

2. Conclusion :
Dans la durée des séances de TP de VHDL et système embarqués, effectue en utilisant QUARTUS II,
nous avons peux développer nous compétences dans la programmation et la conception des
systèmes embarqués en VHDL, en partant des systèmes de base (additionneur, Multiplexeur, registre
universel … etc.) pour faire des systèmes plus complexe en exploitant les avantages offerts par la
description structurelle.

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