Ministère Des Études Supérieures et De La Recherche Scientifique

Ecole Nationale Polytechnique D’Alger

Département d’Electronique

TP1: Descriptions VHDL , Flot de données et

Structurelle

Etudiantes:
NBRI Rihame
BITAM Katia Rania

1ère Année Electronique

 Année universitaire 2020-2021

manipulation 01:

1-
Rappeler la table de vérité de la Fonction de parité à 3 variables,

a b c p

0 0 0 0

0 0 1 1

0 1 0 1

0 1 1 0

1 0 0 1

1 0 1 0

1 1 0 0

1 1 1 1

déduire son équation logique.

p = A' B' C + A' B C' + A B' C' + A B C= A’(B xor C) + A(B XOR C)’
2-
Donner les codes Vhdl de la description flot de données du circuit
correspondant dans les :

Équations logiques:

with select:
when else:
3- Simulation des codes :
Style 01:
Test bench :
Chronogramme:

Style 02:
Test bench:

● Chronogramme :
Style 03:
Testbench;
 ● Chronogramme:

commentaire :
- On obtient le même chronogramme quel que soit le style utilisé, car
les 3 représentent la même fonction.
- C’est le ‘testbench’ qui nous permet de faire la simulation des
codes sur VHDL.

4-
le schéma du circuit logique découlant de la description avec with
select:
5-
Schéma à base de multiplexeur élémentaire:
6-
Description structurelle :
Code VHDL:
Manipulation 02:
 - commentaire:

On peux vérifier a travers le chronogramme que le code est bien fonctionnel .

En l’occurence pour A=1000(-8) et B=0100(4)
R= 010
R(0)=A_sup_B
R(1)=A_inf_B
R(2)=A_egal_B

-description en VHDL du circuit donnant la médiane de nombre

circuit médiane:
Chronogramme