Université de Jijel

Faculté des sciences exactes et Informatique

Dép. Math et Informatique
Module: Structure machine 2
Année 2019–2020

Correction de la série de TD N˚ 1

1
02
Exercice 1. Additionneur/soustracteur .
1. Le circuit qui effectue la soustraction 1 bit par 1 bit (demi-soustracteur).

L-2
A B S R S A† B R A.B
0 0 0 0 A S
0 1 1 1
1 0 1 0
B R
1 1 0 0

E
2. Le demi-additionneur/soustracteur.
JIJ
C A B S R
S A† B R (C † A).B
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
A S
0 1 1 0 1
1 0 0 0 0 B
1 0 1 1 1 R
V-

1 1 0 1 0
C
1 1 1 0 0

3. L’additionneur/soustracteur complet 1 bit par 1 bit avec retenue d’entrée.

NI

C RE A B S R
0 0 0 0 0 0
0 0 0 1 1 0
0 0 1 0 1 0
-U

0 0 1 1 0 1
S A † B † RE
0 1 0 0 1 0 R (C † A † B ).RE  (C † A).B
0 1 0 1 0 1
0 1 1 0 0 1
0 1 1 1 1 1 RE
MI

1 0 0 0 0 0 S
½ A-S
1 0 0 1 1 1 A
1 0 1 0 1 0 B ½ A-S RS
1 0 1 1 0 0
1 1 0 0 1 1
1 1 0 1 0 1
C
1 1 1 0 0 0
1 1 1 1 1 1

1ere année MI Page 1/7 A.Boulaiche

Structure Machine 2 Correction de la série de TD N˚1

4. Le schéma logique d’un additionneur/soustracteur 4 bits par 4 bits.

C
A3 B3 A2 B2 A1 B1 A0 B0
R3 R2 R1
0

1
½ A-S ½ A-S ½ A-S ½ A-S

02
R3
S1 S0

L-2
S3 S2

Exercice 2. Multiplicateur .
1. Le circuit qui effectue la multiplication 1 bit par 1 bit.

A B P

E 0
0
0
1
0
0 A
B
P A.B

P
JIJ
1 0 0
1 1 1

2. Le multiplicateur 2 bits par 2 bits.

A1 A0 B1 B0 P3 P2 P1 P0 P3 A1 .A 0 .B1 .B 0
V-

0 0 0 0 0 0 0 0 P2 A1 .B1 .( A0  B0 ) A1 .B1 . A0 .B0

0 0 0 1 0 0 0 0 P1 A1 .B1 .B0  A0 .B1 .B0  A1 . A0 .B0  A1 . A0 .B1
0 0 1 0 0 0 0 0 P0 A 0 .B 0
0 0 1 1 0 0 0 0 A0 B1
NI

A1 B0
0 1 0 0 0 0 0 0
0 1 0 1 0 0 0 1
P3
0 1 1 0 0 0 1 0
0 1 1 1 0 0 1 1 p2
-U

1 0 0 0 0 0 0 0
1 0 0 1 0 0 1 0
1 0 1 0 0 1 0 0
1 0 1 1 0 1 1 0 P1
MI

1 1 0 0 0 0 0 0
1 1 0 1 0 0 1 1
1 1 1 0 0 1 1 0
P0
1 1 1 1 1 0 0 1

3. Le multiplicateur 2 bits par 2 bits à partir de multiplicateurs 1 bit par 1 bit de

demi-additionneurs.

1ere année MI Page 2/7 A.Boulaiche

Structure Machine 2 Correction de la série de TD N˚1

A1 A0
× B1 B0 P3 R2
R1 A1×B0 A0×B0 P2 R1  A1 u B1
P1 A0 u B1  A1 u B0

1
R2 A1×B1 A0×B1
R2 R1+A1×B1 A0×B1+A1×B0 A0×B0 P0 A 0 .B 0

02
P3 P2 P1 P0

A1 B1 A0 B1 A1 B0 A0 B0

MUL MUL MUL MUL

L-2
1×1 1×1 1×1 1×1

½ ADD ½ ADD

E P3 P2 P1 P0
JIJ
Exercice 3. Comparateur .
1. Le circuit qui effectue la comparaison 1 bit par 1 bit.

E A.B  A.B A † B
A B E S I S A.B I A.B
0 0 1 0 0 A
V-

E
0 1 0 0 1
1 0 0 1 0 S
B
1 1 1 0 0
I
NI

2. Le comparateur 2 bits en utilisant des comparateurs 1 bit et des portes logiques.

E 1Ÿ A B Ÿ ( A1 B1 )et ( A0 B0 ) Ÿ E E1 E0
S 1 Ÿ A ! B Ÿ ( A1 ! B1 )ou[( A1 B1 )et ( A0 ! B0 )] Ÿ S S1  E1 S 0
I 1 Ÿ A  B Ÿ ( A1  B1 )ou[( A1 B1 )et ( A0  B0 )] Ÿ S I 1  E1 I 0
-U

A0
CMP 0 E
B0 1×1
MI

S
A1
CMP 1
B1 1×1
I

3. Le le schéma logique d’un comparateur 3 bits.

1ere année MI Page 3/7 A.Boulaiche

Structure Machine 2 Correction de la série de TD N˚1

E 1Ÿ A B Ÿ ( A2 B2 )et ( A1 A0 B1 B0 ) Ÿ E E 2 E10
S 1 Ÿ A ! B Ÿ ( A2 ! B2 )ou[( A2 B2 )et ( A1 A0 ! B1 B0 )] Ÿ S S 2  E 2 S10
I 1 Ÿ A  B Ÿ ( A2  B2 )ou[( A2 B2 )et ( A1 A0  B1 B0 )] Ÿ S I 2  E 2 I 10

1
A1
A0 CMP 10 E

02
B1 2×2
B0
S
A2

L-2
CMP 2
B2 1×1
I

Exercice 4. Afficheur 7 segments.

E
Le circuit permettant d’afficher les chiffres de la base 16.
JIJ
X Y Z W A B C D E F G A X .Z  Y .Z  X .W 
0 0 0 0 1 1 1 1 1 1 0 X .Y .Z  X .Y .W  Y .W
V-

0 0 0 1 0 1 1 0 0 0 0
0 0 1 0 1 1 0 1 1 0 1
B X .Y  Y .W  X .Z .W 
0 0 1 1 1 1 1 1 0 0 1 X .Z .W  X .Z .W
0 1 0 0 0 1 1 0 0 1 1
C X .Z  X .W  X .Y 
0 1 0 1 1 0 1 1 0 1 1
X .Y  Z .W
NI

0 1 1 0 1 0 1 1 1 1 1
0 1 1 1 1 1 1 0 0 0 0 D X .Z  Y .Z .W  X .Y .W 
1 0 0 0 1 1 1 1 1 1 1 Y .Z .W  Y .Z .W
1 0 0 1 1 1 1 1 0 1 1
1 0 1 0 1 1 1 0 1 1 1 E Z .W  X .Y  X .Z  Y .W
-U

1 0 1 1 0 0 1 1 1 1 1
F Z .W  X .Y .Z  Y .W 
1 1 0 0 1 0 0 1 1 1 0
X .Z  X .Y
1 1 0 1 0 1 1 1 1 0 1
1 1 1 0 1 0 0 1 1 1 1 G X .Y .Z  Y .Z  Z .W 
1 1 1 1 1 0 0 0 1 1 1 X .W  X .Y
MI

Le schéma logique doit être complété par l’étudiant.

Exercice 5. Fonctions logiques avec des multiplexeurs.

1. La fonction majorité de 4 et de 5 variables avec un multiplexeur (16×1).

1ere année MI Page 4/7 A.Boulaiche

Structure Machine 2 Correction de la série de TD N˚1

A B C D M (a) (b)
1 0
0 1
0 0 0 0 0
0 0 0 1 0 E0 E0
E1

1
0 0 1 0 0 E1
E2 E2
0 0 1 1 0 E3
E3
0 1 0 0 0 E4

02
E4
0 1 0 1 0 E5 E5
E6

Mux 16 Æ1
0 1 1 0 0 E6

Mux 16 Æ1
E7 E7 M
0 1 1 1 1 M E8
E8
1 0 0 0 0 E9 E9

L-2
1 0 0 1 0 E10 E10
E11 E11
1 0 1 0 0 E12
E12
1 0 1 1 1 E13 E13
1 1 0 0 0 E14 E14
E15 E15
1 1 0 1 1
1 1 1 0 1
A B C DE

E
1 1 1 1 1 A B CD

2. Réalisation des fonctions suivantes à l’aide d’un multiplexeur (8×1).

JIJ
F ( A, B, C ) A.B  A.C F ( A, B, C ) A.B  A.B.C F ( A, B, C , D ) A.B.D  A.B.C
 B.C  B.C  A.B.C  A.B.C .D
0 1 0 1 0

E0 E0 E0
E1 E1 E1
E2 E2 E2 Mux 8 Æ1
Mux 8 Æ1
Mux 8 Æ1

E3 E3 E3
V-

F F E4 F
E4 E4
E5 E5 E5
E6 E6 E6
E7 E7 E7

A B C A B C A B C D
NI

3. Réalisation d’un multiplexeur (8×1) et d’un démultiplexeur (1×8) en utilisant des

multiplexeurs (4×1) et (2×1) et des démultiplexeurs (1×4) et (1×2).

E0 S0
E1
DMux
1Æ4

S1
4 Æ1
-U Mux

E2 S2
E3 E0 E0 S3
DMux
1Æ2
2 Æ1
Mux

S E
E1 E1
E0 S0
MI

DMux
1Æ4

E1 S1
4 Æ1
Mux

E2 S2
E3 S3

A B C A B C

1ere année MI Page 5/7 A.Boulaiche

Structure Machine 2 Correction de la série de TD N˚1

Exercice 6. Fonctions logiques avec des décodeurs.

1. L’additionneur complet avec des décodeurs binaires (3×8).

Si Ai .B i .Ri 1  Ai .Bi .R i 1  Ai .B i .R i 1  Ai .Bi .Ri 1

1
S0 Ri Ai .Bi .Ri 1  Ai .B i .Ri 1  Ai .Bi .R i 1  Ai .Bi .Ri 1
S1

02
Dec 3 Æ 8 S2
S3
S4 Si Ou bien
S5 S0
S6 Si
S1
S7

L-2
Ai S2

Dec 3 Æ 8
Bi S3
S0 S4
S1 Ri-1 S5 Ri
S2 S6
Dec 3 Æ 8

S3 S7
S4 Ri
S5
S6

Ai Bi Ri-1

E S7

2. Réalisation des fonctions suivantes à l’aide des décodeurs (1×2), (2×4) et (3×8) et
JIJ
des portes logiques.
F ( A, B, C , D ) ¦ 1,5,7,12,15
F ( A, B, C ) ¦ 0,4,5,7 
S0
S0 A S1
2Æ4
Dec
V-

S1 B S2
A S2
Dec 3 Æ 8

S3 S3 F
B F
S4
C S5
S6 S0
S7 C S1
2Æ4
Dec
NI

D S2
S3

F ( A, B, C , D, E ) ¦ 2,8,15,19,26  F ( A, B, C , D, E , F ) ¦ 0,28,49,63
-U

S0 S0
S1 S1
C S2 A S2
Dec 3 Æ 8

Dec 3 Æ 8

D S3 B S3
S4 S4
E S5 F C S5 F
S6 S6
MI

S7 S7

S0
S1
D S2
Dec 3 Æ 8

S0
A S1 E S3
2Æ4

S4
Dec

B S2 F S5
S3 S6
S7

1ere année MI Page 6/7 A.Boulaiche

Structure Machine 2 Correction de la série de TD N˚1

3. Réalisation des fonctions suivantes à l’aide d’un décodeur convenable et des portes
logiques.

S0

1
F2
S1
S2
S3 F6

02
S4
S5
S6 F4

Dec 4 Æ16
A
B S7 F3
C S8
D S9

L-2
S10 F5
S11
S12
S13
S14
F1
S15

E
JIJ
V-
NI
-U
MI

1ere année MI Page 7/7 A.Boulaiche