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Exercice 1
On veut réaliser un registre à décalage vers la droite à 3 bits et à chargement parallèle avec
une remise à zéros (RAZ) asynchrone (figure 2). Le décalage se produit sur les fronts
montants du signal d’horloge CLK, quand au chargement, il s’effectue sur le niveau haut du
signal LOAD. Chaque bit du registre correspond au schéma de la figure 1 constitué d’une
bascule D avec un RAZ asynchrone et d’un bloc de chargement (B_C).
CLK
CLR
RAZ
1
Figure 2. Registre à 3 bit
2
Exercice 2
Sa
En1
Sb
Sc
En2
Décodeur
Sd
Binaire / 7 segments
En3 Se
Sf
En4 Sg
CMD
E1
E2 MUX
S
C
MUX
E3 MUX
E4
E5 sel1 sel2
Figure 1
2
Donner la description en VHDL du bloc nommé Décodeur ayant les entrées (A0,
A1, A2, A3), les sortie (Sa, Sb, Sc, Sd, Se, Sf, Sg) et l’entrée de verrouillage
« S ».
A3
A2
3
Figure 2