Rami mostafa

Devoir de cours VHDL

Quelle est la différence entre les signaux et les variables en VHDL ?

Les variables sont internes au processus et sont affectées  immédiatement ,

contrairement aux signaux qui eux ne sont pas affectés directement mais par le biais
de leur échéancier qui est mis à jour en fin de processus avec la nouvelle valeur et le
temps d'affectation qui correspond à un delta-cycle après le signal ayant réveillé le
processus