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Hafedh ABID

Chapitre 5 :
INTERFACE AVEC LA MEMOIRE

ET LES ENTREES/SORTIES

5.1. L’adressage mémoire


Le microprocesseur 8086 possède 20 bits d’adresse capable d’adresser un espace mémoire de 1Mo.
Dans ce cas l’espace adresse mémoire est constitué physiquement de deux banques de 512Ko
implémentées comme suit :

Espace mémoire logique de 1Mo, Espace mémoire physique de 512Ko+512Ko

FFFFF FFFFF FFFFE


FFFFE FFFFD FFFFC
FFFFD FFFFB FFFFA
. . .
. . .
. . .
00003 . .
00002 00005 00004
00001 00003 00002
00000 00001 00000

D15-D8 BHE D7-D0 A0

A19-A1

Figure 5.1

Transfert d’un octet X (8bits) d’adresse paire. Transfert d’un octet X+1 (8bits) d’adresse impaire.

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FFFFF FFFFE FFFFF FFFFE


FFFFD FFFFC FFFFD FFFFC
FFFFB FFFFA FFFFB FFFFA
. . . .
. . . .
. X X+1. .
. . . .
00005 00004 00005 00004
00003 00002 00003 00002
00001 00000 00001 00000

D15-D8 BHE D7-D0 A0 D15-D8 BHE D7-D0 A0


(haut) (bas) (bas) (haut)
A19-A1 A19-A1

Figure 5.2

Transfert d’un mot [X+1 X] (16bits) d’adresse paire.

FFFFF FFFFE
FFFFD FFFFC
FFFFB FFFFA
. .
. .
X+1 X
. .
00005 00004
00003 00002
00001 00000

D15-D8 BHE D7-D0 A0


(bas) (bas)
A19-A1

Figure 5.3

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Transfert d’un mot [Y X+1] d’adresse impaire, sur 2 cycles du bus :


1er cycle 2e cycle

FFFFF FFFFE FFFFF FFFFE


FFFFD FFFFC FFFFD FFFFC
FFFFB FFFFA FFFFB FFFFA
. . . .
Y+1 Y Y+1 Y
X+1 X X+1 X
. . . .
00005 00004 00005 00004
00003 00002 00003 00002
00001 00000 00001 00000

D15-D8 BHE D7-D0 A0 D15-D8 BHE D7-D0 A0


(bas) (haut) (haut) (bas)
A19-A1 A19-A1

Figure 5.4

5.2. L’interfaçage avec les entrées/sorties

Le 8086 accepte les composantes d’entrées/sortie en 8 bits et 16 bits. Le transfert de données


respecte le mode d’adressage mémoire (soit sur une adresse paire soit sur une adresse impaire).

5.3 Chronogramme du bus système

Le microprocesseur communique avec la mémoire et les périphériques par l’intermédiaire du bus


système en un cycle machine (4 périodes d’horloges). Le microprocesseur commence par générer
une adresse de 20 bits sélectionnant une case mémoire ou une entrée/sortie. Cette adresse est
validée par un front descendant du signal ALE. Durant ce temps si le signal M/ est à état haut
spécifiant une mémoire s’il est à état bas alors c’une entrée/sortie.
Au temps T2, le 8086 met au 3e état les lignes AD15-AD0. Pour lire ou écrire une donnée, met sur
le bus de données la donnée.  et  sont alors sollicités selon le besoin de l’opération d’écriture
ou de lecture, ainsi que  pour valider le transfert de données sur le bus. Parallèlement les lignes
d’adresses A19-A16 deviennent des ligne d’état (status) S6-S3 (S3 et S4 permettent la segmentation
de la mémoire en code, data, pile, extra).

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Au cours la période d’horloge T3, l’état (status) est maintenu et la donnée est stable sur le bus qui
sera verrouillée par le destinataire.
Finalement, T4 termine l’activité du bus et la mémoire ou les entrée/sortie seront désélectionnées.

T1 T2 T3 T4

Clock

A19/S6 ADR out Status out


A16/S3

AD15-AD0 ADR out Data

ALE

M/ (haut)→ mémoire (bas)→ E/S

 or 



Figure 5.5

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