Tp 1 

: Prise en main du Quartus II – CPLD/FPGA

1. Objectif :

 Comprendre et mettre en oeuvre la programmation de CPLD/FPGA de basse densité sous

Quartus II à
 de la compagnie Altera Dans ce TP vous allez:
 éditer un bloc schématique ou un code VHDL pour réaliser un circuit numérique avec une
 cible programmable de basse densité CPLD/FPGA.
 compiler le code saisi afin de corriger les erreurs et les avertissements « warning ».
 faire la synthèse e le placement/routage.
 simuler le bloc schématique ou le code VHDL pour vérifier
 assignation des broches de CPLD/FPGA aux entrées/sorties de
 charger et programmer un design sur un circuit CPLD/FPGA

Nous choisirons un FPGA de la famille FLEX10KA à savoir le EPF10K30ATC144-3 qui se trouve être
celui de la carte de TP.

Activité 1 : Demi Additionneur

•La table de vérité associée :

 A B R S
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0

R=AB

S= A ⊕B

Schéma bloc :

Simulation :
Assignement de pins :

Entrée/Sortie Pins
A 47
B 48
LED_COMM 141
Ret 7
SOM 8

Code VHDL :

library ieee ;

use ieee.std_logic_1164.all ;

entity Demi_add is

port( A, B : in std_logic ;

Ret,Som,Led_com : out std_logic) ;

end Demi_add ;

architecture rtl of Demi_add is

begin

LED_com <=’1’ ;

SOM <= A xor B ;

Ret<= A and B ;

end rtl ;
 Activité 2 : Additionneur complet

Table de vérité :

A B C S R
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1

Schéma bloc :

Simulation :
Assignement de Pins :

Entrée/sortie Pins
A 47
B 48
Ret_IN 49
SOM 7
Ret 8
LED_COMM 141

Code VHDL :

library ieee;

use ieee.std_logic_1164.all;

entity add_co is

port ( Ret_in,A,B:in std_logic;

Led_com,Ret_out, Som: out std_logic);

end add_co;

architecture rtl of add_co is

begin

Led_com <='1';

Som<= (A xor B)xor Ret_in;

Ret_out<=(A and B)or((A xor B)and Ret_in);

end rtl ;