DEPARTAMENTO DE INGENIERA ELCTRICA Y ELECTRNICA LGICA DIGITAL INFORME MAYO 7 DE 2011

Circuitos secuenciales
Luis Barrios elbarrios@uninorte.edu.co, Andrs Iglesias amiglesias@uninorte.edu.co David de Aguas ddeaguas@uninorte.edu.co, Jorge Martnez jfmartinez@uninorte.edu,co
INTRODUCCIN MARCO TERICO

Los circuitos estudiados anteriormente corresponden a circuitos combinacionales, donde las salidas dependen de las entradas actuales. Un circuito secuencial consiste en un circuito combinacional al que se conectan elementos de almacenamiento para formar una retroalimentacin. Estos elementos de almacenamiento son dispositivos capaces de guardar informacin binaria. [2]. En los sistemas secuenciales las salidas dependen del valor presente y del valor pasado de las entradas. A estos elementos de memorias en un circuito secuencial son llamados flip-flops, los cuales son los bloques bsicos de construccin de los contadores, registros y otros circuitos de control secuencial, estos tambin son empleados para ciertos tipos de memorias y tales dispositivos poseen dos salidas, una para el valor normal y otro para el valor complementado (negado) almacenado en l. En esta siguiente figura se muestra un diagrama de bloque de un circuito secuencial, el cual Consiste de un circuito combinacional y elementos de memoria que son capaces de almacenar informacin binaria.

El corazn de una memoria son los Flip Flops, este circuito integrado es una combinacin de compuertas lgicas, A diferencia de las caractersticas de las compuertas solas, si se unen de cierta manera, estas pueden almacenar datos que podemos manipular con reglas preestablecidas por el circuito mismo.[1]
FLIP FLOPS TIPO J-K:

Es uno de los ms usados en los circuitos digitales, y de hecho es parte fundamental de muchos circuitos avanzados como contadores y registros de corrimiento, que ya vienen integrados en un chip. Este flip flop cuenta con dos entradas de datos J y K, su funcin es en principio la misma que el Registro bsico NAND o NOR, pero con la diferencia que la condicin en las entradas J = 1, K = 1, a diferencia del Registro NAND, que generara una salida errnea o no deseada, en un FF JK, obliga a las salidas a conmutar su estado al opuesto (Toggle) a cada pulso del reloj. Esto lo convierte en un tipo de FF muy verstil. Entrada K 0 0 1 1 Salida Q Memoria 1 0 Toggle

Fig. 1. Diagrama de bloques de un circuito secuencial. El proceso de estos dispositivos consiste en que la informacin binaria que entra es almacenada en los elementos de memoria el cual en cualquier instante se define como "estado" del circuito secuencial y el valor de la o las salidas va hacer determinada por la informacin binaria que entra, las cuales tambin determinarn las condiciones para el cambio del "estado" de los elementos de memoria. Las salidas del circuito secuencial son una funcin de las entradas y del "estado" presente de los elementos de memoria. El prximo estado de los elementos de memoria tambin es funcin de las entradas y del estado presente. En resumen, el comportamiento de un circuito secuencial se determina por la secuencia en el tiempo de entradas, salidas y estados internos, que lo harn pasar por un numero finito de estados.

J 0 1 0 1

Tabla de verdad de un flip flop J-K sncrono.

FLIP FLOPS TIPO D.

A diferencia de los flip flops tipo J-K, el tipo "D" (Datos, Data) slo cuenta con una entrada para hacer el cambio de las salidas. A cada pulso del reloj el estado presente en la entrada "D" ser transferido a la salida Q y /Q.
FLIP FLOP RS.

un flip-flop RS Tiene dos entradas S y R similares a las entradas J y K, en estos dispositivos la salida cambia de estado, pasando a valer lo contrario de lo que vala antes.

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PROCEDIMIENTO

Para la realizacin de este laboratorio, se necesitaba disear un contador de 0 a 99 utilizando circuitos totalmente sncronos. Sin embargo, no fue posible la realizacin del circuito sncrono ya que no se contaba con los conocimientos necesarios hasta ese momento para la elaboracin del diseo. Por lo que se opt un diseo asncrono. El circuito que se muestra en la siguiente figura, corresponde a un contador de 0 a 15, utilizando flip flops tipo JK. Adems fue necesario lgica de reset para reiniciar los flip flops cuanto el conteo llegase hasta 10.

Fig 4. Diagrama esquemtico circuito final.

op Fig. 2. Circuito contador sncrono Para lograr este reset se conectaba a cada salida de cada flip flop una combinacin de compuertas lgicas y el valor lgico de esa salida, conectada a los clear de cada JK, tal como se aprecia en la siguiente figura.

Fig. 3. a)Lgica de reset. b) Lgica de activacin flipflops decenas Esto nos indica que, debe mostrarse en las salidas de los flip flops el valor binario 1010 en ese orden, para que se muestre nicamente 0 a la salida (debido a la compuerta NAND) y alcanzar el reset del circuito. Cabe resaltar que los flip flops JK 7473 el pin correspondiente a clear es activo en bajo, terminando de disear el contador de unidades, Para el caso del contador de decenas se utiliza el circuito de la figura 2 tambin, modificando ciertos parmetros. Se disea lgica combinacional (similar al del reset) para enlazarla hacia el primer flip flop correspondiente a las decenas, tal como se aprecia en la figura 3b). Esto nos indica que, la salida con valor lgica alto, se apreciar valores altos en las entradas J y K del primer flip flop, activando la propiedad de toggle que traen por defectos estos tipos de flip flops. El diseo de circuito final se muestra en la figura 4. Dos requisitos en este diseo implicaba la utilizacin de dos tipos de entradas de reloj y adems de la implementacin de un botn que reiniciara el circuito en cualquier instante de tiempo.

Para la implementacin del master reset (llamado en VHDL), sencillamente bastaba con colocar un pulsador entre el pin clear de cada flip flop y tierra. Sin embargo, no se pudo utilizar este mtodo, por la razn de que como era necesario utilizar un solo botn de reset, no era posible cortocircuitar la lgica de reset de cada contador, debido a que no es posible tomar las salidas como si fueran nodos, ya que entra el circuito en estados lgicos desconocidos. Por lo tanto, se opta por utilizar dos multiplexores de 2 a 1 para cada contador. De esta forma, se utiliza como selector el botn de reset conectado a fuente, y las primeras entradas como las salidas de la lgica de reinicio de cada flip flop y y las segundas entradas conectadas a tierra, de tal manera que cuando el pulsador est abierto, se seleccionarn las salidas de cada lgica de reset. Mientras que si se presiona el pulsador, se obtiene un valor lgico alto en la entrada de selector, obteniendo a las salidas, las entradas conectadas a tierra, correspondientes a un valor lgico bajo, y as resolver el inconveniente. Para el caso de las entradas de reloj, eran necesarios dos tipos de entradas: La primera corresponde a seales pulsantes en el tiempo, y la segunda, a un sensor de proximidad. Para el primer caso se utiliz el circuito integrado 555 con la combinacin de circuitera necesaria para que generara pulsos de igual perodo en cada semiciclo. Un requisito de diseo era utilizar 8 valores distintos de frecuencias para los pulsos. Para lograr esto, se utilizaron 3 valores diferentes de capacitancia en paralelo conectadas a interruptores de tal forma que, se obtienen 23=8 valores diferentes de capacitancia y de tiempo. Para el caso del sensor de proximidad se utiliz el sistema de fotodiodo y fototransistor. Adems se implement un DIP switch de dos entradas, cortocircuitando las salidas. El circuito final se muestra en la siguiente figura, donde se enumeran los elementos principales utilizados.

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Fig. 5. Montaje final del circuito. 1. 2. 3. 4. 5. 6. Compuertas NAND DM74LS40. Multiplexores de 2 a 1 DM74LS157. 6 negadores tipo SCHMITT TRIGGER SN74LS14. Compuertas AND 74LS08. FlipFlopss JK 74LS73 con flanco de bajada. Decodificador BCD-7segmentos SN74LS47N, con salidas activas en bajo. 7. Displays de nodo comn. 8. DIP switches. 9. Pulsador (master_reset). 10. Sistema fotodiodo-fototransistor. 11. Generador de pulsos NE555. 12. Capacitores variadores de frecuencia.
DESCRIPCIN Y SIMULACIN EN VHDL.

En esta primera entidad, podemos notar que el flip-flop que estamos creando es de tipo JK activado por flanco de bajada, en este, dependiendo de las entradas encontradas, se obtendr un valor lgico de salida siempre que el reloj se encuentre en un flanco de bajada.

Fig. 6. Simulacin del multiplexor 8 a 1. En efecto al simular el algoritmo, podemos observar en la figura 6 que la seal de salida del flip-flop JK creado nicamente adquiere cambios de valores lgicos en cada flanco de bajada en los concernientes casos, por ejemplo, para el caso en que las entradas del flip-flop son 00 el valor lgico correspondiente a la salida es el mismo encontrado a la entrada JK, cuando las entradas son 01, el valor lgico correspondiente correspondera a la de un reset, es decir 0; cuando el valor encontrado es de 10 correspondera a un set, es decir 1, y por ultimo cuando las entradas son 11, la salida sera el valor negado del valor de la entrada Para la descripcin del decodificador BCD a 7-segmentos, se uso el mismo cdigo algortmico utilizado en laboratorios pasados, por lo que no se describir esta entidad. Para la descripcin de la entidad que corresponde al divisor de frecuencias del reloj interno de la tarjeta ALTERA, hay que considerar que esta contiene un PIN que genera un reloj de 25.125MHz encontrado en el PIN 83. Gracias a esto, dependiendo del tipo de cdigo utilizado es posible generar frecuencias de ms bajo niveles mltiplos de la frecuencia mayor.

Luego de haber realizado el diseo, la simulacin y el montaje del circuito; se nos ordeno describir en VHDL por medio del software de programacin QUARTUSII el funcionamiento del contador sncrono de 0 a 99 con entradas de CI 555, un fototransistor que realice la funcin de contar cuanto se atraviese el haz de luz, y un generador de frecuencias propio de la tarjeta UP2 ALTERA con el fin de verificar el funcionamiento de este. Debido a que era libre la escogencia del modo de descripcin del circuito, se opto por describir cada uno de los dispositivos utilizados a manera algortmica en el circuito montado, es decir, describir el funcionamiento de los flip-flops, de los decodificadores BCD-7 segmentos, del dispositivo que sea capaz de generar una frecuencia deseada a travs de la tarjeta, y luego, por medio de la descripcin estructural se organizara todo el circuito en general: La descripcin de los flip-flops consta del siguiente cdigo:

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La descripcin del divisor de frecuencias interno de la tarjeta ALTERA, se utilizo el siguiente cdigo:

Para finalizar, el cdigo estructural que define el comportamiento del circuito por competo es el siguiente:

Desafortunadamente, como la frecuencia que estamos reduciendo va desde los 25MHz hasta los 1Hz o menos, se necesitaran demasiadas muestras para poder ver cambios significativos en la forma de la onda, y el QUARTUS II no puede trabajar con tantos datos, por lo cual resulta en este caso imposible generar la tabla de la simulacin de este proceso. La explicacin del este cdigo consiste en que, como la frecuencia que maneja el reloj interno es de 25MHz, si por medio de un conteo de muestras se va creado un vector que en la primera mitad del conteo se obtenga un valor unitario, y en la segunda mitad el valor 0. Al haber un total de 25 millones de muestras, el reloj interno necesitara de 1 segundo para contabilizar todas las muestras y comparar para crear el nuevo vector. De esto que si se vara el valor de muestras que se quieran tomar, tambin se variara la frecuencia obtenida a la salida de la entidad. Como ventaja de este cdigo tambin tenemos que, al poder ser utilizado internamente en el cdigo estructural que define el circuito completamente, se pueden reducir el nmero de macroceldas, es decir, el nmero de conexiones internas que maneja el circuito en la tarjeta ALTERA significativamente.

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CONCLUSIONES

Consecuentemente con el caso del divisor de frecuencia, resulta imposible mostrar la simulacin de este mtodo debido al divisor de frecuencias utilizados en esta parte, aun asi en las fotos adjuntas al trabajo podemsov er que luego de programar la tarjeta ALTERA el circuito funciona correctamente. Cabe destacar que, el circuito consta con un numero bastante grande de pines de entradas y salidas, entre los cuales podemos destacar: un pin de entrada para el generador de frecuencias debido al CI 555, un pin de entrada para la frecuencia generada por el infrarrojo, un pin de entrada interno para el reloj de 25MHz de la tarjeta altera, dos pines de entrada que nos permiten variar las frecuencias utilizadas por la tarjeta altera entre los valores 2Hz, 1 Hz, 0.5Hz y 0.25Hz, dos pin de entrada que nos permite elegir que tipo de entrada de reloj deseamos un pin que permite resetear asncronamente el circuito en cualquier instante del tiempo, y 15 pines de salida que se ubican a cada entrada de display de 7 segmentos, que nos permiten visualizar los nmeros deseados, adems de 1 pin que nos enciende un LED cada conteo par del circuito.

A partir del diseo previo del circuito de acuerdo a los requerimientos establecidos, su funcionamiento, tanto el realizado con compuertas MSI como el implementado en VHDL mediante el uso de la tarjeta Altera mostraron total funcionalidad. A pesar de esto, es necesario enunciar algunos problemas presentados en el transcurso de la prctica. Respecto al circuito implementado con compuertas lgicas, se hace necesario hacer nfasis en la importancia que tiene el cableado al momento de implementar este tipo de circuitos. El mayor problema que se present al momento de comprobar la funcionalidad del circuito estuvo relacionado con cables mal colocados o defectuosos. Una solucin a este tipo de problemas sera el uso de cableados bien estructurados y que no presenten ningn problema de fabricacin. Otra alternativa en cuanto al montaje de este tipo de circuitos que no dependen de la salida del mismo sera comprobar su funcionalidad a medida que se implemente una compuerta con su respectivo cableado. Otro aspecto importante es no colocar en las salidas de compuertas lgicas que no se van a utilizar, como puntos del cableado del circuito, ya que estas salidas tienen su propio nivel lgico y afecta al valor lgico del punto del cableado. Tambin realizar el apropiado acoplamiento en las salidas de compuertas TTL a entradas CMOS, existen diversas formas de conseguir esto, para este caso con una determinada resistencia de pull up entre las salidas TTL de los flips flops JK e inversoras, y las compuertas NAND CMOS implementadas sera suficiente [3]. Todo lo mencionado anteriormente con el fin de disminuir lo mayor posible los factores de error. Cabe resaltar, que para verificar los estados de las salidas y resolver problemas, es apropiado revisar los valores lgicos de salida en una determinada compuerta, en un instante especfico de tiempo. Esto se analiz en el laboratorio, ya que el circuito experimentaba reinicios indebidos. Por ejemplo, el circuito reiniciaba de en 19. Esto se analiza que la lgica de reset presentaba problemas. Por lo tanto deba detenerse el circuito en 19 y analizar la compuerta que reiniciaba los flip flops. Se encontr un puente en malas condiciones. En cuanto a la implementacin en la tarjeta altera, las macro celdas son conexiones internas del circuito en la tarjeta, al principio no se consideraron las conexiones internas ni de espacios de memoria que este iba a utilizar. La tarjeta altera solo permite 128 macro celdas donde al principio usamos 330 macro celdas. Para solucionar este problema procedimos a implementar el divisor de frecuencias en el mismo diseo estructural que comprenda el comportamiento general del circuito.

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REFERENCIAS.

[1] Floyd Thomas, Fundamentos de Sistemas Digitales, 7ma ed. Pearson Education, 2000. [2] M. Morris Mano, Diseo digital, 3ra ed. Prentice Hall. [3] LADELEC. (2006) ladelec.com. [Online]. http://ladelec.com/teoria/electronica-digital/180interfases-entre-ttl-y-cmos.html