Extrait 42287210

É L E C T R O N I Q U E - P H OTO N I Q U E
Ti350 - Électronique
Cartes électroniques :
technologies et conception
Réf. Internet : 42287 | 3e édition
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III
Cet ouvrage fait par tie de
Électronique
(Réf. Internet ti350)
composé de :
Électronique analogique Réf. Internet : 42279
Microélectronique : dispositifs, technologies et circuits Réf. Internet : 42286
Architecture et tests des circuits numériques Réf. Internet : 42276
Matériaux pour l'électronique et dispositifs associés Réf. Internet : 42271
Matériaux et dispositifs magnétiques et supraconducteurs Réf. Internet : 42282
Électromagnétisme. Propagation Réf. Internet : 42277
Compatibilité électromagnétique dans les systèmes Réf. Internet : 42580

électroniques
Hyperfréquences. Circuits et émetteurs de puissance Réf. Internet : 42281
Antennes Réf. Internet : 42280
Cartes électroniques : technologies et conception Réf. Internet : 42287
Électronique de puissance : conversion et gestion Réf. Internet : 42283
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IV
Cet ouvrage fait par tie de
Électronique
(Réf. Internet ti350)
dont les exper ts scientifiques sont :
Bruno ALLARD
Professeur des universités, département de Génie électrique de l'INSA de Lyon, chercheur au laboratoire
Ampère (CNRS UMR 5005)
Sylvain BALLANDRAS
Président-directeur général, frec|n|sys SAS, Besançon
Xavier BEGAUD
Telecom ParisTech
Jean CHAZELAS
Directeur du département Technologies avancées de Thales Division Aéronautique
Jean-Pierre GANNE
Ingénieur civil des Mines de Paris, docteur ès sciences, Thales Research and Technology France
François GAUTIER
Ancien directeur technique adjoint Thales Systèmes aéroportés
Dominique HOUZET
Professeur Grenoble-INP
Richard LEBOURGEOIS
Docteur de l'INPG (Institut national polytechnique de Grenoble), responsable des études ferrites au Thales
Research and Technology France, ingénieur de l'ENSIEG (École nationale supérieure d'électricité de Grenoble)
Saverio LEROSE
Hardware Development Engineering, Thales Corporate Services SAS
Gaelle LISSORGUES
Professeure à l'ESIEE-Paris, responsable du département Santé Énergie Environnement à ESIEE Paris, membre
du laboratoire Électronique, systèmes de communication et microsystèmes (Esycom) - FRE2028, directrice de
l'école doctorale MSTIC université Paris Est
Olivier MAURICE
Chargé d'études CEM en R et D, Ariane Group, service CEM et Laser, site des Mureaux
André PACAUD
Ingénieur SUPELEC
André SCAVENNEC
Docteur ingénieur, Alcatel Thales III-V Lab
V
Les auteurs ayant contribué à cet ouvrage sont :
Maxime ALAY-EDDINE Jean JOLY

Pour l’article : E3954 Pour les articles : E3585 – E3586
Joël BESNARD Charles LE COZ

Pour l’article : E3450 Pour l’article : E3405
Pascal BOLCATO Joseph LEIBENGUTH

Marnix BOTTE Saverio LEROSE

Pour les articles : E3915 – E3920 Pour l’article : E3455
Eric CADALEN Michel MASSENAT

Pour l’article : E3342 Pour les articles : E3365 – E3366
Augustin COELLO-VERA Jean-Pierre PETIT

Jean-Luc DIOT Gilles POUPON

Claude DREVON Philippe PROUST

Dezai GLAO Jean-Pierre TUAL

Stéphane GRELLIER David VIALA

Gilbert GRYMONPREZ
Pour les articles : E3915 – E3920
VI
Cartes électroniques : technologies et conception
(Réf. Internet 42287)
SOMMAIRE
1– Technologies des cartes électroniques Réf. Internet page
Conception et fabrication des circuits imprimés rigides E3342 11
Circuits imprimés souples. Conception E3915 17
Circuits imprimés souples. Fabrication E3920 19
Circuits hybrides. Conception E3925 21
Circuits hybrides. Fabrication E3927 25
Circuits en couches minces. Couches minces traditionnelles E3365 29
Circuits en couches minces. MCM et techniques connexes E3366 35
Packaging des circuits intégrés E3400 41
Procédés de packaging et d'interconnexion de composants électroniques E3401 47
Packaging plastique E3405 55
2– Conception de cartes électroniques Réf. Internet page
Cartes à puces. Technologie et cybersécurité E3440 61
Simulation des circuits analogiques et mixtes E3450 67
Intégrité de signal et compatibilité électromagnétique (CEM) des cartes électroniques E3455 73
Conception de cartes électroniques pour équipements spatiaux E3572 81
Conception des cartes pour ordinateurs. Partie 1 E3585 87
Dissipation thermique dans les systèmes électroniques E3952 95
Méthode d'analyse des cartes électroniques soumises à des vibrations E3954 99

environnementales
VII
1
1– Technologies des cartes électroniques Réf. Internet page
Conception et fabrication des circuits imprimés rigides E3342 11
Circuits imprimés souples. Conception E3915 17
Circuits imprimés souples. Fabrication E3920 19
Circuits hybrides. Conception E3925 21
Circuits hybrides. Fabrication E3927 25
Circuits en couches minces. Couches minces traditionnelles E3365 29
Circuits en couches minces. MCM et techniques connexes E3366 35
Packaging des circuits intégrés E3400 41
Procédés de packaging et d'interconnexion de composants électroniques E3401 47
Packaging plastique E3405 55
2– Conception de cartes électroniques
9
1
10
Référence Internet
E3342
Conception et fabrication
des circuits imprimés rigides
par Eric CADALEN
1
Ingénieur en science des matériaux
1. Présentation générale .......................................................................... E 3 342v2 - 2

1.1 Aperçu de la technologie des circuits imprimés .................................... — 2
1.2 Méthodologie de conception ................................................................... — 3
2. Données d’entrée de la conception ................................................. — 3
2.1 Critères de performance........................................................................... — 3
2.2 Composants et technologies d’assemblage ........................................... — 5
3. Paramètres de la conception ............................................................. — 6
3.1 Éléments du tracé ..................................................................................... — 6
3.2 Dimensions des plages de cuivre (pistes, pastilles…) ........................... — 9
4. Matériaux et procédés de fabrication. Contrôles associés ....... — 11
4.1 Matériaux usuels....................................................................................... — 12
4.2 Matériaux bannis ...................................................................................... — 13
4.3 Empilage .................................................................................................... — 13
4.4 Mise en panneaux..................................................................................... — 14
4.5 Traçabilité .................................................................................................. — 14
4.6 Gravure et photolithographie .................................................................. — 14
4.7 Dépôts ........................................................................................................ — 15
4.8 Aspect ratio des trous métallisés............................................................. — 15
4.9 Contrôle du circuit imprimé fini............................................................... — 15
5. « Boîte à outil » et retours d’expérience pour améliorer
la mise en œuvre ................................................................................... — 17
5.1 Routage en courant continu..................................................................... — 17
5.2 Routage en courant variable .................................................................... — 17
5.3 Technologie Max Copper ......................................................................... — 17
5.4 Tear drop ................................................................................................... — 17
5.5 Oméga........................................................................................................ — 17
Parution : novembre 2013 - Dernière validation : septembre 2016
5.6 Liaison thermique ..................................................................................... — 18

5.7 Optimisation du chemin thermique ........................................................ — 18
5.8 Équilibrage du cuivre dans le circuit imprimé. Pastillage ..................... — 18
5.9 Microvias ................................................................................................... — 18
5.10 Finition des métallisations externes........................................................ — 19
5.11 Nature du cuivre de base ......................................................................... — 20
5.12 Diélectrique et empilement ...................................................................... — 20
5.13 Vernis épargne .......................................................................................... — 20
5.14 Via in pad ................................................................................................... — 20
5.15 Échange d’informations entre le concepteur et les industriels ............. — 20
5.16 Outils logiciels ........................................................................................... — 21
6. Évolutions................................................................................................ — 21
6.1 Matériaux................................................................................................... — 21
6.2 Procédés .................................................................................................... — 22
7. Conclusion............................................................................................... — 23
Pour en savoir plus .......................................................................................... Doc. E 3 342v2
Toute reproduction sans autorisation du Centre français d’exploitation du droit de copie

est strictement interdite. – © Editions T.I. E 3 342v2 – 1
11
E3342
CONCEPTION ET FABRICATION DES CIRCUITS IMPRIMÉS RIGIDES ___________________________________________________________________________
e concepteur de circuits imprimés aura la satisfaction d’obtenir de bons

L résultats, s’il tient compte des impératifs de fabrication, ce qui signifie qu’il
devra avoir une bonne connaissance des procédés, des différentes méthodes,
des équipements et, bien sûr, du personnel nécessaire à la construction du pro-
duit. La dérive peut être rapide, et l’on rencontre souvent le cas de circuits non
réalisables industriellement car leurs caractéristiques mécaniques sont en
dehors des limites du savoir-faire de la plupart des fabricants. Bien sûr, on trou-
1 vera la parade pour néanmoins obtenir le produit terminé, mais à quel prix ?
L’un des objectifs de ce document est de faire prendre conscience au concep-
teur des avantages qu’il peut apporter à sa société, s’il tient compte des
difficultés qu’aura un fabricant lors de la réalisation du circuit imprimé. Avant
de commencer tout travail, le concepteur doit se poser certaines questions
telles que :
– quelles sont les fonctions que le circuit imprimé devra remplir ?
– quels types de composants y seront implantés (traversants, composants
montés en surface, actifs, passifs, etc.) ?
– les lignes devront-elles avoir une impédance déterminée et tolérancée ?
– la technologie du futur circuit imprimé nécessitera-t-elle des blindages
par des lignes reliées à la masse, afin d’éviter les problèmes éventuels de
diaphonie ?
– la vitesse de propagation des signaux est-elle imposée, ainsi que les
pertes diélectriques ?
– quelle sera la quantité de circuits à réaliser ?
– où seront fabriqués les produits ? Quel est le niveau de « savoir-faire » du
manufacturier ?
Déjà, à partir des réponses fournies, on verra apparaître des éléments qui
détermineront, plus tard, la construction du circuit, tels que :
– le matériau de base ;
– le format détouré du circuit imprimé ;
– la grille de perçage ;
– le diamètre des trous des composants et des vias (sans composants).
C’est à partir du composant que l’on doit implanter sur le circuit que l’on va
concevoir progressivement le produit, car déjà le diamètre du trou est imposé
au concepteur [composant traditionnel ou composant monté en surface
(CMS)], puis celui de la pastille qui va recevoir ce trou, ce qui déterminera la
largeur des pistes, leur espacement et leur nombre possible à placer entre
deux pastilles. Cette technique de circuits imprimés rigides bénéficie de plus
de 70 ans d’expérience et ce document permet d’orienter le concepteur sur les
règles de base en permettant de définir un dessin en connaissance de cause.
1. Présentation générale sants qu’il supporte. Le support isolant résulte de l’association

d’une résine et de charges ce qui permet de réaliser le stratifié
(ensemble de couches empilées et orientées suivant un ordre de
drapage et rendues solidaires par l’opération de polymérisation).
1.1 Aperçu de la technologie des circuits Le stratifié est ensuite recouvert d’une fine pellicule de cuivre
imprimés (< 70 µm) fortement collée sur le support. Le traitement consiste à
supprimer le cuivre par attaque chimique là où il n’y pas de liaison
Rappelons en préambule que le circuit imprimé est au départ un à assurer et à le laisser là où, au contraire, on veut former les pis-
produit européen inventé par le Dr P. Eisler. Depuis le premier tes reliant les composants.
circuit fabriqué en Grande-Bretagne en 1942, le circuit imprimé Le stratifié peut alors être percé d’une pastille de cuivre côté
représente approximativement en Europe une industrie employant recto vers une autre pastille de cuivre côté verso. Ces pastilles
près de 50 000 personnes travaillant dans 1 000 entreprises dont seront ultérieurement connectées par un dépôt de cuivre recou-
400 ateliers de fabrication [1]. L’Europe représente, en 2012, 5 % de vrant le fût du trou débouchant et les pastilles.
la production mondiale de « cartes électroniques » dont la techni-
Ce stratifié peut constituer un « double face » ou bien être une
que s’est uniformisée et répond aujourd’hui à des standards mon-
couche interne d’un « multicouche ». Pour réaliser un multicouche,
diaux au niveau industriel.
le préimprégné (association de fibres et de résines dans un état de
Le circuit imprimé est un support isolant sur lequel des pistes de prépolymérisation – stade « B » – adapté à la mise en œuvre) est
cuivre réalisent la quasi-totalité des connexions entre les compo- disposé entre chaque feuille de stratifié. Le cuivre préalablement

E 3 342v2 – 2 est strictement interdite. – © Editions T.I.
12
E3342
____________________________________________________________________________ CONCEPTION ET FABRICATION DES CIRCUITS IMPRIMÉS RIGIDES
préparé permettra l’accroche du préimprégné après empilement et

pressage de l’ensemble des couches sous haute pression et tem-
pérature. Ce multicouche pourra alors être percé sur toute son Contraintes de
épaisseur. Le fût du trou débouchant sera alors cuivré à son tour fabrication
pour relier, par exemple, les pistes internes aux pistes externes via
les pastilles.
Des couches à haute densité peuvent être ajoutées de part et
1
d’autre du multicouche. L’utilisation de microvias permet alors de Données Paramètres de Données
densifier, en surface, les « intraconnections » du circuit imprimé et d’entrée de la conception de sortie de la
conception du PCB rigide conception
donc les interconnections des composants en surface. Le trou
débouchant du multicouche peut être « enterré » ou traverser
l’ensemble de la structure.
Boîte à outils :
retour
1.2 Méthodologie de conception d’expérience
L’aptitude d’un circuit imprimé à être fabriqué dans des condi-

tions industrielles dépend principalement de la manière dont il a Figure 1 – Logigramme générique de conception de circuits imprimés
été conçu. Le coût de sa réalisation, les rendements, la qualité du
produit terminé sont proportionnels à la qualité de la conception
du dessin.
Le point de départ de la conception du circuit imprimé est la
schématique électrique fonctionnelle du produit. Sur cette base, il 2. Données d’entrée
faudra délimiter une liste des interconnexions (ou net list) entre
chaque entrée /sortie des composants relative au circuit imprimé.
de la conception
Cette liste préfigure les pistes à réaliser sur le circuit imprimé.
De plus, la conception du circuit imprimé doit prendre en
compte la liste des composants à assembler ou BOM (Bill Of
2.1 Critères de performance
Materials) ; cette liste va rapidement fixer :
Les performances ou spécifications vont être en interaction avec
– la position et le mode d’implantation ou « interconnection » les procédés de fabrication du circuit imprimé et vont être à consi-
donc le type de « package ». En ce qui concerne les technologies dérer avec les données d’entrée.
de boîtiers, le lecteur pourra se référer aux articles [E3400] et
L’application va généralement rapidement dégager trois niveaux
[E3405]. En plus ou en remplacement des traditionnels compo-
d’exigence de fabrication directement en rapport avec les règles de
sants traversants soudés à la vague, on retrouvera par exemple
conception :
des composants dits CMS (ou Composants Montés en Surface) sur
une ou deux surfaces fixés par brasure ou bien des CIF (Compo- – circuit imprimé standard mettant en œuvre les procédés
sants Insérés en Force) dits press fit dans les trous traversants du classiques ;
circuit imprimé ; – circuit imprimé avancé mettant en œuvre des contrôles qualité
– la taille du composant, l’espace entre entrées et sorties ainsi additionnels ;
que leurs tailles et positions (périphériques ou surfaciques pour un – circuits imprimés prototypes en limite de « capabilité » néces-
boîtier à billes par exemple) ; sitant une revue, d’où une hausse des temps de fabrication et une
– les fonctions et caractéristiques attachées à chaque entrée ou baisse des rendements à prévoir.
sortie. Une sortie de masse répétée plusieurs fois sur un compo- À partir des critères de performance, l’objectif est de rendre
sant n’aura pas la même criticité qu’une entrée ou sortie de signal compatibles les paramètres clefs des procédés de fabrication, et
unique par exemple. notamment les plus critiques :
La BOM est alors extraite de la librairie de composants de l’outil – largeur minimale de piste, fixée par les performances électri-
CAO de design et se superpose à la schématique électrique fonc- ques requises ;
tionnelle du produit. – espacement minimal entre pistes, fixé par les performances
Après avoir réuni ces éléments (net list + BOM + schématique), électriques requises ;
la conception du circuit imprimé peut débuter par une revue pour – différence minimale entre diamètre pastille et diamètre de trou
appréhender et alerter sur les difficultés qui seront rencontrées en non métallisé ou métallisé ;
fonction du besoin. – tolérances de superposition d’une face à l’autre ;
– largeur radiale minimale des trous ;
Sur la base de ces données d’entrée et à partir des réponses – tolérance de position des pastilles sur la grille.
fournies, on verra apparaître des éléments qui détermineront, plus
tard, la construction du circuit, donc les données de sortie de
l’étape de conception tels que : le matériau de base, le format 2.1.1 Niveau de résistance environnementale
détouré du circuit imprimé, le diamètre des trous des composants,
des vias … Le niveau de fiabilité requis est fixé par l’application envisagée
et va varier suivant le niveau d’intégration du circuit imprimé, les
La conception du circuit imprimé ne justifierait pas cet article choix technologiques et industriels retenus. Même si des logiciels
sans l’apport d’outils ou retours d’expérience permettant de mini- performants de simulation permettent de prédire le comportement
miser les contraintes inhérentes au procédé de fabrication mais en vieillissement du circuit imprimé, des tests environnementaux
aussi à l’application ! Ceci peut se résumer dans le « logigramme » sur le système sont nécessaires pour valider leur influence sur le
de la figure 1. circuit imprimé.
Exemple : l’épaisseur de cuivre dans le fût d’un trou débouchant doit Ce retour d’expérience a permis d’établir un lien entre les perfor-
être épaissie typiquement au-dessus de 25 µm pour supporter les mances du système et les caractéristiques du circuit imprimé.
contraintes environnementales et assurer la fiabilité du circuit Le niveau de fiabilité requis et les performances exigées condui-
imprimé. sent à trois classes de circuits imprimés (définies par la série de

13
E3342
CONCEPTION ET FABRICATION DES CIRCUITS IMPRIMÉS RIGIDES ___________________________________________________________________________
normes IPC-6010) utilisées aussi pour normaliser l’acceptabilité riau isolant doit être diminuée pour réduire les effets de couplage
des circuits imprimés après fabrication (norme IPC A 600) entre interconnections métalliques. Même si le support retenu est
• Classe 1 : produits électroniques d’usage général générale- généralement à base de matériau en téflon, le support « idéal »
ment qualifié d’application grand public nécessitant essentiel- serait alors l’air ou de façon plus réaliste des substrats suffisam-
lement de garantir la fonctionnalité électrique… sans prendre ment rigides contenant de l’air (structure alvéolaire) ayant une per-
en compte un vieillissement en cas d’utilisation en conditions mittivité diélectrique voisine de 1. L’angle de pertes représentant
extrêmes ! les pertes diélectriques (ou tan δ) doit aussi être réduit. En effet à
très haute fréquence, aux pertes par effet Joule dans les conduc-
1
• Classe 2 : produits électroniques spécifiques à usage dédié où teurs s’ajoutent les pertes diélectriques dans l’isolant.
la durée de vie doit être évaluée et pendant laquelle les pan-
nes « équipement » ne sont pas souhaitées même si elles ne
sont pas critiques. 2.1.3 Performances thermiques
• Classe 3 : produits électroniques à haute performance Les performances thermiques peuvent être vues sous trois
(exemple : électronique embarquée en aéronautique ou angles différents lors des phases de conception.
même implantée en médical) pour lesquels la durée de vie
doit être caractérisée dans l’environnement et où aucune ■ Performances thermiques nécessaires en phase d’utilisation
panne ne peut être tolérée. « standard » (typiquement moins de 2,5 W à dissiper), basées sur
la conduction du cuivre, fortement conducteur en regard du diélec-
trique associé. La conductivité thermique du cuivre est trois fois
2.1.2 Performances électriques supérieure à celle de la plupart des diélectriques. Le cuivre et
Pour une vue détaillée des performances électriques, le lecteur notamment les pistes sont donc des « autoroutes » pour dissiper
pourra se référer à l’article [E3450] sur la simulation des circuits les calories. Par opposition, le diélectrique est un excellent frein
analogiques et mixtes. Les performances électriques sont fonction thermique pour éviter la dissipation. La performance thermique
de l’application et nécessitent quelques précautions qui se classent peut être couplée à la fonction électrique : l’augmentation du nom-
typiquement suivant trois types de routage. bre de pistes et de la longueur de pistes permet d’améliorer la dis-
sipation. Le concepteur sera tenté d’augmenter l’épaisseur mais
■ Routage en courant continu : c’est la tension admissible qui va cette dernière devra prendre en compte les limites de gravure pour
fixer l’espacement entre conducteurs lors de la conception. De une bonne définition des pistes. La dissipation thermique peut
même, l’intensité admissible va permettre de fixer la section des aussi être réalisée sans fonction électrique par ajout de pistes aux
pistes et, en pratique, essentiellement leur largeur pour des épais- pastilles. Ces pistes n’ont pas d’autre fonction que de dissiper la
seurs prédéfinies. chaleur ou, en plus, être reliées entre elles et former une référence
de masse. La dissipation peut être optimisée par la notion de che-
■ Routage en courant variable ou HF : chaque piste active pré- min thermique notamment par des vias thermiques isolés électri-
sente par rapport à une piste ou plan de référence une inductance quement pour éviter les courts circuits entre différents niveaux.
et une capacitance. La ligne de transmission formée nécessite, Une dissipation efficace sera obtenue par :
pour transmettre une puissance maximale, de s’approcher de la
partie réelle de l’impédance caractéristique assimilable à une résis- – un pad exposé du composant avec une surface maximisée
tance pure en négligeant les inductances, capacitances et conduc- directement connectée au pad thermique du PCB tel que sur le
tances parallèles, ce qui ne peut jamais être le cas. composant HVQFN ; H signifiant « optimisé thermiquement » dans
la dénomination standard de boîtiers (voir figure 2), (décrit en
Par conséquent, les paramètres influant sur l’impédance et donc détail dans l’article [E3405]) ;
l’adaptation d’impédance dans un circuit imprimé en HF sont prin-
– un ou des vias thermiques connectés directement au plan de
cipalement, outre la permittivité du matériau :
masse électrique ;
– l’épaisseur des diélectriques : lorsque la distance du plan de – une continuité du cuivre pour bénéficier de la conduction ther-
masse à la piste logique augmente, l’impédance augmente ; mique du cuivre.
– les dimensions de la piste : lorsque l’épaisseur ou la largeur de
la piste diminuent, l’impédance augmente. Il faut toutefois noter ■ Performances thermiques nécessaires en phase d’utilisation
que l’influence de la largeur de piste est nettement prépondérante pour des applications de puissance nécessitant typiquement plus
sur celle de l’épaisseur, influente uniquement dans des conditions de 2,5 W où la conduction ne suffit plus à dissiper les calories : les
particulières. autres modes de dissipation : par convection, convection forcée et
À fréquence élevée et pour des impulsions rapides, ces condi- éventuellement radiation, doivent être envisagés. Cependant le
tions d’adaptation deviennent primordiales et nécessitent la défini-
tion de lignes à impédance contrôlée en fonction de l’application :
telles que :
– les lignes différentielles (USB, PCIe, SATA, HDMI, Ethernet) ;
– les lignes asymétriques rapides (Mémoires SDRAM ou DDR ;
– les lignes débouchant sur un coaxial (Reprises d’antennes pour
modules GSM, GPS, WiFi, ZigBee).
■ Routage en radiofréquences (RF) jusqu’aux fréquences large-
ment supérieures au gigahertz ou « hyperfréquences », ce routage
nécessite d’optimiser non seulement les géométries des pistes
mais aussi les matériaux utilisés. Sans faire de cours d’électroni-
que, rappelons que la piste comporte des inductances L et capaci-
tés C parasites qui sont des impédances complexes comportant
une partie réelle ou résistance propre. L’optimisation consiste à
ajuster les géométries pour que la résistance propre de L et C des
lignes conduise à une adaptation d’impédance. Il faut aussi optimi-
ser les performances diélectriques du matériau qui deviennent pré-
dominantes dans la mesure où la vitesse de propagation en
dépend directement. La permittivité diélectrique relative du maté- Figure 2 – Composant HVQFN vu en 3D

E 3 342v2 – 4 est strictement interdite. – © Editions T.I.
14
E3342
____________________________________________________________________________ CONCEPTION ET FABRICATION DES CIRCUITS IMPRIMÉS RIGIDES
plus difficile consiste à identifier la ou les zones où la conduction superficielle de la brasure en fusion (d’un côté du composant)
ne suffit plus. Ceci peut se réaliser en première approximation par l’emportent sur l’énergie de surface de la crème à braser non refu-
la notion de résistance thermique de jonction décrite dans les arti- sionnée (de l’autre côté du composant). La conception des pistes
cles [E3400] et [E3405] traitant de packaging de boîtiers dans les de ce type de composant doit prendre en compte, en premier lieu
systèmes électroniques. Cette résistance thermique est fournie par une symétrie des pistes sur le critère « thermique » pour éviter des
les fabricants de composants, même si, pour ce type d’application, effets catastrophiques !
une modélisation thermique est fortement recommandée. En effet,
ces valeurs de résistance thermique de jonction sont fortement
modifiées par le dessin du circuit imprimé dont les caractéristiques
minimales doivent être fournies :
– épaisseur de cuivre ;
2.2 Composants et technologies
d’assemblage 1
– diélectrique utilisé ; Le circuit imprimé est rarement utilisé « nu » mais conçu pour
– superficie des pads d’entrée/sortie. être équipé (de composants, boîtiers, connecteurs…) puis intégré
dans un produit, ce qui implique la prise en compte de ces élé-
■ Caractéristiques (en non plus performances) thermiques à pren- ments en phase de conception. On peut dégager plusieurs gam-
dre en compte pour les phases d’assemblage avec des procédés, mes de composants qui peuvent être classées par ordre
généralement brasure, qui peuvent être perturbés comme la refu- chronologique en prenant par exemple l’évolution des composants
sion en phase vapeur ou même la refusion en four à passages : le pour le marché de la téléphonie mobile (figure 3).
phénomène de tombstoning ou pierre tombale rencontré sur les On peut aussi les classer en fonction du type de technologie
très petits composants de type 0201 (soit des côtés de 2 par comme suit.
1 centième d’inch ; 500 × 250 µm2) illustre l’importance croissante
des aspects thermiques : le composant avec deux connexions sur ■ La technologie des composants traversants nécessitant un trou
le côté est relié, par un « ménisque » de brasure, à deux pistes qui débouchant avec l’exemple du boîtier DIP (Dual In line Package)
transfèrent les calories nécessaires à la fusion de brasure d’inter- qui fait office de « référence » en regard de la taille des premiers
connexion du composant. Lors de la refusion, le composant se terminaux téléphoniques ! et montre clairement la tendance à la
redresse (en pierre tombale) ; en effet, les forces liées à la tension miniaturisation se répercutant sur les circuits imprimés.
1985 1995 2000 2005 2009
DIP QFP BGA CSP SIP
Figure 3 – Évolution des composants utilisés dans le marché de la téléphonie mobile

15
1
16
E3915
Circuits imprimés souples

Conception
par Marnix BOTTE
1
Docteur en sciences appliquées
Business Unit Manager Circuits imprimés à Alcatel Bell (Belgique)
et Gilbert GRYMONPREZ
Docteur en sciences
Expert Circuits imprimés à Alcatel Bell (Belgique)
1. Matériaux ................................................................................................... E 3 915 - 2

1.1 Circuits souples............................................................................................ — 2
1.2 Circuits souples-rigides............................................................................... — 2
2. Applications .............................................................................................. — 2
2.1 Applications dynamiques ........................................................................... — 2
2.2 Applications statiques ................................................................................. — 2
2.3 Aspects économiques ................................................................................. — 2
3. Paramètres de conception .................................................................... — 2
3.1 Empilage....................................................................................................... — 3
3.2 Choix des matériaux de base ..................................................................... — 3
3.2.1 Nature des matériaux de base........................................................... — 3
3.2.2 Épaisseur du matériau ....................................................................... — 3
3.3 Contour......................................................................................................... — 4
3.4 Circuit............................................................................................................ — 5
3.4.1 Trous .................................................................................................... — 5
3.4.2 Pastilles................................................................................................ — 5
3.4.3 Pistes.................................................................................................... — 5
3.4.4 Coverlay ............................................................................................... — 6
3.4.5 Renforts ............................................................................................... — 6
3.5 Remarques générales.................................................................................. — 6
Références bibliographiques ......................................................................... — 7
e circuit imprimé est un moyen d’interconnexion qui sert de support aux

L composants électroniques et relie les pattes de ces composants.
En général, les pistes conductrices d’un circuit imprimé sont portées par un
matériau rigide (cf. article spécifique [1]), composé de tissus de verre enrobés
de résine thermodurcissable. Si cette matière est remplacée par un film flexible,
on parle d’un circuit souple. Si le circuit imprimé contient des zones rigides tandis
que d’autres parties sont flexibles, il s’agit d’un circuit souple-rigide.
Le présent article traite des domaines d’application et des aspects spécifiques
de la conception des circuits souples et des circuits souples-rigides. Leur matériau
de base est constitué partiellement ou entièrement d’un matériau souple pour
assurer une connexion entre des parties mouvantes du système. Le matériau
souple est choisi à cause de son épaisseur ou de son poids réduit, ou pour faciliter
le montage du circuit dans une boîte étroite ou complexe.
Parution : septembre 1995
Toute reproduction sans autorisation du Centre français d’exploitation du droit de copie est strictement interdite.
© Techniques de l’Ingénieur, traité Électronique E 3 915 − 1
17
E3915
CIRCUITS IMPRIMÉS SOUPLES ___________________________________________________________________________________________________________
1. Matériaux Le circuit souple est une solution intéressante à cause de son

épaisseur et de son poids réduits. Un circuit double face sur un sup-
port de polyimide peut être réalisé avec une épaisseur totale de
1.1 Circuits souples 210 µm, y compris le cuivre des pistes et le coverlay. La masse sur-
facique typique pour un tel circuit est de 2 g/dm2 environ. Pour
comparaison, un circuit rigide en FR-4 (tissu de verre imprégné
Dans le domaine des circuits souples, il existe un grand nombre
d’époxy), ayant une épaisseur de 1,6 mm, a une masse surfacique
de matériaux différents, comme les polyesters, les polyimides et les
d’environ 30 g/dm2.
1
polymères fluorés. Ces matériaux se distinguent par leur coût, leur
comportement thermique, leur stabilité dimensionnelle, leur Les composants insérés ainsi que les composants montés en
résistance à la déchirure, leur souplesse, leurs caractéristiques élec- surface peuvent être implantés sur les circuits souples. Le montage
triques et leur comportement dans un environnement humide. Ces de puces utilisant des techniques d’interconnexion comme la micro-
caractéristiques sont déterminées par les trois éléments constituants soudure à fil ou le transfert automatique sur ruban est également
des matériaux de base, c’est-à-dire : applicable. Tout dépend du choix des matériaux. Le polyimide
— le support diélectrique (polyester, polyimide, Téflon ) ; répond à toutes les exigences des méthodes d’assemblage
— la couche conductrice (type de cuivre : galvanique, cuivre de mentionnées. Le polyester, par contre, ne résiste pas aux tempéra-
haute ductilité) ; tures normales de soudage. Pourtant, le polyester est très attrayant
— la couche adhésive (adhésif acrylique ou à base d’époxydes). en raison de son faible prix. Les films de cette nature sont souvent
utilisés pour les claviers d’instruments de mesure ou d’ordinateurs.
Les caractéristiques de ces matériaux sont amplement décrites Le circuit est alors réalisé en couche épaisse avec de l’argent comme
dans les spécifications correspondantes [2]. élément conducteur.
Sur les circuits imprimés rigides, les pistes sont souvent Pour la suite, nous retiendrons plutôt l’utilisation du polyimide,
recouvertes d’un vernis épargne qui sert de masque anti-soudure bien que la plupart des aspects de la conception soient tout aussi
et de couche isolante et protectrice contre la corrosion et l’endom- bien applicables aux autres matériaux souples.
magement. Pour résister aux déformations que subissent les circuits
souples, les vernis épargnes classiques sont souvent remplacés par
un film diélectrique, le coverlay, qui est laminé sur la surface des
circuits. Réalisé avec la même matière que le support, ce film est 2.3 Aspects économiques
recouvert d’une couche adhésive.
Quand on fait la comparaison entre un circuit rigide en FR-4 d’une
part et le même circuit sur un support souple en polyimide d’autre
part, le coût du circuit souple est beaucoup plus élevé (2 à 3 fois)
1.2 Circuits souples-rigides que celui du circuit rigide pour les raisons suivantes :
— le prix du matériau de base en polyimide est environ 3 fois le
Pour la couche souple d’un souple-rigide, on utilise en général un
prix de l’FR-4 ;
support en polyimide. Cette couche peut être incorporée dans une
— en général, le panneau de fabrication est beaucoup plus petit
structure multicouche en combinaison avec de l’époxy (FR-4) ou du
pour la fabrication de circuits souples que pour les circuits rigides
polyimide renforcé de tissu de verre. Dans cette structure, l’inter- à cause des problèmes de stabilité dimensionnelle et de
connexion entre les différentes couches (souples ou rigides) est réa- manipulation ;
lisée par des trous métallisés. — enfin, quelques opérations spécifiques augmentent le coût du
Quand il s’agit d’un circuit souple rigidifié (sans pistes sur les circuit souple : l’utilisation du coverlay au lieu d’un vernis épargne
parties rigides), différentes combinaisons de matériaux sont le traitement au plasma.
possibles.
L’utilisation de circuits souples (ou souples-rigides) se justifie par
son influence bénéfique sur le coût de montage ou la conception
de la boîte, par l’élimination de connecteurs ou par l’augmentation
de la valeur commerciale du produit à cause de son poids ou de
2. Applications son volume réduits. Le fait que le circuit souple peut être combiné
avec des techniques d’assemblage comme la microsoudure à fil rend
cette technologie très attrayante pour résoudre les problèmes
2.1 Applications dynamiques d’interconnexion miniaturisée. L’évolution technique va dans cette
direction.
Le domaine d’utilisation le plus évident des circuits souples ou
souples-rigides est celui où une déformation fréquente du circuit est
exigée. Un circuit souple bien conçu peut être plié des centaines de
milliers de fois sans dégradation, si la courbure ne dépasse pas les
limites définies lors de la conception du circuit.
3. Paramètres de conception
La méthodologie de la conception, les démarches à suivre et les
paramètres de la conception [1] sont valables tant pour les circuits
2.2 Applications statiques rigides que pour les circuits souples ou souples-rigides.
Même si la déformation fréquente du circuit n’est pas nécessaire, La conception des circuits souples ou souples-rigides, comparable
le circuit souple peut être utilisé pour faciliter l’assemblage du circuit à la conception d’un circuit rigide, est réalisée à l’aide des mêmes
dans des espaces étroits ou complexes. Le montage des composants moyens CAO (conception assistée par ordinateur) que pour les
se fait sur un substrat plat qui peut être plié pour l’assemblage dans circuits rigides.
la boîte. Des programmes destinés à la conception des pièces mécaniques
En utilisant un circuit souple ou souple-rigide bien conçu, on peut peuvent être intéressants pour la conception du contour en
éliminer des connecteurs, ce qui représente un gain de place présentant une vue tridimensionnelle du circuit monté. La
considérable et garantit une interconnexion fiable, même dans les conception du panneau de fabrication et la préparation du travail
conditions de vibrations les plus sévères. utilisent les mêmes moyens CAO pour les circuits souples (ou
souples-rigides) que pour les circuits rigides.
E 3 915 − 2 © Techniques de l’Ingénieur, traité Électronique
18
E3920
Circuits imprimés souples

Fabrication
par Marnix BOTTE
1
Docteur en sciences appliquées
Business Unit Manager Circuits imprimés à Alcatel Bell (Belgique)
et Gilbert GRYMONPREZ
Docteur en sciences
Expert Circuits imprimés à Alcatel Bell (Belgique)
1. Généralités................................................................................................. E 3 920 - 2
1.1 Vérification de la conception ...................................................................... — 2
1.2 Conception du panneau de fabrication...................................................... — 2
1.3 Prototypes .................................................................................................... — 2
2. Procédés de fabrication ......................................................................... — 2
2.1 Circuit souple simple face........................................................................... — 2
2.1.1 Préparation du circuit ......................................................................... — 2
2.1.2 Coverlay ............................................................................................... — 3
2.1.3 Laminage du coverlay et finition du circuit ...................................... — 3
2.2 Circuit souple double face .......................................................................... — 4
2.2.1 Préparation du circuit ......................................................................... — 4
2.2.2 Préparation du coverlay ..................................................................... — 4
2.2.3 Laminage du coverlay et finition du circuit ...................................... — 4
2.3 Circuit souple multicouche ......................................................................... — 4
2.3.1 Réalisation du circuit interne ............................................................. — 5
2.3.2 Préparation de la couche adhésive et du cuivre de la couche externe — 5
2.3.3 Stratification de la structure multicouche ........................................ — 5
2.3.4 Réalisation du circuit externe ............................................................ — 5
2.3.5 Application du coverlay et finition du circuit ................................... — 5
2.4 Adjonction de renforts ................................................................................ — 5
2.5 Circuit souple-rigide .................................................................................... — 5
2.5.1 Préparation du circuit souple............................................................. — 5
2.5.2 Préparation des structures multicouches rigides ............................ — 6
2.5.3 Préparation de la couche adhésive ................................................... — 7
2.5.4 Stratification du souple-rigide ........................................................... — 7
2.5.5 Réalisation du circuit externe ............................................................ — 7
3. Équipement et outillage......................................................................... — 8
Pour en savoir plus........................................................................................... Doc. E 3 920
e procédé de fabrication des circuits imprimés souples est tout à fait

L comparable à la méthode de fabrication des circuits rigides. Les méthodes
de forage des trous, le transfert de l’image, la métallisation, la gravure et la finition
du circuit sont en principe les mêmes pour les circuits souples et pour les circuits
rigides. La différence entre les deux procédés concerne les trois points suivants :
— la méthode de nettoyage des trous avant la métallisation (pour les circuits
multicouches et les souples-rigides) ;
— la maîtrise du comportement dimensionnel des matériaux souples ;
Parution : septembre 1995
— la manipulation délicate des matériaux minces et fragiles.

Le présent article décrit la fabrication des circuits imprimés souples avec du
polyimide comme matériau de base.
19
E3920
CIRCUITS IMPRIMÉS SOUPLES ___________________________________________________________________________________________________________
1. Généralités 2. Procédés de fabrication

1.1 Vérification de la conception Le procédé de fabrication proprement dit dépend du type de circuit
à réaliser. Les paragraphes suivants traitent des méthodes pour les
Comme nous l’avons déjà décrit dans l’article précédent : Circuits circuits souples simple face, double face, multicouches, rigidifiés et
imprimés souples. Conception [E 3 915], des règles particulières de souples-rigides.
1
conception doivent être respectées pour pouvoir obtenir un circuit
aux caractéristiques requises. Avant de commencer la fabrication
proprement dite, il est nécessaire de vérifier la conformité du circuit
aux normes de conception. Cette vérification concerne entre autres 2.1 Circuit souple simple face
les points suivants :
— la construction du circuit et le choix des matériaux, notamment
l’épaisseur du circuit par rapport aux caractéristiques de flexibilité Le procédé de fabrication des circuits souples simple face
requises et l’épaisseur des couches adhésives en fonction de comprend trois phases principales :
l’épaisseur de la couche de cuivre ; — préparation du circuit ;
— la densité du circuit : la dimension et la tolérance des traces — préparation du coverlay ;
et des pastilles ; — laminage du coverlay et finition du circuit.
— la conception du coverlay ;
— la conception de la zone de pli ;
— le contour. 2.1.1 Préparation du circuit
La spécification du circuit et tous les aspects mentionnés doivent
être connus avant de juger de la possibilité de réaliser le circuit dans 2.1.1.1 Préparation du panneau de fabrication
des conditions optimales. La nature du matériau de base et son épaisseur sont normalement
fixées par le concepteur. Le fabricant peut souvent choisir le four-
nisseur et le type de matériau, dont dépend le coût. En général, les
1.2 Conception du panneau de fabrication matériaux les plus coûteux ont une stabilité dimensionnelle
supérieure. De plus, leurs changements de dimension sont mieux
Après la vérification et la modification éventuelle de la conception prévisibles. Souvent, les matériaux fournis en rouleau ont des
(en collaboration avec son responsable), la deuxième tâche du caractéristiques de stabilité moins reproductibles, à cause des
fabricant est de concevoir le panneau de fabrication (il s’agit de tensions qui apparaissent lors du laminage du cuivre sur le film de
l’unité de fabrication contenant plusieurs circuits). La dimension du polyimide.
panneau dépend de la dimension du matériau de base, des machines Les panneaux sont coupés sur mesure avec un massicot
de fabrication et parfois des tolérances dimensionnelles imposées (coupe-papier électrique plus ou moins automatique) de bonne qua-
au circuit (comme dimensions courantes on a, par exemple, lité. Il est essentiel d’éviter les faux plis.
457 × 303 mm ou 607 × 457 mm). Aussi, dans les chaînes de pro-
duction en continu (au rouleau), une unité de fabrication peut-elle 2.1.1.2 Forage des trous du circuit
être définie comme un panneau.
Pour ce forage, une dizaine de panneaux sont empilés entre des
Le coût d’un circuit dépend dans une large mesure du nombre contreplaques en papier phénolique, en aluminium ou en fibre de
de circuits combinés dans un panneau. Le montage doit tenir compte bois recouvertes d’aluminium. Les paramètres de forage sont définis
des changements de dimension du matériau pendant la fabrication. de manière à ne pas provoquer la formation de bavures de cuivre
Les changements de dimension diffèrent pour les multiples orien- ou d’adhésif.
tations du matériau de base. La disposition (l’orientation) des circuits
sur le panneau est importante pour déterminer la correction à
appliquer aux différents outils de fabrication (les films, l’information 2.1.1.3 Nettoyage, ébavurage
pour le forage des trous du circuit et pour le forage des trous dans Après le forage, les panneaux sont nettoyés pour éliminer tout
le coverlay). Si des tolérances strictes sont imposées, la préférence débris de forage et obtenir une surface dégraissée et désoxydée
est souvent donnée à un alignement parallèle des circuits. avant de laminer le film photosensible. Le traitement peut se faire
Les parties du panneau comprises entre les circuits individuels de façon chimique, avec du persulfate de sodium, dans une machine
restent recouvertes de cuivre pour rendre le panneau plus facile à à transport automatique adapté au transfert des panneaux souples ;
manipuler jusqu’à la dernière phase de production (le découpage) souvent, avant l’introduction dans la machine, les feuilles souples
et pour minimiser les changements de dimension. Des repères sont sont collées avec une bande adhésive sur une plaque rigide qui sert
souvent incorporés dans cette zone, aux endroits où les trous de de guide pour traverser la machine.
référence seront forés au cours du processus de fabrication. Une autre façon de nettoyer la surface de cuivre est le ponçage
manuel.
Le nettoyage par brossage, souvent appliqué pour les circuits
1.3 Prototypes rigides, ne peut pas être utilisé sans risque de déformation ou
d’endommagement du matériau souple.
Le fabricant doit avoir une bonne connaissance du comportement
des matériaux de base pendant les différentes phases de la fabri- 2.1.1.4 Transfert image
cation. Les changements de dimension dépendent de l’épaisseur du
matériau utilisé, de la répartition du cuivre dans le circuit et dans Le film photosensible est appliqué sur la surface nettoyée. En
les zones situées entre les circuits individuels. Si des tolérances raison des difficultés de manipulation des panneaux souples, l’intro-
strictes sont imposées, il est recommandé de réaliser quelques production dans le laminoir se fait manuellement : les systèmes de
totypes avant de commencer la production en grande série. Il est transfert automatique souvent utilisés dans la fabrication des circuits
ainsi possible au fabricant de localiser les points critiques de la fabri- rigides ne peuvent pas être utilisés dans le cas présent.
cation et d’adapter les corrections aux outils de fabrication.
20
E3925
Circuits hybrides
Conception
par Augustin COELLO-VERA
1
Chef de Service Technologie Alcatel Espace
et Claude DREVON
Ingénieur à Alcatel Espace
1. Généralités................................................................................................. E 3 925 - 2
1.1 Critères de choix d’un circuit hybride ........................................................ — 2
1.2 Méthodologie et démarche de conception................................................ — 2
2. Conception de circuits hybrides à couches épaisses.................... — 3
2.1 Conducteurs ................................................................................................. — 3
2.2 Composants passifs intégrés : résistances et condensateurs ................. — 4
3. Conception de circuits hybrides à couches minces ...................... — 5
3.1 Conducteurs ................................................................................................. — 5
3.2 Composants passifs intégrés : résistances et condensateurs ................. — 6
4. Ajustage de résistances ......................................................................... — 7
4.1 Ajustage mécanique.................................................................................... — 7
4.2 Ajustage chimique....................................................................................... — 8
4.3 Ajustage par laser........................................................................................ — 8
5. Guide de conception thermique .......................................................... — 8
5.1 Spécificité des circuits hybrides ................................................................. — 8
5.2 Approche analytique ................................................................................... — 8
6. Conception assistée par ordinateur (CAO) ....................................... — 9
6.1 Choix de conception.................................................................................... — 9
6.2 Outils de conception.................................................................................... — 11
l est très difficile de donner une définition précise d’un circuit hybride. Il y a
I néanmoins quelques caractéristiques de base qui permettent aisément de les
identifier. Un circuit hybride est réalisé sur un substrat isolant, généralement en
céramique, sur lequel une fonction électrique complète est formée en utilisant
des composants actifs et passifs. Les composants actifs peuvent être en puces
nues ou encapsulés en boîtiers. Les composants passifs sont soit imprimés sur
le substrat céramique, soit en forme de chips. Dans tous les cas, le report des
composants se fait en surface.
Dans l’esprit de cette définition, les hybrides existent depuis la fin des
années 50.
Il y a deux familles de circuits hybrides :
— les hybrides à couches épaisses : dans cette famille, des encres
spécifiquement conçues sont appliquées sur un substrat, puis cuites dans un
four. L’application est normalement faite suivant la technique de la sérigraphie
qui, en utilisant un écran spécifique du circuit en question, évite des opérations
de masquage. Plusieurs couches (conductrices, résistives, diélectriques) peuvent
ainsi être réalisées séquentiellement. L’appellation couche épaisse vient du fait
que les films sont assez épais : de 10 à 50 µm d’épaisseur ;
Parution : mars 1995
21
E3925
CIRCUITS HYBRIDES ____________________________________________________________________________________________________________________
— les hybrides à couches minces : ce nom s’applique aux hybrides dont

les couches conductrices, résistives ou diélectriques sont réalisées par déposition
sous vide : évaporation ou pulvérisation cathodique. La définition des lignes fait
appel à des techniques de photolithographie : masquage avec des résines photo-
sensibles puis gravure. Les films ainsi obtenus sont minces : de 10 à 100 nm.
Les circuits n’ont qu’une seule couche conductrice, avec ou sans couche résistive
et/ou diélectrique.
1 La technologie des circuits hybrides a évolué assez rapidement depuis le début

de la décennie. L’axe principal d’évolution est celui d’une densité de connexions
de plus en plus grande, qui s’obtient soit en augmentant le nombre de couches
(spécialement dans la couche mince), soit en améliorant les techniques de
marquage et gravure. C’est ainsi qu’une nouvelle terminologie est apparue pour
ces circuits hybrides à grande densité d’interconnexions : le module
multipuce (MCM Multi Chip Module).
Il est important de décrire deux catégories de MCM qui sont l’évolution directe
des hybrides à couches épaisses et à couches minces :
— MCM-C : circuits hybrides à puces nues sur substrat céramique dont la
réalisation des couches fait appel à la sérigraphie ;
— MCM-D : circuits hybrides à puces nues sur substrat céramique ou
conducteur dont la réalisation des couches fait appel aux techniques de micro-
lithographie issues de la fabrication des semiconducteurs.
1. Généralités 1.2 Méthodologie et démarche

de conception
1.1 Critères de choix d’un circuit hybride La méthodologie de conception d’un circuit hybride comprend
idéalement dix étapes préliminaires à la fabrication. Ces étapes, avec
Le circuit hybride, traditionnellement, se place entre le circuit les paramètres à considérer à chaque fois, sont données dans le
intégré monolithique et la carte imprimée. Un circuit hybride est tableau 1. (0)
généralement choisi quand une fonction électronique doit être
miniaturisée et lorsque l’intégration monolithique n’est pas possible
techniquement ou économiquement. Dans le cas de hautes Tableau 1 – Conception d’un circuit hybride :
fréquences, les hybrides étaient le seul choix possible. Aujourd’hui paramètres de choix
ce n’est plus le cas car, d’un côté, l’intégration monolithique hyper-
fréquence est une réalité et, de l’autre côté, les substrats organiques Étapes de conception Paramètres
hyperfréquences commencent à devenir une alternative aux
hybrides à des fréquences de plus en plus élevées. 1. Besoins système Taille. Poids. Coût. Fiabilité.
Environnement. Signaux.
Le choix d’un circuit hybride par rapport à une solution carte Alimentation
imprimée ou à une solution monolithique nécessite à chaque fois
une analyse détaillée du rapport coût/performance. 2. Besoins circuit Entrées/sorties. Complexité.
Nombre. Configuration mécanique.
■ Par rapport aux cartes imprimées, les avantages sont : Configuration électrique.
Considérations thermiques
— de meilleures performances à fréquences élevées ;
— une plus grande densité, ce qui donne un poids et une taille 3. Maquette Testabilité. Vérification fonctionnelle.
réduits ; Restrictions de performance
— une meilleure fiabilité à long terme ; 4. Schéma électrique final Définition de composants.
— des possibilités d’ajustage précis des résistances ; Entrées/sorties. Limitations
— la possibilité d’utiliser des substrats à grande conductivité
thermique ; 5. Liste de composants Taille. Compatibilité/disponibilité
— un faible CTR (coefficient de température de résistances). et disponibilité de composants. Limitations du tracé
6. Définition des procédés Choix de technologies. Hiérarchie
■ Par rapport aux solutions monolithiques, les avantages sont : de fabrication de températures. Techniques
— la possibilité de mixer les technologies ; d’assemblage. Boîtier
— le faible coût de conception et de maquettage ;
7. Revue de conception Coût. Fabricabilité
— la rapidité de conception et de maquettage ;
— la possibilité d’ajustage de résistances ; 8. Tracé du substrat Taille. Entrées/sorties. Testabilité
— une meilleure dissipation thermique ;
9. Maquettage Validation procédés. Performance.
— une testabilité plus simple pour des systèmes complexes. Fabricabilité
10. Revue finale Coût. Fabricabilité. Performance.
de conception Intégration dans le système
22
E3925
___________________________________________________________________________________________________________________ CIRCUITS HYBRIDES
Le choix entre couche épaisse et couche mince peut suivre des Certaines combinaisons permettent d’optimiser les différents
règles simples. paramètres. Par exemple, les encres basées sur un mélange Au/Pt
sont utilisées en couche supérieure d’un circuit multicouche de
■ Couche mince manière à garder la compatibilité avec les encres Au des couches
La couche mince est le meilleur choix pour : internes. Cela permet l’utilisation de brasure en limitant les risques
— une fréquence de fonctionnement > 100 MHz ; dus aux composés intermétalliques.
— une densité de composants élevée (> 3 composants/mm2) ; La réalisation de structures multicouches ou de connexion en pont
— un faible bruit ;
1
nécessite l’emploi de matériaux diélectriques destinés à assurer
— une fiabilité élevée. l’isolation entre les différentes couches conductrices. La figure 1
présente ces deux possibilités. De par leur fonction, bien qu’isolantes
■ Couche épaisse
électriquement, les encres diélectriques doivent être présentées
La couche épaisse représente le meilleur choix pour : dans ce paragraphe.
— une fréquence de fonctionnement < 50 MHz ; Les encres diélectriques sont basées sur des verres dévitrifiables
— une densité de composants faible (< 2 composants/mm2) ; ou des verres chargés avec des poudres céramiques type BaTiO3 .
— un faible coût ; La composition de ce type d’encre doit tenir compte des propriétés
— de grandes séries. souhaitées du point de vue :
— électrique (permittivité faible de manière à maîtriser la
diaphonie) ;
— mécanique (coefficient de dilatation adapté au substrat et aux
2. Conception de circuits couches conductrices) ;
hybrides à couches — mais surtout rhéologique car, pendant la sérigraphie, le verre
doit couler suffisamment pour réduire les porosités mais ne pas
épaisses remplir les vias destinés aux liaisons électriques entre les différents
niveaux.
Quoique moins utilisés d’une manière courante, il existe d’autres
La conception d’un circuit hybride à couches épaisses ne peut être types d’encres conductrices sérigraphiables pour fabriquer des cir-
abordée sans que le besoin ait au préalable été défini correctement cuits hybrides à couches épaisses :
(§ 1.2), de manière à utiliser au mieux les différents procédés — les encres organométalliques [1][2] : pour les conducteurs,
disponibles. Un certain niveau de connaissances technologiques est elles sont constituées d’or à l’état atomique impliqué dans une molé-
nécessaire pour pouvoir réaliser un compromis entre : cule organique. En précipitant lors de la cuisson, la charge métallique
— les coûts de réalisation ; se transforme en métal. Bien qu’utilisant la sérigraphie et la cuisson
— les performances électriques et mécaniques ; haute température, ce système est plus proche des circuits couches
— la forme du composant utilisé : microboîtier, pastille active. minces car il nécessite ensuite une gravure pour obtenir le circuit.
L’avantage par rapport à un système d’encres « conventionnel »
Pour les circuits hybrides à couches épaisses, ce compromis per-
réside dans l’obtention d’une couche conductrice beaucoup plus
mettra d’en déduire un ensemble adapté au besoin pour :
dense, ce qui facilite le câblage ;
— le choix d’encres de sérigraphie compatibles entre elles et per- — les pâtes polymères sont des encres sérigraphiables à base de
mettant de réaliser les conducteurs, les résistances et éventuelle- liant thermodurcisseur. Les caractéristiques électriques et
ment le diélectrique pour des structures multicouches ; mécaniques sont obtenues après stabilisation à une température de
— le procédé de report (brasage, collage) et câblage (ultra- l’ordre de 150 oC. L’avantage principal réside au niveau du coût des
sonique...) ; matières premières mais la température maximale d’utilisation est
— le type d’encapsulation (hermétique, thermiquement dissi- limitée à 85 oC.
patif...).
2.1.2 Règles de conception

2.1 Conducteurs
Les règles de conception sont liées, d’une part, aux propriétés des
2.1.1 Matériaux conducteurs (tableau 2) et, d’autre part, au procédé de sérigraphie
qui imposent certaines contraintes.
Les encres conductrices pour sérigraphie sont constituées de La nécessité de miniaturisation entraîne la diminution de la lar-
métaux (Au, Ag, Pt, Pd, Cu) sous forme de particules sphériques de geur des pistes. Les limitations généralement admises sont :
l’ordre de 1 µm, de verres de frittage destinés à assurer la liaison — des lignes de 125 µm au pas de 250 µm pour des conducteurs
couche-substrat, de liant organique et d’un diluant. à base d’or : quelques manufacturiers [3] annoncent des largeurs de
Le liant organique permet de garder les matériaux actifs en 50 µm avec un pas de 100 µm mais cela nécessite des technologies
suspension. Le diluant donne à la pâte la viscosité nécessaire à la spécifiques à mettre en œuvre (encres photo-imageables, gravure
sérigraphie. complémentaire) ;
Le choix du matériau de base dépend de l’application visée : — des lignes de 250 µm au pas de 500 µm pour les autres types
d’encres (Ag, Pt, Pd...) : la largeur de la piste doit bien entendu être
— l’or pour une bonne définition des lignes, la possibilité de adaptée au besoin électrique en termes de densité de courant et de
câblage thermocompression à ultrasonique et le report possible de résistivité.
composants par brasure eutectique (Au/Si, Au/Ge...) ;
— le platine/argent ou palladium/argent pour une diminution des Quelques autres valeurs typiques sont énumérées ci-après :
coûts de matière première et lorsque les composants sont reportés — distance minimale bord du substrat-conducteur : 250 à 500 µm ;
par refusion de brasure à base d’étain, l’or nécessitant des brasures — zone de câblage standard : 250 × 250 µm ;
type In/Pb ; — zone de câblage réduite (1 fil) : 125 × 150 µm. (0)
— le cuivre pour des problèmes de conductivité : les procédés à Pour les circuits multicouches, les données généralement admi-
mettre en œuvre pour l’obtention du substrat étant plus délicats, ce ses sont de :
type d’encre n’est pas très utilisé.
• 40 à 50 µm pour l’épaisseur de la couche diélectrique,
• 200 µm pour le diamètre du via.
23
1
24
E3927
Circuits hybrides
Fabrication
par Augustin COELLO-VERA
1
Chef de Service Technologie Alcatel Espace
et Claude DREVON
Ingénieur à Alcatel Espace
1. Matériaux ................................................................................................... E 3 927 - 2

1.1 Substrats ...................................................................................................... — 2
1.2 Fabrication de substrats pour circuits hybrides à couches épaisses ...... — 2
1.2.1 Diagramme de fabrication ................................................................. — 2
1.2.2 Sérigraphie.......................................................................................... — 3
1.2.3 Séchage ............................................................................................... — 4
1.2.4 Cuisson ................................................................................................ — 4
1.2.5 Ajustage............................................................................................... — 5
1.3 Fabrication de substrats pour circuits hybrides à couches minces......... — 6
1.3.1 Diagramme de fabrication ................................................................. — 6
1.3.2 Grillage ................................................................................................ — 6
1.3.3 Dépôt sous vide .................................................................................. — 7
1.3.4 Masquage. Gravure ............................................................................ — 7
1.3.5 Couche résistive.................................................................................. — 7
2. Assemblage final de circuits imprimés hybrides............................ — 8
2.1 Composants utilisés dans les hybrides ..................................................... — 8
2.2 Report et câblage de composants.............................................................. — 9
2.2.1 Report .................................................................................................. — 9
2.2.2 Câblage................................................................................................ — 10
2.3 Encapsulation de circuits hybrides ............................................................ — 11
2.3.1 Encapsulation en boîtier étanche ...................................................... — 11
2.3.2 Enrobage ............................................................................................ — 11
3. Fiabilité ....................................................................................................... — 12
3.1 Considérations sur la fiabilité de circuits hybrides................................... — 12
3.2 Mécanismes de défaillance......................................................................... — 12
3.3 Tests de fiabilité ........................................................................................... — 12
4. Domaines d’application ......................................................................... — 13
a fabrication de circuits imprimés hybrides fait appel à des technologies

L très diverses, la plupart existant depuis de nombreuses années.
Si les principes sont relativement aisés à comprendre, leur mise en œuvre
pour une production industrielle nécessite de l’expérience.
Les différentes technologies décrites dans ce document peuvent être classées
en trois catégories correspondant à des métiers différents :
— la fabrication du substrat (barbotine, cofrittage...) qui reste du domaine du
céramiste ;
— la réalisation de pistes métallisées en couches minces ou couches épaisses ;
— le montage et câblage des composants actifs ou passifs.
Les choix techniques devront tenir compte des impératifs de fiabilité, de ther-
Parution : mars 1995
mique et de coût.
25
E3927
CIRCUITS HYBRIDES ____________________________________________________________________________________________________________________
1. Matériaux — propriétés mécaniques : résistance à la flexion, module d’élas-

ticité, dureté, résistance à la traction ;
— coefficient de dilatation ;
1.1 Substrats — conductivité thermique ;
— rigidité diélectrique ;
— permittivité ;
La fabrication des alumines pour les besoins des circuits hybrides,
— facteur de perte.
que ce soit pour la réalisation d’un substrat de base ou d’un substrat
1
multicouche, fait appel aux mêmes procédés. En fonction de l’utilisation, les pièces peuvent ensuite être
polies.
Le procédé commence par la formulation d’une barbotine
comprenant : Le tableau 1 présente quelques propriétés des principaux sub-
— la poudre d’alumine calcinée, la plus fine possible ; strats utilisés pour la réalisation de circuits imprimés hybrides
— les liants et plastifiants ; couches épaisses ou couches minces.
— les agents mouillants et dispersants ;
— des solvants.
Cette barbotine est broyée dans des broyeurs à galets de manière 1.2 Fabrication de substrats
à assurer l’homogénéité du mélange et sa calibration. pour circuits hybrides
La barbotine est ensuite mise dans des réservoirs sous pression à couches épaisses
pour l’alimentation des machines d’épandage ; elle est coulée sur
une bande en acier inoxydable ou en polyester. L’ensemble avance, 1.2.1 Diagramme de fabrication
en continu, dans un tunnel chauffé et ventilé. La calibration en
épaisseur est assurée par une raclette à réglage micrométrique. La Avant d’examiner chacune des opérations élémentaires per-
pression est maintenue constante de manière à obtenir une bande mettant d’arriver à la fabrication d’un substrat pour circuit hybride
homogène. En sortie du tunnel, la bande est enroulée sur des à couches épaisses, il est nécessaire de comprendre les diagrammes
bobines. de fabrication possibles.
Les paramètres essentiels sont : La figure 1 montre le diagramme associé à un circuit monocouche
— le choix de la formulation, en particulier au niveau des plasti- (un seul niveau conducteur) avec résistances. La figure 2 correspond
fiants et agents mouillants ; à un circuit multicouche (plusieurs niveaux de conducteurs).
— la compatibilité des solvants avec le support utilisé ;
Dans le cas d’un circuit monocouche avec résistances, il peut
— la précision mécanique de l’ensemble au niveau calibration en
être nécessaire de sérigraphier et sécher successivement plusieurs
épaisseur et vitesse de défilement ;
encres résistives, chacune d’elles correspondant à une valeur de
— l’efficacité et la régularité de la ventilation et du séchage.
résistance par carré comme défini dans l’article Conception des
La bande obtenue peut être découpée ou prédécoupée par circuits hybrides [E 3 925]. L’ensemble des encres résistives doit
poinçonnage. être cuit en même temps pour éviter les dérives de la valeur initiale
Les substrats sont ensuite cuits à une température comprise entre et du CTR (coefficient de variation de la résistance en température).
1 550 et 1 650 oC. La méthode de cuisson dépend principalement des Pour un circuit multicouche, plusieurs niveaux d’itération sont
équipements utilisés : four à chambre ou à défilement, cuisson plus nécessaires en sérigraphie. Le premier concerne la sérigraphie du
ou moins rapide. À cette température se produit le frittage des diélectrique entre les niveaux conducteurs. Afin de garantir une
oxydes, c’est-à-dire le soudage des grains les uns aux autres, prati- épaisseur suffisante et d’éviter les microtrous pouvant provoquer
quement sans apparition de phase liquide. La céramique est alors des courts-circuits, il est nécessaire de sérigraphier deux couches
considérée comme un solide polycristallin ayant atteint une densité de diélectrique croisées à 90o. L’ensemble de ces deux couches a
voisine de la densité théorique et par conséquent sans porosités une épaisseur de 40 à 50 µm. La seconde boucle correspond à ce
ouvertes et peu de porosités fermées. Il faut noter le phénomène qui est nécessaire à chaque niveau conducteur supplémentaire,
de retrait du matériau qui peut atteindre 15 à 25 % et qui doit être soit :
parfaitement maîtrisé, en particulier pour la réalisation de — sérigraphie et séchage de deux couches de diélectrique ;
multicouches. — sérigraphie et séchage des vias pour chaque couche de
Le contrôle après cuisson porte sur les points suivants : diélectrique ;
— capacité d’absorption de liquide ; — cuisson de l’ensemble ;
— densité apparente ; — sérigraphie du conducteur supérieur ;
— porosité ouverte ; — séchage et cuisson.
(0)
Tableau 1 – Caractéristiques de substrats alumine

Al2O3 96 % Al2 O3 99,6 % Cordiérite Saphir
Masse volumique ............................ (en 103 kg/m3) 3,8 3,9 1,5 à 1,6 3,97
Dureté Vickers ................................................. (GPa) 14,7 17,6 22,5
Module d’Young ............................................. (GPa) 314 365 120 470
Coefficient de dilatation
thermique ............................................. (en 10–6 / oC) 7,1 7,2 3 5,3
Conductivité thermique ........................ [W/(m · K)] 21 25 3 42
Permittivité relative .................................................... 9,5 9,9 4,9 à 5,1 10,3
Tangente de l’angle de pertes δ ............... (en 10–4) 19 19 10 à 30
26
E3927
___________________________________________________________________________________________________________________ CIRCUITS HYBRIDES
Figure 1 – Diagramme de fabrication de substrat monoconducteur

avec résistances
Il est possible de cuire simultanément le diélectrique, les vias et

le conducteur supérieur, mais cela n’est pas recommandé car le
risque de microtrous devient trop important et les rendements de
fabrication diminueraient de manière drastique.
1.2.2 Sérigraphie
Le principe est rappelé sur la figure 3.
Le dépôt des encres pour l’obtention de substrat d’un circuit
hybride couches épaisses est obtenu par sérigraphie. Il s’agit Figure 2 – Diagramme de fabrication de substrat multicouche
d’imprimer sur un substrat alumine un motif défini par les fenêtres
d’un pochoir réalisé sur un écran.
1.2.2.1 Écran de sérigraphie

L’écran est constitué d’une toile métallique tendue sur un cadre
en aluminium rectifié sur ses deux faces. Le dessin du circuit est
réalisé par obstruction partielle de la toile métallique avec une résine
photosensible insolée au travers d’un masque.
Une des caractéristiques des écrans est le nombre de meshs. Il
s’agit du nombre d’ouvertures par pouce (25,4 mm) linéaire. En
jouant sur le diamètre du fil constituant la toile métallique, il est
possible de faire varier le pourcentage d’ouverture de la toile et
augmenter ainsi le passage pour les particules contenues dans
l’encre.
Les caractéristiques typiques pour un écran 325 meshs (corres-
pondant à la sérigraphie de conducteurs) sont :
— diamètre du fil : 28 à 30 µm ;
— épaisseur de toile : 60 à 70 µm ;
Figure 3 – Principe de la sérigraphie
— nombre de fils par pouce (25,4 mm) : 315 à 330 ;
— pourcentage d’ouverture : 40 %.
27
1
28
E3365
Circuits en couches minces

Couches minces traditionnelles
par Michel MASSÉNAT
1
Docteur en physique de l’université de Bordeaux
Expert auprès de la Commission européenne
Consultant
1. Généralités................................................................................................. E 3 365 - 2
1.1 Définitions .................................................................................................... — 2
1.2 Domaines d’applications............................................................................. — 2
1.3 Renouveau des couches minces ................................................................ — 3
1.4 Matériaux et caractéristiques ..................................................................... — 4
2. Technologies ............................................................................................. — 6
2.1 Techniques de réalisation et physique des couches minces ................... — 6
2.2 Couches minces monocouches.................................................................. — 10
3. Applications .............................................................................................. — 17
3.1 Applications analogiques, codeurs et capteurs ........................................ — 18
3.2 Applications radiofréquences et hyperfréquences ................................... — 20
4. Conclusion ................................................................................................. — 23
a principale ambiguïté attachée à la technologie des couches minces est

L contenue dans son nom, à savoir la notion de couche mince comparée à
celle de couche épaisse. La notion d’épaisseur est-elle suffisante pour distinguer
l’une de l’autre ? Certainement pas, tant les différents auteurs sont partagés sur
le sujet. Je lui préfère quant à moi les notions de propriétés électriques et phy-
siques, de matériaux déposés et de procédés de dépôt.
Les couches minces sont utilisées depuis plusieurs décennies dans un grand
nombre d’applications. Les plus anciennes et encore les plus répandues sont
probablement les applications optiques. La métallurgie et la photographie ont
également utilisé les couches minces mais dans les applications les plus
modernes, on rencontre maintenant la chimie, la biochimie et la médecine,
autour de capteurs de toutes sortes, de gaz mais aussi d’ADN (les biopuces).
Dès les années 1960, le besoin d’intégrer les fonctions électroniques a conduit
à utiliser la technologie des couches minces pour la réalisation des tout premiers
circuits intégrés, les circuits intégrés hybrides ou CIH, en concurrence avec les
technologies d’intégration monolithiques sur silicium.
Au début des années 1980, les technologies à couches épaisses détrônent les
premières, handicapées par leur coût de réalisation et certaines difficultés tech-
niques à réaliser des multicouches. Seules des applications très spécifiques
comme les réseaux de haute précision, les circuits hyperfréquences, certains
capteurs, subsistent alors en couches minces.
La notion de « multichip module » (MCM ou module multipuce) apparaît vers
1985 et, grâce à certaines innovations techniques, redonne un certain intérêt aux
couches minces, qui retrouvent dans ces applications l’opportunité d’exploiter
entièrement leurs capacités d’intégration (voir l’article suivant [E 3 366]).
Mais l’histoire ne fait que se répéter. L’intégration monolithique ne cesse
Parution : février 2003
d’évoluer et de gagner du terrain sur l’intégration hétérolithique, la poussant à

évoluer à son tour. Si les MCM sont la réponse (hétérolithique) d’aujourd’hui
29
E3365
CIRCUITS EN COUCHES MINCES __________________________________________________________________________________________________________
aux limitations rencontrées par les ASIC (monolithique), les SOP (hétérolithique)
seront la réponse de demain aux SOC (monolithique) qui tentent de prendre
aujourd’hui la place des MCM. Il est certain que dans les SOP, super hybrides
comprenant à la fois interconnexion de haute densité, électrique et optique,
composants actifs et composants passifs, dispositifs de refroidissement et,
pourquoi pas, microsystèmes électromécaniques, les couches minces électro-
niques prendront, plus que jamais, une place de choix.
1 L’auteur tient à remercier monsieur Thierry Lemoine, chef de département Céramique et

Packaging à Thalès TRT, responsable du laboratoire commun LABCOM BGCC/TRT, ainsi que
monsieur Sylvain Schmitt, ingénieur CNRS/IN2P3, pour l’aide qu’ils lui ont apportée dans la
rédaction et la correction de ce document.
1. Généralités qu’à partir de 12,5 µm (0,5 mil), la zone intermédiaire étant parfois
baptisée mince-épaisse ! Dans la pratique, toutefois, et parlant de
substrats pour circuits hybrides (ou pour MCM), il est relativement
habituel de parler de couches minces jusqu’à 5 µm et de couches
Un tableau des sigles et abréviations peut être consulté à la épaisses au-delà.
fin de l’article. Dans la suite, on considérera toutefois que couches minces ou
épaisses se distinguent plus par la nature du matériau déposé et
surtout par son mode de dépôt que par leur épaisseur. Mais il y
aura toujours une faille dans cette recherche à vouloir séparer des
1.1 Définitions notions qui ne sont peut-être plus séparables aujourd’hui.
Parlant de matériaux, on considère que les couches minces sont
En microélectronique, deux tendances majeures s’affrontent : le
élaborées à partir de matériaux (isolants, résistifs ou conducteurs,
monolithique et l’hétérolithique. Ces deux tendances se dis-
minéraux ou organiques) purs, même s’ils sont complexes. Le
tinguent essentiellement par la nature et par les propriétés de leur
matériau obtenu est le matériau déposé.
substrat.
Par opposition, la couche épaisse est obtenue à partir d’un
Un circuit intégré monolithique se caractérise par un substrat de
mélange de matériaux qui subit des transformations au cours du
type semi-conducteur, lequel participe à la fonction « active » par
processus de dépôt. De plus, le matériau souhaité (par exemple,
ses propriétés intrinsèques. Cela n’exclut pas que des éléments
l’or d’un conducteur) doit généralement être associé à un autre
puissent être rapportés sur le substrat, en particulier un réseau
matériau « porteur » (du verre, par exemple) pour pouvoir adhérer
d’interconnexions en couches minces.
au substrat.
Un circuit intégré hétérolithique (ou hybride) se caractérise par
un substrat isolant, ou rendu isolant, sur lequel l’ensemble des Parlant de processus de réalisation, les couches minces
fonctions passives et actives est reporté, y inclus les fonctions procèdent généralement d’un mode de dépôt global (habituel-
d’interconnexion sous forme de réseau filaire, plaqué ou déposé, lement sous vide) suivi d’étapes de gravure, dites soustractives,
en couches minces ou épaisses. pour obtenir les motifs souhaités.
Comme rien n’est simple, il apparaît qu’aujourd’hui, un substrat Les couches épaisses sont généralement obtenues directement à
isolant peut aussi contenir des composants enfouis ou enterrés à partir d’un mode de dépôt sélectif dit additif, même s’il est parfois
l’intérieur du matériau. Il apparaît aussi que le substrat peut être de nécessaire de recourir à un procédé soustractif pour en accroître la
type semi-conducteur isolé et que dans certains cas même, il peut précision.
participer à la fonction active de l’ensemble. Il devient alors de plus Comme on l’a dit, il peut donc être parfois difficile de classer une
en plus difficile de distinguer s’il s’agit d’un circuit intégré monoli- technologie à couches déposées dans un domaine ou dans l’autre.
thique ou d’un circuit intégré hybride.
Parlant de circuits en couches minces, nous nous attacherons
néanmoins plus particulièrement à la notion de circuit hybride,
dans laquelle la couche déposée peut être aussi bien conductrice
1.2 Domaines d’applications
qu’isolante, mais aussi composant passif.
Cela n’ayant pas encore levé le doute sur la comparaison couche Les applications des couches minces en électronique et surtout
mince/couche épaisse, essayons d’y voir plus clair. Selon les métal- en microélectronique ne sont pas très nombreuses. Elles sont en
lurgistes [1], mais aussi certains électroniciens [2], les couches perpétuelle concurrence avec les couches épaisses dont la qualité
minces en électronique vont de quelques couches atomiques (soit et les propriétés évoluent alors que leur coût plus faible reste un
~ 10 Å) à plusieurs dizaines de micromètres (jusqu’à 100 µm). Les paramètre majeur pour toutes les applications en gros volumes.
couches épaisses se situeraient au-delà. Cependant, la recherche Les applications des couches minces peuvent être divisées en
de hautes performances à coûts faibles a conduit à travailler les sept domaines principaux :
couches épaisses dans le sens d’une augmentation de leur densité — éléments d’interconnexion (§ 1.2.1) ;
donc de la réduction de leur épaisseur à quelques micromètres — composants passifs (§ 1.2.2) ;
seulement. Dans ces conditions, les deux domaines se che- — composants actifs (§ 1.2.3) ;
vauchent largement et il devient difficile de considérer la seule — composants optiques (§ 1.2.4) ;
épaisseur pour les distinguer. — composants magnétiques (§ 1.2.5) ;
Selon d’autres auteurs [3], les couches minces se situent jusqu’à — composants chimiques et biologiques (§ 1.2.6) ;
1 µm (10 000 Å), alors que les couches épaisses ne commencent — capteurs (§ 1.2.7).
30
E3365
__________________________________________________________________________________________________________ CIRCUITS EN COUCHES MINCES
1.2.1 Interconnexion Une autre application possible réside dans les panneaux solaires
réalisés à partir du dépôt sous forme matricielle, de diodes hétéro-
L’interconnexion a toujours été l’un des avantages majeurs des jonction.
couches minces par rapport aux autres modes de dépôt de L’arrivée de composés organiques semi-conducteurs dont le
conducteurs. En effet, la qualité et la finesse des traits et des iso- dépôt est possible par sérigraphie ou par tout autre moyen (mais
lements qu’il est possible d’obtenir (< 1 µm) permet d’atteindre des s’agira-t-il de couches minces ou de couches épaisses ?) ouvre la
densités d’interconnexion qu’aucune autre méthode ne procure. porte à un domaine qui pourrait bien constituer une évolution
1
Ainsi, les couches minces sont le mode d’interconnexion exclusif majeure de l’électronique. Par exemple, le dépôt à bas coût d’iden-
des circuits intégrés monolithiques. Les circuits intégrés hybrides, tificateurs actifs pourrait donner accès à l’étiquetage électronique
aujourd’hui devenus MCM, ont quant à eux toujours balancé entre des produits même les plus courants et aux contrôles d’accès sans
couches minces et couches épaisses. De fait, l’intérêt des couches contact.
minces est étroitement lié aux types de composants rapportés sur
le substrat.
1.2.4 Composants optiques
Si la grande époque des circuits télécoms des années 1980 a vu
l’apogée des couches épaisses, c’est que les composants alors uti- Les couches minces sont largement utilisées, et ce depuis long-
lisés l’étaient en mini- ou en microboîtiers de type SO, avec des temps, en optique. Les applications sont les revêtements anti-
broches au pas de 1,27 mm ou au pire de 1 mm. Il n’était alors pas réflexion, les filtres de toutes sortes, les polariseurs, etc. Mais ces
nécessaire de recourir aux couches minces, ce qui a entraîné le applications sortent du cadre de l’électronique pure et ne sont pas
déclin des quatre grandes lignes de fabrication d’hybrides en développées dans cet article.
couches minces de l’époque : Sintra (Marcq-en-Barœul), CIT Alca-
tel (Arcueil), LTT (Conflans) et RTC (Évreux).
1.2.5 Composants magnétiques
Avec l’arrivée des techniques numériques complexes, des
grands composants (dont certains à plus de 1 000 inter- Certains oxydes magnétiques comme les manganites, la magné-
connexions), des besoins en miniaturisation, des techniques tite, le dioxyde de chrome présentent la particularité d’avoir le spin
d’assemblage à base de flip-chip ou de CSP, de besoins en rapidité, des électrons de conduction aligné avec le champ magnétique
l’interconnexion à base de couches minces retrouve un intérêt. interne. Nantis de propriétés magnétorésistives géantes, ils sont
Certains domaines particuliers, comme la RF et les hyper- donc particulièrement intéressants pour entrer dans la réalisation
fréquences, nécessitent des qualités de conducteur et de de têtes de lecture pour disques durs, d’autant qu’ils peuvent être
diélectrique, des qualités de tracés et des répétabilités de dépôts et déposés sous forme de couches minces stables et dures. Ils ne font
de gravures que les couches épaisses ne peuvent pas toujours pas non plus partie de la présente étude.
fournir. Les couches minces restent donc avant tout la technologie
de ces domaines spécifiques. Les filtres à ondes de surface (SAW) 1.2.6 Composants chimiques et biologiques
en sont un exemple.
Le transistor à effet de champ MOS peut servir de structure pour
la réalisation de capteurs sensibles aux ions (ISFET) ou aux
1.2.2 Composants passifs éléments chimiques (CHEMFET). Ainsi, une puce multi-ISFET peut
comporter divers capteurs à base de couches minces : Si3N4 pour
Résistances et condensateurs ont de tous temps fait appel aux H+ ; verre, sodium, aluminosilicate pour Na+ ; valinomycine pour
couches minces. De la même manière que pour les conducteurs, K+ [4].
les couches épaisses ont de tous temps concurrencé les couches
Mais nous sommes en train de pénétrer dans l’ère des biopuces.
minces dans ce domaine. Les éléments passifs réalisés en couches
Grâce à la synthèse d’éléments comme la phosphoramidite pyrrole
sont habituellement les résistances et les condensateurs.
ou les oligonucléotides, des sondes ADN sont intégrées sur des
Aujourd’hui, ne subsistent en couches minces que les seuls puces, ou biopuces [5].
composants qui le requièrent impérativement, soit pour des rai-
L’objectif affiché par les acteurs de ces projets particuliers est
sons fonctionnelles (fréquence de fonctionnement, précision abso-
l’intégration totale d’un « labopuce » sur le silicium.
lue ou relative), soit pour des raisons relatives à la qualité et à la
fiabilité (stabilité dans le temps et en température, par exemple). Ces applications très spécifiques ne sont pas non plus
développées dans la suite.
On trouve donc en couches minces : des résistances et des
condensateurs de très haute précision et stabilité, des composants
pour le domaine des RF et hyperfréquences, des réseaux de résis- 1.2.7 Capteurs
tances de précision ou échelles, qui nécessitent une extrême pré-
cision et stabilité des appariements (valeur relative des résistances Les principaux capteurs en film mince sur le marché mesurent la
les unes par rapport aux autres). Ces derniers composants sont température, les contraintes (jauges), la pression, l’humidité, le
largement utilisés dans les convertisseurs A/N ou N/A hybrides. rayonnement infrarouge (bolomètres) et la vitesse ou le débit (ané-
momètre à film chaud) [4]. L’étude des capteurs ne fait pas non
Les inductances, traitées comme des conducteurs, du fait de
plus partie de cet article.
l’augmentation des fréquences, donc de la diminution des
nombres de spires, deviennent aujourd’hui réalisables sous forme
de couches déposées, soit directement, sur ou dans le substrat
d’interconnexion, soit sous forme de composants individuels. 1.3 Renouveau des couches minces
Les années 1960 à 1975 avaient vu l’apogée des techniques
1.2.3 Composants actifs hybrides dites « à films minces » avec de nombreuses et importan-
tes unités de fabrication en France (CIT Alcatel, LTT, RTC, Sintra,
Il est possible de réaliser des transistors en couches minces etc.).
(TFT). Ceux-ci sont proches des MOSFET. Leur intérêt n’est que Les années 1975 à 1990 virent la disparition progressive de ces
rarement manifeste. C’est le cas par exemple sur certains affi- unités et permirent l’introduction des techniques hybrides à films
cheurs en panneaux plans (LCD) pour lesquels un transistor de épais sérigraphiés, lesquelles apportaient, entre autres, des coûts
commutation est associé à chaque pixel du panneau. plus faibles et surtout le multicouche.
31
E3365
Cependant, en parallèle, le concept de MCM et surtout celui de propriétés mécaniques, module d’élasticité par exemple, sont
MCM-D apparaissaient outre-Atlantique, grâce à Honeywell, dans importantes vis-à-vis des tensions susceptibles d’apparaître dans
les années 1985. le processus, des problèmes de manutention, des cyclages et des
La preuve ayant été faite par Bell Laboratories que le coût nor- chocs thermiques.
malisé de tout type d’interconnexion est identique, à longueur Mais deux propriétés sont tout particulièrement importantes : le
d’interconnexion identique, l’intérêt des MCM devenait alors CTE, ou coefficient d’expansion thermique (dilatation), et le TC, ou
évident puisque ceux-ci diminuent la longueur des interconnexions conductivité thermique. Dû à des CTE différents, le système de
1
en même temps qu’ils éliminent les encapsulations individuelles couches déposées sur le substrat se comporte comme un bilame
des composants actifs [6]. lors de cyclages thermiques. Le TC participe au refroidissement
En fait, toute l’originalité des techniques MCM-D repose sur une des composants actifs et, de ce fait, à la fiabilité de l’ensemble.
évolution des techniques couches minces utilisées, laquelle permet Les substrats les plus courants sont le silicium, déjà largement
d’obtenir dorénavant des substrats multicouches, ce qui n’était pas utilisé dans le monde semi-conducteur, et les céramiques parmi
le cas avec les couches minces des années 1970. Le multicouche, lesquelles les alumines, la mullite, l’oxyde de béryllium et le nitrure
associé à la densité d’intégration que les couches minces d’aluminium. Des substrats métalliques ont aussi parfois été
permettent d’atteindre, correspond ainsi aux besoins grandissants utilisés, tels que l’aluminium, le cuivre ou des sandwiches. Le
de compacité demandés dans quasiment tous les domaines de tableau 1 en définit les propriétés [6].
l’électronique et de la microélectronique.
Mais que l’on ne s’y trompe pas, en parallèle avec cette évolu-
tion technologique, le passage de l’analogique au numérique a
également été décisif. En effet, l’intégration à la fois de plusieurs Tableau 1 – Propriétés des substrats pour couches minces
niveaux de conducteurs (donc aussi de couches diélectriques) et de
composants passifs (résistances), tous en couches minces, n’est CTE TC Rflexion
Substrats εr
pas évidente et a constitué le frein majeur des circuits hybrides des (ppm · K–1) (W · m–1 · K–1) (kgf · cm–2)
années 1970. Or, les fonctions numériques ne requièrent plus de
passifs de haute précision et stabilité et ceux-ci peuvent alors être Si 2,6 à 4,2 85 à 150 11,7 à 12 140
rejetés hors des couches du substrat, rendant du même coup la Al 22 à 24 200 à 240
réalisation de multicouches complexes et denses, plus aisée.
Cu 16,6 à 17,6 390 à 400
Mais de nombreux travaux réalisés dans les années 1990
permettent aujourd’hui, lorsque cela est nécessaire, d’envisager Cu/Mo/Cu 5,1 à 5,7 150 à 200
l’intégration conjointe de composants passifs en couches minces Al2 O3 (96 %) 6,0 à 7,7 20 à 30 8,8 à 9,8 2 000 à 3 500
et d’un réseau multicouche dense également en couches minces.
Al2 O3 (99,6 %) 6,5 27 10 2 000 à 3 000
De plus en plus, passifs et réseau de conducteurs sont séparés
physiquement pour se rapprocher de l’évolution actuelle dite Mullite (1) 3,5 à 5 4à7 5,5 à 6,8 1 300 à 3 000
« passifs enterrés » afin, d’une part, de protéger ces derniers BeO 6,4 à 8,3 250 à 300 6,4 à 6,9 1 400 à 2 500
vis-à-vis des étapes de réalisation des conducteurs, mais surtout
d’autre part de libérer la surface du substrat pour la pose exclusive AIN 2,1 à 4,4 100 à 230 8,5 à 8,8 3 000 à 4 500
des composants actifs, dans la recherche incessante d’un « facteur (1) Aluminosilicate de formule 3 Al2O3 , 2 SiO2 .
de mérite packaging » de 100 % (surface du substrat = surface de
puces actives).
Le silicium présente l’avantage d’un appariement parfait avec les

1.4 Matériaux et caractéristiques puces rapportées sur lui, et de conditions mécaniques (planéité et
rugosité) parfaites. Mais il est fragile et sujet à des déformations de
Il est quatre domaines d’utilisation pour lesquels le choix du type bilame occasionnées par les couches déposées. Sa permitti-
matériau le mieux adapté à l’application visée est particulièrement vité est de plus élevée. Le principal inconvénient tient toutefois au
important. Ce sont : fait que le silicium est un semi-conducteur et, par là, à la fois un
— le substrat (§ 1.4.1) ; mauvais isolant et un mauvais conducteur (ρ ≈ 10 Ω · cm). Dans le
— les composants passifs (§ 1.4.2) ; cas où un silicium peu dopé est utilisé (silicium de haute résistivité,
— le matériau diélectrique (§ 1.4.3) ; également appelé SiHR), on retrouve un comportement « diélec-
— le matériau conducteur (§ 1.4.4). trique », mais avec un angle de pertes important du fait des por-
La nature du substrat affecte principalement les caractéristiques teurs libres. Ce n’est qu’au-delà de 30 à 40 GHz que le silicium
thermiques, la masse, la robustesse. montre des performances intéressantes comme diélectrique. Uti-
lisé comme substrat dans les applications courantes, il reçoit donc
La nature des composants passifs affecte bien évidemment leurs tout d’abord une couche isolante.
paramètres fonctionnels mais aussi leur stabilité et leur fiabilité.
Les céramiques sont largement utilisées. Cependant, pour rece-
La nature du diélectrique quant à elle affecte les performances voir des couches minces, elles doivent être préalablement polies
électriques du système : fréquence limite, délais, amortissements, et/ou glassivées. On considère qu’une planéité de 10 µm maximum
diaphonie éventuelle. et qu’une rugosité de moins de 1 000 Å sont nécessaires. Cela peut
Enfin, la nature des métallisations affecte les pertes dans le aussi être obtenu par dépôt préalable d’une couche polymère.
réseau et peut avoir une grande influence sur le mode de report Les métaux sont utilisés essentiellement lorsque des spécifi-
des composants et leurs modes de câblage. cations mécaniques et thermiques particulières sont exigées.
Mais ces quatre types d’éléments peuvent interférer et il est
important de rechercher, puis de qualifier, un système compatible.
1.4.2 Composants passifs
1.4.1 Substrats
Les éléments passifs intégrés en couches minces sont pour
Un substrat pour couches minces doit présenter une surface l’essentiel des résistances. Depuis l’arrivée des MCM, on trouve
plane et une très faible rugosité. Il doit en outre être inerte à la également des capacités de découplage, insérées entre plan de
chimie et à tout l’environnement utilisés dans le processus. Ses masse et plan d’alimentation.
32
E3365
■ Résistances Dans le cas présent, il s’agit d’une couche mince d’or, déposée
Au sujet des résistances, on parle plutôt de systèmes résistifs, sous vide, mais souvent épaissie par recharge chimique ou élec-
car une parfaite compatibilité entre conducteur et résistance doit trolytique.
être garantie. ● Système TaN ou Ta2N/Ni/Au : ce système, également très
Les deux systèmes résistifs les plus répandus sont : développé chez les fabricants de couches minces, utilise une couche
de nitrure de tantale à la place du Nichrome. En fait, du tantale est
— le système nickel-chrome/nickel/or ;
projeté par pulvérisation cathodique en présence d’azote et un
— le système nitrure de tantale/nickel/or.
1
dépôt de nitrure de tantale TaN ou Ta2N se produit alors naturelle-
● Système NiCr/Ni/Au : ce système consiste en un triple dépôt ment.
métallique. Suivant son épaisseur (de 50 Å à 1 000 Å), sa résistance spéci-
La première couche déposée est un alliage de nickel et de fique de feuille peut varier de 1 000 Ω · –1 à 50 Ω · –1.
chrome, également appelé Nichrome, dans des proportions dépen- Dans ce cas de figure, l’usage de la couche de nickel est essen-
dant du procédé de fabrication (40 à 80 % de nickel et 60 à 20 % de tiellement imposé par le manque d’adhérence de l’or sur le nitrure
chrome) et une épaisseur faible de quelques centaines d’ang- de tantale. Cependant, le nickel peut aussi être remplacé par une
ströms. C’est cette couche qui constitue, après gravure, les motifs couche de chrome ou encore de Nichrome.
résistifs. Suivant le fabricant, sa résistance spécifique de feuille
(que l’on appelle souvent à tort résistivité) varie de 1 à 500 Ω · –1 Comme précédemment, l’or est ensuite déposé, puis rechargé
(voir encadré 1 pour la notion de résistance par carré). pour atteindre une épaisseur de 3 à 4 µm.
Pour les résistances, les paramètres essentiels sont bien entendu
la résistance spécifique de feuille qu’il est possible d’obtenir dans
une surface raisonnable, mais aussi la précision, la stabilité et son
Encadré 1 – Notion de résistance par carré (R ) [7] coefficient de température (voir tableau 6).
La notion de résistance par carré, unité notée Ω · –1, résulte ■ Condensateurs
d’un calcul qui associe la valeur n à un dessin (généralement de L’intégration systématique de condensateurs est plus récente et
pistes ou de résistances) dans lequel n carrés de la largeur W du elle est essentiellement liée au besoin en capacités de découplage
motif sont inscrits dans sa longueur L, soit n = L / W. des circuits intégrés numériques modernes. Une solution consiste
à favoriser la capacité naturelle qui existe entre plan de masse et
I plan d’alimentation. Pour cela, deux actions sont possibles et
L menées conjointement :
— réduction de l’épaisseur du diélectrique entre les deux plans ;
W
— augmentation de la constante diélectrique (permittivité) du
e milieu diélectrique.
Le tableau 2 donne quelques valeurs caractéristiques actuelles et
à venir des condensateurs intégrés.
(0)
Cela n’est valable que pour un matériau de résistivité mas-

sique ρ donnée, et d’épaisseur constante e. Tableau 2 – Diélectriques pour capacités réparties
Cette notion est utile et pratique, surtout pour celui qui des- intégrées
sine la fonction. En effet, la résistance du motif ne dépend alors
que de n, nombre de carrés inscrits dans le motif, et non pas de Capacité surfacique
la taille de ces carrés : Diélectrique Épaisseur
répartie
L ρ
R = ρ ----------- = ----- n = kn Époxy ou polyimide ~ 5 µm ~ 800 pF · cm–2
We e
BCB ~ 5 µm ~ 600 pF · cm–2
où n est le nombre de carrés et k est donné en Ω · – 1.
Aluminium anodisé << 1 µm ~ 50 nF · cm–2
Voici deux exemples :
BCB + poudre TiBa ~ 1 à 2 µm > 70 nF · cm–2
BST ~ 300 Å ~ 10 µF · cm–2
R = 3k
R = k /3
1.4.3 Isolants
Les couches isolantes sont destinées à s’intercaler entre les
couches conductrices dans le cas des multicouches. Elles sont pro-
bablement l’un des éléments clés d’une structure MCM. On leur
demande de bonnes propriétés mécaniques et une bonne
compatibilité (dilatation, adhérence) avec le réseau conducteur. On
La deuxième couche, de nickel pur, est déposée sur la première
leur demande également une constante diélectrique basse, la plus
lors de la même opération sous vide. Elle a pour but :
faible possible, de nature à minimiser les problèmes de délais de
— de protéger la première couche de l’oxydation ; propagation, lesquels sont régis par la formule suivante :
— d’assurer une barrière entre le Nichrome et la ou les couches
supérieures (par exemple, dans le cas où de la brasure étain-plomb d
t p = ----- ε r
viendrait dissoudre la couche supérieure d’or). c
La troisième couche a essentiellement pour but de réaliser le avec d la longueur d’un conducteur,
conducteur de surface. Elle doit : c la célérité de la lumière c = 3 · 108 m · s–1,
— avoir une faible résistivité ; εr la constante diélectrique relative (ou permittivité rela-
— permettre le report et le câblage des composants. tive) de l’isolant.
33
1
34
E3366
Circuits en couches minces

MCM et techniques connexes
par Michel MASSÉNAT
1
Docteur en physique de l’université de Bordeaux
Expert auprès de la Commission européenne
Consultant
1. Généralités................................................................................................. E 3 366 - 2
2. Technologies ............................................................................................. — 2
2.1 Techniques de réalisation et physique des couches minces ................... — 2
2.2 Couches minces multicouches ................................................................... — 3
2.2.1 Évolution des procédés...................................................................... — 3
2.2.2 Types de multicouches....................................................................... — 3
2.2.3 Procédés de dépôt .............................................................................. — 6
2.2.4 Obtention des motifs et perçage des vias ........................................ — 7
2.2.5 Packaging ............................................................................................ — 10
2.3 Performances et limitations........................................................................ — 11
2.3.1 Limitations actuelles........................................................................... — 11
2.3.2 Intégration des composants passifs ................................................. — 11
2.3.3 Tendances futures............................................................................... — 12
2.4 Contraintes industrielles ............................................................................. — 12
2.5 Comparaison avec les couches épaisses et autres techniques à couches — 12
2.5.1 Diffusion PatterningTM ........................................................................ — 13
2.5.2 Couche épaisse photo-imageable Fodel ........................................ — 14
2.5.3 Couche épaisse photodéfinissable.................................................... — 14
2.5.4 LTCC ..................................................................................................... — 15
2.5.5 Build-up MCM-L.................................................................................. — 15
3. Applications .............................................................................................. — 15
3.1 Interconnexion et applications basses fréquences................................... — 15
3.1.1 Substrats d’interconnexion MCM-S et MCM-D................................ — 15
3.1.2 Macrocomposants MCM-S et MCM-D .............................................. — 16
3.1.3 Substrats MCM-S et MCM-D actifs ................................................... — 17
3.1.4 Modules dits 3D .................................................................................. — 17
3.1.5 Couches minces pour encapsulation de composants haute
densité ................................................................................................. — 18
3.1.6 Cas particulier des électroniques numériques, dites rapides ......... — 19
3.2 Applications optoélectroniques.................................................................. — 19
3.2.1 Affichage ............................................................................................. — 19
3.2.2 Applications optoélectroniques à venir ............................................ — 20
3.3 Autres applications...................................................................................... — 20
4. Conclusion ................................................................................................. — 21
’article précédent [E 3 365], dédié aux couches minces dites « tradition-

L nelles », a défini ce que l’on entend par couche mince, à savoir un dépôt
généralement inférieur à 5 µm d’épaisseur, habituellement obtenu sous vide.
Ce dépôt est global, sur toute la surface du substrat et les motifs sont obtenus
par une méthode soustractive, gravure chimique par exemple.
Les couches minces sont utilisées depuis plusieurs décennies dans un grand
nombre d’applications. Les plus anciennes et encore les plus répandues sont
Parution : mai 2003
35
E3366
probablement les applications optiques. La métallurgie, la photographie ont

également utilisé les couches minces mais dans les applications les plus
modernes, on rencontre maintenant la chimie, la biochimie et la médecine,
autour de capteurs de toutes sortes, de gaz mais aussi d’ADN (les biopuces).
L’interconnexion, sous la forme de substrats équipés de pistes conductrices
déposées, est également l’un des domaines privilégiés des couches minces.
1
Bien que détrônées dans les années 1980 par les couches épaisses dans ce
domaine particulier, la notion de « multichip module » (MCM ou module multi-
puce), apparue vers 1985, a redonné, grâce à certaines innovations techniques,
un certain intérêt aux couches minces, qui ont retrouvé dans ces applications
l’opportunité d’exploiter entièrement leurs capacités d’intégration.
Mais l’histoire ne fait que se répéter. L’intégration monolithique ne cesse
d’évoluer et de gagner du terrain sur l’intégration hétérolithique, la poussant à
évoluer à son tour. Si les MCM sont la réponse (hétérolithique) d’aujourd’hui
aux limitations engendrées par les ASIC (monolithique), les SOP (hétéro-
lithique) seront la réponse de demain aux SOC (monolithique) qui tentent de
prendre aujourd’hui la place des MCM. Il est certain que dans les SOP, super-
hybrides comprenant à la fois interconnexion de haute densité, électrique et
optique, composants actifs et composants passifs, dispositifs de refroidis-
sement et pourquoi pas microsystèmes électromécaniques, les couches minces
électroniques vont y prendre, plus que jamais, une place de choix.
L’auteur tient à remercier monsieur Thierry Lemoine, chef de département Céramique

etPackaging à Thalès TRT, responsable du laboratoire commun LABCOM BGCC/TRT, ainsi que
monsieur Sylvain Schmitt, ingénieur CNRS/IN2P3, pour l’aide qu’ils lui ont apportée dans la
rédaction et la correction de ce document.
1. Généralités également été décisif. En effet, l’intégration à la fois de plusieurs

niveaux de conducteurs (donc aussi de couches diélectriques), et
de composants passifs (résistances), tous en couches minces, n’est
pas évidente et a constitué le frein majeur des circuits hybrides des
Un tableau des sigles et abréviations peut être consulté à la années 1970. Or, les fonctions numériques ne requièrent plus de
fin de l’article. passifs de haute précision/stabilité et ceux-ci peuvent alors être
rejetés hors des couches du substrat, rendant du même coup la
réalisation de multicouches complexes et denses, plus aisée.
Le lecteur a trouvé dans l’article [E 3 365] toutes les généralités Toutefois, de nombreux travaux réalisés dans les années 1990
propres aux couches minces utilisées dans les fonctions électro- permettent aujourd’hui, lorsque cela est nécessaire, d’envisager
niques : définitions, domaines d’applications, types de composants l’intégration conjointe de composants passifs en couches minces
réalisés, matériaux et leurs caractéristiques. et d’un réseau multicouche dense, également en couches minces.
Le présent article est, quant à lui, dédié aux applications récentes De plus en plus, passifs et réseau de conducteurs sont séparés
d’interconnexion dénommées multichip modules, ainsi qu’aux physiquement pour se rapprocher de l’évolution actuelle dite
développements récents en matière d’optoélectronique et de pac- « passifs enterrés », afin d’une part de protéger ces derniers
kaging en trois dimensions. vis-à-vis des étapes de réalisation des conducteurs, et surtout
Avec l’arrivée des techniques numériques complexes, des d’autre part de libérer la surface du substrat pour la pose exclusive
grands composants (dont certains à plus de 1 000 intercon- des composants actifs, avec un « facteur de mérite packaging » de
nexions), des besoins en miniaturisation, des techniques d’assem- 100 % (surface du substrat = surface de puces actives).
blage à base de flip-chip ou de CSP, de besoins en rapidité,
l’interconnexion à base de couches minces retrouve à coup sûr un
intérêt.
Toute l’originalité des techniques MCM-D (pour deposited ) 2. Technologies
repose sur une évolution des techniques couches minces utilisées,
qui permet d’obtenir dorénavant des substrats multicouches, ce
qui n’était pas le cas avec les couches minces des années 1970. Le
multicouche, associé à la densité d’intégration que les couches 2.1 Techniques de réalisation
minces permettent d’atteindre, correspond ainsi aux besoins gran- et physique des couches minces
dissants de compacité demandés dans quasiment tous les
domaines de l’électronique et de la microélectronique. Le lecteur est invité à consulter également l’article [E 3 365] pour
Mais que l’on ne s’y trompe pas, en parallèle avec cette évolu- tout ce qui concerne les techniques de réalisation et la physique
tion technologique, le passage de l’analogique au numérique a des couches minces :
36
E3366
— méthodes de dépôt ; parfois même un pas de 75 µm suffit-il. Mais cela n’est habituel-
— croissance et nucléation ; lement pas réalisable en technique de couches épaisses et impose
— adhérence et contraintes ; donc un retour aux techniques de couches minces.
— méthodes de conception et de réalisation des motifs ; Les techniques dites MCM sont donc nées d’une évolution des
— stabilité des couches minces. procédés en couches minces, lesquels ont de tout temps présenté
Il y trouvera également un paragraphe dédié à la réalisation des l’intérêt d’une densité d’interconnexion nettement plus élevée que
couches minces monocouches, celles que nous appelons « tradi- celle obtenue en technique de couches épaisses (400 cm · cm–2
contre environ 20 cm · cm–2, pour un niveau conducteur), mais qui
1
tionnelles ». En particulier, y sont décrites les principales méthodes
de dépôt : butaient jusqu’ici sur la difficulté de réaliser plusieurs niveaux
conducteurs. C’est donc sur ce paramètre essentiel que les évolu-
— évaporation thermique ;
tions eurent lieu. Ainsi, deux concepts sont-ils nés quasi
— pulvérisation cathodique ; simultanément [6].
— dépôt par voie gazeuse.
Le présent article est avant tout dédié à la description des appli- ■ MCM-S
cations plus récentes des couches minces, parmi lesquelles les Le premier concept consiste à considérer que le meilleur subs-
techniques dites de multichip modules représentent une avancée trat possible pour interconnecter de grandes puces est le silicium
essentielle. lui-même, et que l’interconnexion utilisée peut être la même que
celle utilisée pour la réalisation des circuits monolithiques type
ASIC, c’est-à-dire : métal (généralement aluminium) - dioxyde de
silicium - métal - dioxyde de silicium, etc. Ainsi, une fonderie de
2.2 Couches minces multicouches composants, même quelque peu obsolète, peut-elle être utilisée
pour la réalisation de grands substrats dans une technique de
Avec le besoin croissant en densité d’interconnexion requis par semi-conducteur dégradée, et sans les étapes de diffusion. Le
les circuits numériques complexes, et avec l’arrivée dans les terme MCM-S (pour tout silicium) a été retenu pour identifier cette
années 1980-1985 des techniques dites MCM, les couches minces filière particulière.
utilisées en tant qu’élément d’interconnexion (seulement) revien-
nent au devant de la scène microélectronique. ■ MCM-D
Quelques années plus tard, alors que les nouvelles techniques Le deuxième concept consiste à utiliser un diélectrique inter-
d’interconnexion sont bien maîtrisées, il apparaît que les nom- couche qui puisse être déposé à l’air libre, sans installation parti-
breux éléments passifs nécessités par le tout numérique pourraient culière, et qui puisse recevoir une couche mince métallique,
être avantageusement intégrés à l’intérieur même du substrat, de généralement par sputtering. C’est ainsi que l’usage de diélec-
manière à en libérer la surface pour les composants actifs. La triques polymères est apparu possible. Ceux-ci sont déposés sous
notion de composants passifs enterrés est née, pour lesquels les forme liquide en couches relativement minces, sur le substrat ou
couches minces représentent une solution intéressante. sur une couche métallique. Après polymérisation et durcissement,
ils sont gravés pour ouvrir les vias nécessaires. Une couche de
Ainsi, l’histoire se répète. Dix ans après la quasi-disparition des métal est alors déposée sur le polymère, gravée puis suivie d’un
circuits actifs réalisés à partir de couches minces, des fonctions nouveau dépôt de polymère, et ainsi de suite. Cette filière porte le
complexes sont à nouveau réalisées avec cette technologie, amé- nom de MCM-D (pour couche déposée).
liorée, et des composants passifs sont à nouveau intégrés dans les
couches. Force est de constater qu’aujourd’hui, même si les deux filières
coexistent, la deuxième a donné lieu à beaucoup plus d’applica-
tions que la première. La raison réside sans doute dans la néces-
2.2.1 Évolution des procédés sité pour la première de disposer d’une fonderie silicium, même
obsolète, ce qui n’est pas le cas d’une grande majorité d’hybri-
■ Objectif deurs qui se retrouvent plus dans le second procédé.
Chercher à évoluer est bien, mais on peut se poser la question
du but poursuivi et de l’objectif à atteindre. Cela permet d’orienter 2.2.2 Types de multicouches
les développements et de juger si l’objectif est ou non atteint.
En fait, lorsque l’on observe un circuit hybride traditionnel (en 2.2.2.1 MCM-S ou procédé minéral « tout silicium »
couche épaisse multicouche), force est de constater que la distri-
bution des signaux occupe une surface non négligeable sur le Les avantages d’un substrat silicium sont nombreux :
substrat ; les composants passifs également. On parle alors du — disponibilité assurée ;
coefficient de foisonnement ou d’encombrement. De ce fait, un — coût raisonnable ;
paramètre important en miniaturisation, le facteur de mérite — coefficient de dilatation adapté ;
packaging : Γ = SSi /Sm dans lequel SSi représente la surface totale — légèreté ;
de silicium actif et Sm la surface du module hybride fini, demeure — performances thermiques ;
relativement faible, ~ 5 à 10 % maximum. L’objectif premier est — excellent support mécanique pour des couches minces.
d’augmenter ce facteur de mérite packaging. Pour cela, la surface
Les avantages d’une structure « tout silicium » sont quant à eux
occupée par les composants passifs doit être réduite, d’où le
basés sur l’existence d’un savoir-faire assez largement répandu et
concept de composants passifs enterrés. Pour ce qui concerne le
sur l’existence d’installations de fabrication bien rodées, d’autant
système de conducteurs en couches minces, l’objectif est de
que les performances attendues pour du MCM-S (traits de 10 µm
réduire le pas des lignes de manière à ce que l’ensemble de
au minimum) sont loin des exigences du monde semi-conducteur
celles-ci tienne dans la surface occupée par les actifs et les passifs,
actuel (traces de 0,3 µm et moins).
sans requérir de surface supplémentaire. Cela est d’autant plus
Nota : ainsi de nombreux acteurs du monde microélectronique se sont-ils lancés, tôt,
facile à réaliser que les actifs numériques complexes sont de taille dans cette voie : IBM, Honeywell, Hitachi, AT&T, Toshiba, Mosaïc, Raychem, nCHIP racheté
de plus en plus importante. depuis par Flextronic et en France ES2 devenu Atmel.
Quelques études d’implantations ont permis d’observer que cet Le processus de fabrication d’un substrat multicouche tout sili-
objectif n’est pas déraisonnable. Généralement en effet, un pas de cium est largement simplifié par rapport à celui d’un circuit intégré
50 µm (soit des lignes de 25 µm ou une densité d’interconnexion actif par le fait que les étapes de diffusion sont éliminées. Partant
de 200 cm · cm–2 par niveau conducteur) est largement suffisant, d’une tranche de silicium rodée et chimiquement préparée, une
37
E3366
première couche de SiO2 , d’épaisseur 1 à 2 µm, est déposée sur la

surface par oxydation thermique. Puis le dépôt est répété après Encadré 1 – Capacité parasite entre ligne de signal
chaque dépôt de métal, de manière à constituer le multicouche. et plan de masse [6]
Habituellement, le dépôt des couches 2 et suivantes est de nature
chimique, en phase vapeur, et n’excède pas 5 à 7 µm d’épaisseur, w ᐉ- K
valeur au-delà de laquelle des fissures peuvent apparaître dans le C = ε 0 ε r ---------
h Cb
diélectrique, ce qui est déjà l’une des causes de limitation de cette
filière. Dès le deuxième dépôt de SiO2 , des trous sont percés dans avec ε0 permittivité du vide [ε0 = 1 / (36 · π · 109)],
1 la couche diélectrique pour assurer les interconnexions électriques εr permittivité relative du milieu diélectrique (ou
ou vias entre niveaux conducteurs. constante diélectrique),
w largeur du conducteur,
Les conducteurs sont habituellement en aluminium, parfois chez
certains fournisseurs en cuivre, épaissi par voie électrolytique pour ᐉ longueur du conducteur,
les circuits de puissance. h épaisseur de diélectrique entre plan et conducteur,
KCb facteur représentatif des effets de bord, avec :
Une passivation de type Si3N4 est généralement offerte pour
assurer la fermeture et la protection des couches minces. Des 120 π ε r ( eff ) h
ouvertures sont aménagées sur les pastilles de câblage. K Cb = ---------------------- ⋅ ---------------- ⋅ ------
Z 0 ( ε =1 ) εr w
Cette technologie dense (> 200 cm · cm–2 par niveau conducteur)
r
présente par sa structure même un avantage et un inconvénient. où : εr (eff) représente la permittivité équivalente, ou
efficace, dans le cas où le milieu diélectrique
■ Avantage n’est pas homogène, cas d’un conducteur de
L’implantation en première couche métallique puis en seconde, surface par exemple. Généralement, la valeur
de plans de masse et d’alimentation est intéressante au niveau εr (eff ) = (εr + 1)/2 constitue une approxima-
implantation et routage car elle réduit les résistances et les selfs tion suffisante. Dans le cas d’un conducteur
des circuits d’alimentation. De plus, ces deux plans contigus totalement enfoui, εr (eff ) = εr ,
constituent une capacité parasite de découplage répartie, égale- Z 0 ( εr =1 ) représente la valeur de l’impédance caracté-
ment très intéressante vis-à-vis de ses performances. ristique de la ligne dans le vide (εr = 1), et
L’anodisation de la première couche de métal, en lieu et place du dépend du rapport largeur sur épaisseur w/h.
dépôt de SiO2 entre les deux plans, conduit à un diélectrique extrê- Dans le cas présent, pour w/h > 1, Z0 est défi-
mement mince, donc à une capacité de découplage améliorée (voir nie par la relation empirique suivante [6] :
[E 3 365]).
120π
Z 0 ( εr =1 ) ≈ -----------------------------------------------------------------------------------------
w
-
冢冣冢冣
■ Inconvénient h h 6
------ + 2,42 – 0,44 ------ + 1 – ------
h w w
Le dépôt de SiO2 qui s’intercale entre le deuxième plan (alimen-
tation) et la première couche de signaux constitue également un L’impédance est exprimée en ohms et les longueurs en
diélectrique, aussi des capacités parasites naissent-elles entre mètres.
chaque piste et le plan métallique (voir encadré 1). Même faibles,
ces capacités sont un frein important vis-à-vis des signaux et doi-
vent être minimisées.
en œuvre reste à la portée d’un hybrideur conventionnel, pour
Exemple : un conducteur de 5 cm de long, 25 µm de large, sur un autant que celui-ci dispose d’un bâti de pulvérisation cathodique
dépôt diélectrique de 5 µm, représente une capacité de plus de 50 pF pour le dépôt des couches conductrices.
avec le plan sous-jacent.
Les inconvénients d’un tel diélectrique existent néanmoins. Ce
Limiter ces capacités parasites à une valeur acceptable conduit sont sa moins bonne stabilité dans le temps et en température, une
donc à épaissir la couche diélectrique correspondante. On admet conductivité thermique plus faible ainsi qu’une résistance moins
généralement que 20 µm (10 µm au minimum, si le circuit n’est pas bonne aux agressions chimiques.
trop rapide) sont nécessaires. Or, on vient de le dire, cette épais- Enfin, une couche organique moins dure qu’une couche miné-
seur de SiO2 , déposée en CVD, engendre des contraintes internes rale peut conduire à des problèmes de câblage, particulièrement
incompatibles, conduisant à la fissuration de la couche. Des procé- aux ultrasons, d’où une attention particulière portée au module
dés complexes et donc chers, faisant appel à un dépôt PECVD de d’élasticité (voir encadré 2). La fiabilité d’un tel système doit donc
SiO2 épais sous contraintes (précambrure du substrat), ont été mis être préalablement éprouvée. Cela ne veut pas pour autant dire
au point et brevetés. Cela a considérablement réduit l’intérêt, par que de bonnes solutions n’existent pas, pour preuve le très large
ailleurs élevé, de cette filière technologique. développement que cette filière technologique a eu.
En effet [11], malgré cela, la technologie MCM-S (également Nota : les utilisateurs de cette technologie sont en effet nombreux de par le monde :
appelée MCM-D inorganic par les Américains) est néanmoins AT&T (PolyHIC), IBM, Hughes-HDMI, MMS, General Electric-HDI, OKI, IMC, Fujitsu, Toshiba,
Thalès (ex Thomson-CSF Microélectronique) en France, à Chateaubourg, mais aussi des
considérée comme plus robuste, plus facile à câbler (en raison de céramistes comme NTK et Kyocera. Plusieurs d’entre eux déjà cités dans le paragraphe
la dureté du diélectrique), plus compatible avec les procédés de précédent possèdent à la fois une technologie MCM-S et une technologie MCM-D. De plus,
réparation et plus fiable sous contraintes thermiques, que la filière il doit être considéré que cette liste n’est pas exhaustive tant les apparitions ou disparitions
sont fréquentes, dues à la fois aux évolutions technologiques qu’aux rachats et regroupe-
technologie MCM-D organique dont la description suit. ments de sociétés.
2.2.2.2 MCM-D ou procédé « par dépôts » ■ Substrats
De ce qui précède, on comprend immédiatement l’intérêt majeur Les types de substrats utilisés en technologie MCM-D sont par-
d’un diélectrique organique polymère. Celui-ci est en effet plus ticulièrement nombreux.
facile à déposer en couches plus épaisses, présentant moins Le silicium reste un matériau de choix assez souvent utilisé,
d’effets capacitifs parasites et générant moins de contraintes cependant les céramiques représentent probablement la majorité
internes. De plus, il présente une meilleure « planarisation » que le des applications. Parmi celles-ci, citons l’alumine haute pureté
SiO2 , lequel reproduit et accentue les reliefs des couches glassivée sur laquelle il est possible de déposer directement un
sous-jacentes plus qu’il ne les efface, ainsi qu’une constante dié- film mince de métal, ou bien l’alumine normale « planarisée » par
lectrique plus faible, favorable aux circuits rapides. Enfin, sa mise dépôt préalable d’une couche mince isolante. Le nitrure d’alumi-
38
E3366
nium , AIN, recueille de plus en plus de suffrages en raison de son

excellente conductivité thermique. L’oxyde de béryllium n’est que Encadré 2 – Module d’élasticité d’un diélectrique
peu employé en raison de sa dangerosité. Les verres sont moins polymère [11]
utilisés pour les grands substrats, en raison de leur fragilité.
Les substrats métalliques isolés peuvent aussi, parfois, être uti- Les propriétés mécaniques d’un polymère sont pour une
lisés. Dans ce cas, on préfère des matériaux à coefficient de dilata- grande partie déterminées par la relation contrainte (force
tion accordé à celui du silicium et à forte conductivité thermique, appliquée par unité de surface)/déformation, ε = f (σ ) illustrée
par la courbe suivante :
1
Cu-Mo-Cu par exemple. On cite parfois l’usage d’un matériau
composite comme le Cu-SiC-Cu.
σ (Pa)
Enfin, de plus en plus, des « MCM composites », laminés cou- σ 2
ches minces, sont utilisés [2]. Ils consistent à déposer un réseau E=
ε
MCM-D de peu de couches (2 à 3) sur un support de type MCM-C 1
ou MCM-L beaucoup moins dense, mais moins onéreux, qui
contient déjà quelques couches peu exigeantes en termes de den-
sité, les plans de masse et d’alimentation par exemple. Ils bénéfi-
cient ainsi à la fois des avantages de l’un et de l’autre. On les
nomme alors MCM-D/C ou MCM-D/L. Le tableau 1 donne quelques
éléments comparatifs entre les trois filières MCM-L (prise comme
référence dans l’étude), MCM-C haute température (ou HTCC) et
MCM-D polyimide. ε (%)
(0) avec ε déformation, exprimée en pourcentage d’allonge-

ment du matériau, par rapport à sa longueur initiale,
σ force appliquée, ou contrainte, en pascals,
Tableau 1 – Comparaison MCM-L/MCM-C/MCM-D
E module d’élasticité, rapport de la contrainte à la
(d’après [2])
déformation dans la zone élastique ; module dit « de
MCM-C MCM-D Young » dans la région linéaire des faibles déforma-
Paramètre comparatif MCM-L tions, s’exprime en pascals,
(HTCC) (polyimide)
1 point de fléchissement, ou limite entre la zone des
déformations élastiques et la zone des déformations
Largeur de ligne (µm) 100 100 25
plastiques,
2 point de cassure, limite de la région plastique.
Pas des lignes ..... (µm) 250 200 50
Plus le module d’élasticité est élevé, plus grande est la force
nécessaire pour déformer le polymère. Le module d’élasticité
Taille des vias ..... (µm) 150 100 25 (ou de Young) sert ainsi à mesurer la raideur et la dureté d’un
polymère.
Pas des vias ........ (µm) 300 250 75
● BCB (benzocyclobutène) : monosources, commercialisés par
Constante diélectrique 4,5 9,5 3,5 Dow Chemical sous le nom Cyclotene, les BCB plus récents sont
livrés sous forme de résine « état-B », c’est-à-dire prépolymérisés,
puis cuits à température plus basse, 210 à 250 oC. Leurs avantages
250 冣
冢 -----------
300
75 冣
冢 -----------
300
Densité relative 2 2
d’interconnexion
1 ≈ 1,4 ≈ 16 incontestables sont une meilleure « planarisation » ainsi qu’une
constante diélectrique et une absorption d’eau plus faibles. Ils
Longueur relative 250 75 existent également en version photo-imageable.
d’interconnexion
1 -----------
300
≈ 0,8 -----------
300
≈ 0,3 ● Cyanate esters (CE) : moins utilisées, les résines cyanate ester
consistent en des mélanges propriétaires à base de résine triazine et
Temps de propagation 250 9,5 75 3,5 d’autres matériaux acryliques.
relatifs 1 ----------- ---------- ≈ 1,2 ----------- ---------- ≈ 0,2
300 4,5 300 4,5 ■ Conducteurs
Les conducteurs compatibles sont entre autres choisis parmi les
métaux suivants.
■ Diélectriques ● Aluminium : très courant, bon marché et bien maîtrisé dans les
techniques semi-conducteurs, ce métal a de bonnes propriétés élec-
Les diélectriques les plus courants sont les suivants. triques et une bonne résistance à l’oxydation. Il souffre néanmoins
● Polyimides (Pl) : le polyimide résulte de la réaction d’un dianhy- de ne pas pouvoir être rechargé par voie électrolytique.
dride aromatique (PMDA) avec un diamine aromatique (ODA), les- ● Cuivre : le cuivre présente des caractéristiques électriques
quels donnent en première réaction l’acide polyamique soluble meilleures que l’aluminium ainsi qu’une plus grande résistance à
(PAA), lequel peut être considéré comme le monomère du poly- l’électromigration. Il est facilement déposé sous vide ou par électro-
imide. La polymérisation à 350 ou 400 oC du PAA donne le poly- déposition mais s’oxyde rapidement. Une barrière de chrome ou de
imide, mais le PAA réagit avec le cuivre, ce qui complique le titane est nécessaire avec le polyimide (en effet, le cuivre est attaqué
procédé. De très nombreuses variantes existent : Pyralin, PIQ, par l’acide polyamique, monomère du polyimide), ce qui n’est pas
Syntorg (ou PPQ), Probamide, Ultradel, etc., dont certaines à nécessaire avec le BCB.
faible CTE ou d’autres avec agent photosensible incorporé, les PID ● Or : de coût plus élevé, l’or présente de bonnes propriétés élec-
ou diélectriques photo-imageables. triques ainsi qu’un dépôt relativement aisé (dépôt sous vide, par
Les polyimides sont multisources, ce qui est un énorme avan- voie électrolytique ou chimique). Idéal pour les finitions en raison de
tage. son inertie vis-à-vis de la corrosion, il nécessite cependant une
Nota : DuPont, Hitachi Chemical, Cemota/IFP, Ciba Geigy, Amoco, Toray sont les princi- couche d’accrochage et une barrière, généralement en nickel,
paux fabricants de polyimides. chrome, titane ou alliage titane/tungstène.
39
1
40
E3400
Packaging des circuits intégrés

par Jean-Luc DIOT
Gérant AssemblinnoV, Grenoble, France
Note de l’éditeur : Cet article est l’édition remaniée de l’article [E 3 400] intitulé
« Packaging des circuits intégrés » paru en 2005, rédigé par Xavier SAINT MARTIN.
1
1. Contexte et enjeux ......................................................................... E 3 400v2 – 2
1.1 Rôle du packaging .............................................................................. — 2
1.2 Besoins de packaging ........................................................................ — 3
1.2.1 Grand public ............................................................................ — 3
1.2.2 Médical, militaire, spatial et aéronautique ............................. — 4
1.3 Circuits intégrés ................................................................................. — 4
2. Procédés d’assemblage ................................................................. — 5
2.1 Amincissement / découpe ................................................................... — 5
2.2 Report des puces ................................................................................ — 6
2.3 Câblage filaire .................................................................................... — 6
2.4 Puces nues montées retournées (flip chip) ....................................... — 8
2.5 Encapsulation ..................................................................................... — 9
2.6 Finition ................................................................................................ — 10
2.7 Emballage ........................................................................................... — 10
2.8 Rendements d’assemblage ................................................................ — 11
3. Supports d’interconnexion ........................................................... — 11
3.1 Généralités ......................................................................................... — 11
3.2 Support d’interconnexion métallique ................................................ — 11
3.3 Supports d’interconnexion céramiques ............................................ — 12
3.4 Supports d’interconnexion organiques ............................................. — 12
3.5 Nouveaux supports d’interconnexion ............................................... — 13
4. Boı̂tiers.............................................................................................. — 13
4.1 Boı̂tiers par insertion.......................................................................... — 14
4.2 Boı̂tiers pour montage en surface (à grille métallique) .................... — 14
4.3 Boı̂tiers de type QFN .......................................................................... — 15
4.4 Boı̂tiers matriciels (de type BGA) ...................................................... — 15
4.5 Chip Scale Packages (CSP) ................................................................ — 18
5. Performances électriques des assemblages.............................. — 19
5.1 Transmission du signal ...................................................................... — 19
5.2 Puissance et bruits ............................................................................. — 20
6. Performances thermiques ............................................................. — 20
6.1 Résistance thermique ......................................................................... — 20
6.2 Modes de transfert thermique ........................................................... — 20
7. Fiabilité des assemblages ............................................................. — 21
7.1 Essais de fiabilité ............................................................................... — 22
7.2 Exemples de défaillances dues à l’environnement ........................... — 22
7.3 Contraintes thermomécaniques ......................................................... — 22
8. Conclusion........................................................................................ — 23
9. Glossaire ........................................................................................... — 23
10. Sigles et symboles .......................................................................... — 24
Pour en savoir plus.................................................................................. Doc. E 3 400v2
vec une augmentation soutenue de plus de 8% par an depuis 1985,

A l’électronique est aujourd’hui présente partout dans notre vie quoti-
dienne et professionnelle. Les ventes des seuls composants électroniques ont
représenté en 2016 près de 340 milliards de dollars, dont 80% pour les seuls
circuits intégrés.
Parution : août 2017
Copyright © - Techniques de l’Ingénieur - Tous droits réservés E 3 400v2 – 1
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E3400
PACKAGING DES CIRCUITS INTÉGRÉS –––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––
Cette croissance soutenue de la microélectronique a toujours été portée par

l’émergence d’applications nouvelles : électronique d’infrastructure dans les
années 80, PC au tournant des années 90, Internet à la fin du XXe siècle, puis
dernièrement applications nomades (smartphone notamment) et enfin Internet
des objets (IoT : Internet of Things). Le packaging a permis d’accompagner cette
croissance grâce à trois ruptures technologiques majeures :
– la généralisation des boı̂tiers pour montage en surface (CMS) à partir du
1
milieu des années 80 ;
– l’introduction des boı̂tiers sur supports organiques à partir du milieu des
années 90, ceci a permis d’augmenter de manière importante le nombre de
contacts (de contacts uniquement périphériques à des matrices de contacts) ;
– la généralisation, à partir du milieu des années 2000, de boı̂tiers dédiés pour
chaque application.
La fonction première du packaging est de rendre manipulable les circuits
intégrés et ainsi d’établir les interconnexions électriques avec le circuit client (cir-
cuit imprimé) grâce à des formats standardisés (identiques à tous les fabricants).
Bien évidemment, le packaging permet aussi de dissiper la chaleur dégagée lors
du fonctionnement du composant et de protéger la puce microélectronique de
l’environnement, participant ainsi à la fiabilité du composant. Pour les typologies
de boı̂tiers émergeantes, cette frontière entre puce et boı̂tier tend à s’estomper.
Dans un premier temps, nous décrivons en détail les principales étapes uni-
taires d’assemblage et les quatre principaux types de substrats d’interconne-
xions associés (métal, céramique, organique et nouveaux substrats 3D). Ceci
nous permet ensuite de décrire les principaux types de boı̂tier, dont ceux dédiés
principalement aux applications portables et à l’Internet des Objets.
Ensuite, le rôle du packaging en termes de performances thermiques et élec-
triques est souligné. Bien que les principaux fabricants réalisent des essais envi-
ronnementaux, de la qualification d’un composant nouveau à la phase commer-
ciale, les conditions d’utilisation client déterminent la fiabilité globale de la
fonction. Avec l’émergence de boı̂tiers très compacts, la fiabilité de deuxième
niveau, c’est-à-dire celle correspondant au boı̂tier monté sur circuit imprimé, est
un point à prendre en compte dès la conception d’un circuit.
Un glossaire et un tableau de sigles et de symboles sont présentés en fin
d’article.
– la mécanique, qui traite des machines d’assemblage, des tolé-

1. Contexte et enjeux rances dimensionnelles des composants, des problèmes de mesu-
res, des outillages de fabrication ;
– la statistique, qui permet d’analyser les procédures de fabrica-
tion et de prédire la fiabilité des produits fabriqués.
1.1 Rôle du packaging Le packaging n’a pas pour seul rôle de relier électriquement les
différents éléments électroniques composant une fonction, il doit
Le packaging des puces microélectroniques permet d’établir les assurer :
interconnexions et l’environnement nécessaires aux circuits
intégrés pour traiter ou stocker de l’information. Il correspond en – leur liaison électrique ;
fait au premier niveau de packaging d’un système microélectro- – leur liaison mécanique, permettant le report du composant sur
nique classique. Pour plus d’informations, le lecteur peut se référer une carte (deuxième niveau de packaging). Pour cela, le format du
à l’article [E 3 401] du présent traité. Le packaging fait intervenir un boı̂tier doit répondre à un standard ; les standards les plus usités
certain nombre de compétences scientifiques et techniques parmi sont définis par l’organisme de normalisation internationale
lesquelles : JEDEC (Joint Electron Device Engineering Council) ;
– leur liaison thermique, en créant un chemin thermique permet-
– l’électronique, qui traite des caractéristiques électriques des tant de dissiper la chaleur générée lors du fonctionnement du cir-
assemblages, de façon à tirer le meilleur parti des performances cuit intégré vers l’ambiant ;
des circuits intégrés et des autres composants ; – leur protection chimique, mécanique, aux rayonnements et
– la science des matériaux (métalliques, céramiques et plus généralement la fiabilité attendue du composant électronique ;
organiques), les techniques d’assemblage, la thermique et les – l’adéquation des coûts des assemblages à leur offre
simulations ; commerciale.
E 3 400v2 – 2 Copyright © - Techniques de l’Ingénieur - Tous droits réservés
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E3400
–––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– PACKAGING DES CIRCUITS INTÉGRÉS
1.2 Besoins de packaging Ce sont les progrès constants des technologies du semi-conduc-
teur qui soutiennent la course en avant vers des complexités crois-
Historiquement, la croissance soutenue de l’électronique (de santes. Les utilisateurs sont toujours friands de fonctionnalités
l’ordre de 8 à 10% par an, depuis l’origine) a correspondu à plu- accrues ; cet intérêt explique entre autres l’explosion de l’électro-
sieurs transitions majeures. À l’origine, se sont développées une nique personnelle et nomade (un smartphone actuel dépasse la
puissance de calcul totale qu’avait la NASA lors des missions
électronique d’infrastructure dans les années 80 (ordre de grandeur
Apollo). C’est aussi grâce à l’intégration rendue possible par les
mondial de 10 millions d’unités), celle des PC dans les années 90
technologies des semi-conducteurs qu’Internet et l’Internet mobile
(ordre de grandeur de 100 millions) puis celles des applications sont devenus partie intégrante de notre vie de tous les jours.
1
mobiles depuis les années 2000 (ordre de grandeur 1 milliard).
En 2016, le marché du smartphone s’est stabilisé (mais avec plus
1,5milliard de smartphones vendus dans le monde) et le relais de
1.2.1 Grand public
croissance est constitué en 2017 par les applications nomades Les produits grand public représentent la très grande majorité
regroupées sous le vocable d’internet des objets (IoT : Internet of des circuits intégrés produits. La contrainte principale est de pro-
Things). duire au plus bas coût, bien que les consommateurs soient de
plus en plus exigeants et que la qualité soit un argument de
En termes de packaging, cette croissance s’est effectuée grâce à
vente. Un coût de fabrication bas peut s’obtenir par une optimisa-
3 ruptures technologiques majeures (le propos ici n’étant pas de tion de la production (les sites d’assemblage sont principalement
donner une vision exhaustive de tous les boı̂tiers présentés concentrés en Asie du Sud-Est), même si l’on fabrique des produits
figure 1) : complexes. Enfin, tous les composants destinés à l’électronique
la généralisation des boı̂tiers pour montage en surface (CMS) automobile (injection électronique, gestion du freinage) doivent
à partir du milieu des années 80, ce qui correspondait à la prendre en compte des contraintes d’environnement très sévères
généralisation des boı̂tiers surmoulés sur grille métallique ; tout en garantissant un fonctionnement sans faille. On estime que
l’électronique embarquée dans une voiture représente actuelle-
l’introduction des boı̂tiers sur supports organiques à partir du
ment jusqu’à 20% de son coût.
milieu des années 90, qui a permis d’augmenter de manière
importante le nombre de contacts, puisqu’on est passé de Les produits dits grand public ont souvent été le véhicule idéal
contacts en périphérie du boı̂tier à une matrice de contacts pour l’introduction de techniques de packaging originales dont la
(toute la surface du boı̂tier) ; diffusion s’est étendue à d’autres secteurs de l’industrie considérés
comme plus professionnels. À titre d’exemple, on peut citer les boı̂-
la généralisation, à partir du milieu des années 2000, de boı̂- tiers mémoires avec empilage de puces (clés de stockages USB
tiers dédiés pour chaque application (nous revenons plus en commerciales). La miniaturisation est une autre caractéristique de
détails sur les technologies mises en œuvre dans la fabrica- ces familles de produits et, sauf pour des produits dont la taille
tion de ces boı̂tiers dans le paragraphe 4.5) ; cette dernière est déterminée par un élément incompressible (capacité d’une
rupture technologique a correspondu notamment à l’appari- machine à laver, dimension des touches d’un clavier), on assiste à
tion de boı̂tiers de taille similaire à celle de la puce (chip une extraordinaire réduction de la taille prise par l’électronique.
scale packages) et à l’émergence du wafer level packaging, Cette course à la miniaturisation a engendré des solutions packa-
qui permet de se passer de boı̂tiers. ging originales.
1re RUPTURE 2e RUPTURE 3e RUPTURE
Embedded
FCBGA TSV
Polymer RF-Module
WLCSP WLCSP
FCCSP
Bumping Fan out
Enhanced Hybrid FC+WB WLCSP
BGA
LQFP LGA Finger Print
SOJ LBGA
LQFP Sensor
COS BGA
P-DIP PLCC SSOP Film BGA MCM BGA
Enhanced
QFP PoP
TO220 Stacked-BGA MAP-POP
uBGA
QFP TSOP FC-POP
BGA
SOP VFBGA
TFBGA
BCC
(mini WFBGA 3D-TSV
BGA)
FC-QFN
QFN aQFN
1985 1990 1995 2000 2005 2010 2015
Figure 1 – Évolution du packaging microélectronique (d’après William CHEN, ASE, forum MiNaPAD, Grenoble 2011)
43
E3400
1.2.2 Médical, militaire, spatial et aéronautique plots sur quasiment toute la surface du circuit intégré. Une des
conséquences de l’augmentation de la complexité des circuits inté-
C’est dans ces domaines que les assemblages sont les plus coû- grés étant bien entendu l’augmentation du nombre de plots de sor-
teux, du fait : tie, le report flip-chip s’est progressivement imposée et prédomine
– de la nécessité de fiabiliser et de renforcer certains ensembles, depuis les nœuds technologiques 45nm et 32nm (c’est-à-dire la fin
ces contraintes imposent souvent de les rendre complètement her- des années 2000).
métiques à leur environnement ; ils font donc appel à des maté-
riaux nobles ;
– de contraintes particulières : biocompatibilité, résistance à 1.3.2 Évolution des procédés d’assemblage
1 l’irradiation, résistance à des variations extrêmes de température ;

– de fabrication en petites séries les investissements en recher-
che et développement sont donc à amortir sur ces petites séries ;
Depuis la fin des années 90, les procédés de fabrication des cir-
cuits intégrés ont connu plusieurs avancées technologiques qui ont
eu une incidence notable sur les procédés d’assemblage.
– de procédures de contrôle et d’assemblage plus strictes.
Pour ces contraintes et également pour des raisons de confiden- 1.3.2.1 Métallisation cuivre
tialité, ces produits sont toujours assemblés majoritairement chez
les intégrateurs eux-mêmes, ou proches de chez eux (sites habili- Historiquement, les métallisations des circuits intégrés étaient en
tés) ; ils représentent donc une part importante des activités de aluminium. Pour limiter les échauffements, les niveaux internes de
packaging en France. métallisation ont été remplacés par des métallisations cuivre (la
résistivité électrique du cuivre étant de près de la moitié de celle
de l’aluminium) : c’est le procédé Damascène introduit à partir du
1.3 Circuits intégrés nœud technologique 130nm. Les principales conséquences sur
l’assemblage sont :
Le circuit intégré, aussi appelé puce microélectronique, est
constitué de plusieurs types fonctions électroniques plus ou – sur la découpe des wafers : les puces sont toujours principale-
moins complexes, intégrant souvent plusieurs types de compo- ment individualisées par découpe mécanique avec de l’eau déioni-
sants électroniques élémentaires sur un même substrat semi- sée (rôle de lubrifiant et d’élimination des déchets). Un effet de pile
conducteur. Le substrat est généralement un substrat en silicium entre la métallisation externe d’aluminium et les niveaux internes
monocristallin appelé wafer qui peut atteindre 30cm de diamètre en cuivre est susceptible de se produire lors de cette opération, il
(12pouces). La filière technologique la plus utilisée pour la réalisa- a donc été nécessaire de diminuer la résistivité de l’eau (par exem-
tion des circuits intégrés est la filière C-MOS (Complementary ple par bullage de gaz carbonique, CO2),
Metal-Oxide Semiconductor). En fonction de l’évolution des procé- – sur le câblage filaire (fils or) : pour limiter la croissance exces-
dés de fabrication, des nœuds technologiques correspondant à la sive des intermétalliques Au-Al, des fils or dopés palladium ont été
résolution des procédés de lithographie ont été définis depuis le introduits.
nœud 10mm en 1971 pour atteindre la dizaine de nanomètres vers
2015.
1.3.2.2 Permittivité basse
Par exemple, le processeur A10 Fusion de l’iPhone7 d’Apple La vitesse de propagation d’un signal (Vp) dépend de la permitti-
(mis sur le marché en 2016) comprend 3,3milliards de transis- vité effective eeff du matériau concerné suivant la formule :
tors élémentaires pour une taille de 125mm2.
Vp = C 0 εeff (1)
Les circuits intégrés représentent 80% des ventes de composants
microélectroniques (les 20% restant sont les composants discrets, avec C0 vitesse de propagation dans le vide.
capteurs et optoélectroniques). On peut les regrouper en quatre
grandes familles d’importance similaire : circuits logiques, circuits Dans le cas où des matériaux différents environnent la ligne
analogiques, microprocesseurs et mémoires. considérée, la permittivité électrique effective dépend des permitti-
vités relatives et des épaisseurs de ces matériaux.
Le propos dans ce chapitre n’est pas de rentrer dans le détail des
fonctionnalités des circuits intégrés (ni de leur fabrication), mais de Pour améliorer les vitesses de propagation, on a ainsi remplacé,
s’intéresser à l’impact des évolutions des circuits intégrés sur le pour les nœuds technologiques avancés (à partir du nœud 90nm,
packaging. au début des années 2000), les isolants classiques par des maté-
riaux avec des permittivités effectives plus basses (low k) obtenus
1.3.1 Densité en réalisant des isolants poreux. Ces matériaux sont plus fragiles
mécaniquement et de plus hygroscopiques, et plus le nœud
Une limitation du nombre de fonctions intégrées dans une
unique puce peut provenir du packaging lui-même : si le nombre
des entrées/sorties est grand, il peut être nécessaire d’augmenter 4,4 cm2
la taille de la puce uniquement pour y loger en périphérie ces 2,6 cm2
plots de sortie, bien que ses éléments actifs tiennent sur une sur- 1,1 cm 2
face plus faible (figure 2). Lors de l’opération de tri électrique des
wafers (wafer probing), les pointes assurant le contact électrique
perturbent la métallisation des plots, empêchant un câblage fiable ;
la réduction des pas des plots a donc conduit à définir sur les plots
une zone pour le tri électrique et une zone pour le câblage : géné-
ralisation de plots rectangulaires pour les pas inférieurs à 50mm
a pas : 100 µm b pas : 150 µm c pas : 200 µm
(début des années 2000). En 2017, il est possible industriellement
de connecter un circuit intégré grâce à un câblage de fils au pas
de 35 à 40mm, mais on peut considérer que la limite physique des Pour la même surface active dans le silicium (zone bleue), le pas
procédés de câblage filaire est pratiquement atteinte. d’interconnexion détermine la taille de la puce.
Cette contrainte n’existe que dans les cas où les plots ne peuvent
être répartis qu’à la périphérie du circuit intégré. Le procédé Figure 2 – Influence du pas des plots de sortie sur la taille de puce
d’assemblage dit « flip chip » (§ 2.4) autorise la répartition de pour 400 plots
44
E3400
–––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– PACKAGING DES CIRCUITS INTÉGRÉS
Tableau 1 – Évolution des caractéristiques mécaniques des isolants

Nœud technologique Dureté Module d’Young
Diélectrique e
(en mm) (en GPa) (en GPa)
250 silice 4,3 9 80
180 verre (FSG) 3,7 9 55-70
130 verre (FSG) 3,7 9 55-70 1

90 low k1 3-3,1 1,5 9
65 low k1 3-3,1 1,5 9
45 low k2 2,5-2,7 1 6
32 low k2 2,2 0,8 4
technologique est récent plus l’isolant est poreux (tableau 1). Les
principales conséquences en termes d’assemblage sont :
1 000
– sur la découpe des wafers : la découpe mécanique reste la tech-
nique la plus utilisée. En raison de la fragilité de ces isolants Circuits imprimés
poreux, des modifications ont été effectuées au niveau des chemin
de découpe (crack stops) et avant la découpe proprement dite, une 100
Taille de l’élément (µm)
opération d’ablation par laser des chemins de découpe semble se

généraliser ;
– sur l’encapsulation : la majorité des boı̂tiers étant encapsulée 10
avec des résines organiques (§ 4), leurs caractéristiques doivent
être adaptées de manière à offrir un Coefficient de Dilatation Circuits intégrés
Thermique (CDT) le plus proche possible de celui de la puce 1
semiconductrice, grâce à des taux de charge en silice importants
(plus de 80% en volume) ; on obtient ainsi des CDT inférieurs à
10ppm. C-1. D’autre part, les particules de silices utilisées sont 0,1
sphériques (silice synthétique de taille micronique) de manière à
éviter de créer localement des contraintes.
0,01
1.3.3 Course à l’intégration : le more than Moore
1970 1980 1990 2000 2010 2020
Dès l’origine de l’électronique (milieu des années 1960), Gordon Année
Moore (fondateur d’Intel) avait postulé que la complexité des cir-
cuits intégrés doublerait tous les 2 ans et, de manière concomi-
tante, que leur prix serait divisé par 2 (500 000 transistors coûtent Figure 3 – Évolution comparée de la densité des circuits intégrés
en 2017 moins chers qu’un grain de riz). Or, les limites physiques et des circuits imprimés (adapté de BPA & SOFRES Conseil Estimates)
de l’intégration sur silicium sont en passe d’être atteintes.
Pour pallier ces limitations, on espère que le packaging contri- d’interconnexion et de procédés d’assemblage qui garantit le résul-
buera à la poursuite de l’intégration d’où le concept de more than tat final et le meilleur compromis entre les multiples contraintes,
Moore (plus loin que la loi de Moore). Ceci avait été anticipé dès le souvent contradictoires, auxquelles doit répondre un ensemble
début des années 2000, notamment avec plusieurs développe- électronique. Lors de la conception d’un assemblage électronique,
ments en termes de packaging ; par exemple, boı̂tiers avec plu- l’ensemble de ces contraintes doit être pris en compte de façon
sieurs puces (modules MCM Multi-Chip Modules), boı̂tiers avec homogène.
puces empilées (stacked dice packages), puces intégrées dans le
support organique (embedded die packaging), etc. Nous décrivons dans ce chapitre les étapes majeures des procé-
dés d’assemblage d’une puce de circuit intégré sur support d’inter-
Or, la densité des supports d’interconnexion a crû considérable- connexion (§ 3), regroupés dans les synoptiques de la figure 4.
ment moins vite que celles des circuits intégrés : entre les années
1970 et 2017, la densité des circuits intégrés a augmenté d’un fac-
teur 1000, alors que celle des supports d’interconnexions ne l’a
été que d’un facteur 5 (figure 3). Pour répondre à ce défi, l’introduc- 2.1 Amincissement/découpe
tion de nouveaux supports d’interconnexion est nécessaire (§ 3).
Pour des raisons évidentes de facilité de manipulation et de rigi-
dité mécanique, les wafers ont lors de leur fabrication une épais-
seur importante (par exemple, 725mm pour les wafers 300mm).
2. Procédés d’assemblage La première étape de l’assemblage sera donc une mise à épais-
seur des wafers qui sera fonction du boı̂tier ; 250mm peut être
considérée comme standard mais pour les boı̂tiers fins ou les
Pour concevoir et réaliser un assemblage électronique, le spécia- empilages de puces, l’épaisseur peut être plus faible (en 2017, des
liste dispose d’une part de supports d’interconnexion et, d’autre épaisseurs de 50mm sont fréquentes (par exemple pour les stacked
part, de procédés d’assemblage. C’est l’association de supports dice packages).
45
E3400
années 2000 cette étape a été remplacée par un transfert de fichier

CÂBLAGE REPORT FLIP-CHIP informatique (élimination d’une opération susceptible aussi de pol-
luer les bonnes puces).
AMINCISSEMENT WAFER (*) AMINCISSEMENT WAFER (*)
Une des conséquences de l’opération d’amincissement des
wafers est l’absence de métallisation en face arrière. Seul le report
DÉCOUPE PUCES DÉCOUPE PUCES
des puces par collage sera donc possible. Les colles utilisées sont
principalement des résines thermodurcissables et nécessitent après
REPORT PUCE REPORT FLIP CHIP report une étape de polymérisation (généralement en étuve). Pour
1
des raisons de standardisation, les colles chargées de particules
CÂBLAGE PUCE UNDERFILL (*) argent ont tendance à être considérées comme le standard des
lignes d’assemblage industrielles. Ces colles servent à polariser la
face arrière des puces, elles sont chargées avec 60 à 70% (en poids)
ENCAPSULATION ENCAPSULATION (*)
de plaquettes d’argent et possèdent une conductivité thermique de
l’ordre de 2W.m-1.K-1. Des colles de développement plus récent
FINITION BOÎTIER FINITION BOÎTIER permettent d’atteindre des conductivités de 10 à 25W.m-1.K-1.
L’épaisseur moyenne de colle est de 20 à 25mm ; elle peut être
TEST ÉLECTRIQUE TEST ÉLECTRIQUE parfaitement contrôlée par l’ajout de spacers dans la colle (billes
qui calibrent l’épaisseur du dépôt).
INSPECTION FINALE INSPECTION FINALE
Pour les boı̂tiers avec empilage de puce (stacked dice (§ 4.4.1)),
les colles doivent être, bien entendu, isolantes et des films de
EMBALLAGE EMBALLAGE colle, déposés avant la découpe des puces, ont été élaborés au
milieu des années 2000 pour faciliter la réalisation de tels boı̂tiers
EXPÉDITION EXPÉDITION (débordements de colle évités). Le film-on-wire est le dernier déve-
loppement pour ce type de boı̂tiers : il permet de reporter directe-
Les étapes avec astérisque sont optionnelles. ment une puce sur les fils de câblage de la puce de l’étage inférieur,
sans report intermédiaire d’une entretoise (généralement puce fac-
Figure 4 – Synoptique des principales opérations d’assemblage tice dite interposer § 4.4.1).
2.3 Câblage filaire

Le câblage filaire (wire bonding) consiste à souder un fil entre les
deux plots des éléments à interconnecter, cette technique reste la
plus répandue pour l’assemblage des circuits intégrés : en 2017,
près de 75% d’entre eux sont toujours connectés par cette tech-
nique. Les équipements modernes ont beaucoup bénéficié de
l’augmentation de puissance de l’électronique de pilotage : ils com-
portent des systèmes de reconnaissance optique et des automatis-
mes qui leur permettent de fonctionner plusieurs heures sans
l’intervention d’un opérateur. Deux techniques de base sont utili-
sées : le ball bonding et le wedge bonding.
Figure 5 – Wafers amincis après stress release (source IPDIA)
Pour réaliser une liaison métal-métal, on dispose de deux tech-
niques principalement : le soudage et le brasage. Le brasage
À de telles épaisseurs, les wafers de silicium perdent leur rigidité consiste à réaliser une liaison métallurgique avec fusion d’un
mécanique (figure 5). Or, le silicium étant un matériau fragile sur le élément d’apport. Au contraire, une soudure consiste à lier
plan mécanique, les éventuels défauts résultant de la mise à épais- directement les éléments à assembler, sans élément d’apport,
seur peuvent engendrer des défauts catastrophiques, soit en cours comme dans le cas du câblage filaire.
d’assemblage, soit en fonctionnement. Pour les épaisseurs de
wafers inférieures à 200mm, il convient donc d’effectuer une opéra-
tion finale de libération des contraintes (stress release), par exem- 2.3.1 Wedge bonding
ple un polissage. Le fil, constitué le plus souvent d’aluminium comportant 1% de
La séparation des puces s’effectue principalement par sciage silicium, est guidé par un outil qui l’applique sur le plot à câbler.
mécanique sur un support adhésif souple qui permet ensuite La combinaison pression/vibrations ultrasonores permet, à tempé-
l’extraction des puces individuelles lors de l’opération de report. rature ambiante, l’abrasion de la métallisation du plot et du fil (rup-
Classiquement, des lames de largeur 25 à 30mm sont utilisées ture des oxydes) et donc la réalisation de la liaison métallurgique
pour cette opération, avec une éventuelle préparation préalable du Al/Al entre le fil et le plot à connecter. La vitesse de câblage des
chemin de découpe (par exemple : ablation laser pour les nœuds équipements wedge bonding est dans la gamme de 5 fils par
technologiques les plus avancés). La largeur du chemin de découpe seconde. La figure 6 montre une vue de ce mode de connexion.
doit, bien entendu, être la plus réduite possible pour optimiser le Compte tenu du faible encombrement du fil dans la zone de sou-
nombre de puces par wafers. En 2017, les chemins de découpe ont dure (la partie écrasée fait moins de 1,5 fois le diamètre du fil ini-
typiquement des largeurs de 80, voire de 60mm. tial), ce type de câblage a longtemps été celui qui permettait les
plus grandes densités de câblage, soit 50mm mais avec plots de
câblage rectangulaires en raison de la forme des outils. Il est main-
2.2 Report des puces tenant principalement réservé aux assemblages haute fiabilité en
raison de la grande fiabilité de la soudure Al/Al.
Les équipements automatiques qui réalisent l’opération de
report des puces peuvent atteindre des vitesses de plus de 2.3.2 Ball bonding
4000 composants par heure avec une précision de placement infé-
rieure à 50mm. Traditionnellement, un encrage des puces défec- La première technique appliquée au ball bonding a été la thermo-
tueuses du wafer (après probing) était effectué, mais depuis les compression. Ce procédé consiste à réaliser une diffusion métal-
46
E3401
Procédés de packaging
et d’interconnexion de composants
électroniques 1
par Gilles POUPON
Expert International
CEA-LETI, Minatec, Grenoble, France
1. Contexte et évolutions ............................................................................... E 3 401 - 2

1.1 Enjeux .......................................................................................................... — 2
1.2 Quelques rappels ........................................................................................ — 2
1.3 De l’intégration individuelle aux procédés collectifs ............................... — 3
2. Assemblage et catégories d’interconnexion............................................ — 4
2.1 Câblage filaire (wire bonding).................................................................... — 5
2.2 Tape Automated Bonding (TAB)................................................................ — 6
2.3 Flip chip........................................................................................................ — 7
3. Catégories de packaging............................................................................ — 11
3.1 Système sur puce (system on chip) .......................................................... — 12
3.2 System in package ...................................................................................... — 12
4. Procédés d’encapsulation .......................................................................... — 15
4.1 Encapsulation individuelle (single chip package) .................................... — 15
4.2 Encapsulation au niveau du substrat ........................................................ — 17
4.3 Packaging intégré (ou enfoui) (embedded wafer level packaging) ........ — 18
5. Intégration 3D ............................................................................................. — 20
5.1 Enjeux .......................................................................................................... — 20
5.2 Différents niveaux d’intégration 3D........................................................... — 21
5.3 Schéma d’intégration et étapes technologiques 3D ................................ — 22
5.4 Interposeur : l’intégration 2,5D — 27
6. Conclusion ................................................................................................... — 27
7. Glossaire ...................................................................................................... — 27
8. Tableau de sigles ........................................................................................ — 28
Pour en savoir plus .............................................................................................. Doc. E 3 401
a pénétration de l’électronique dans pratiquement tous les segments de

L la société (communications, transport, éducation, agriculture, divertisse-
ment, soins de santé, contrôles environnementaux, recherche et défense)
contribue à l’accélération des procédés technologiques pour réaliser les com-
posants et, par conséquence, leur intégration. Répondre à la diversité de la
demande, pour un coût moindre et avec une meilleure performance est
impossible sans changements majeurs dans l’architecture, les matériaux et
les procédés d’encapsulation (« packaging ») des composants et modules
électroniques. Ces nouvelles technologies de packaging s’appellent « system-
in-package », « wafer level packaging », « intégration 3D », « through silicon
vias » et « interposeurs ». Les besoins en composants étant en perpétuelle
croissance, il faut faire face à deux évolutions majeures qui concernent d’une
Parution : mai 2016
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E 3 401 – 1
47
E3401
PROCÉDÉS DE PACKAGING ET D’INTERCONNEXION DE COMPOSANTS ÉLECTRONIQUES __________________________________________________________
part la diminution de la taille des composants électroniques (le « more

Moore ») et d’autre part, l’augmentation de la fonctionnalité (le « more than
Moore »). Pour cela, l’innovation passe par le développement de nouvelles
technologies, l’émergence de nouveaux niveaux d’intégration, l’extension
des technologies existantes vers de nouvelles applications et, bien entendu
par l’évolution des composants électroniques.
1
Un glossaire et un tableau de sigles sont présentés en fin d’article, le
lecteur est invité à s’y référer tout au long de sa lecture.
1. Contexte et évolutions En outre, l’intégration de plus en plus poussée et l’augmenta-

tion de la densité d’interconnexion conduit de plus en plus à pré-
voir le packaging au niveau du substrat pour remplacer le boîtier.
1.1 Enjeux
1.2 Quelques rappels
L’invention du transistor en 1947 révolutionna l’industrie élec-
tronique. En 1959, Jack Kilby développa le premier circuit intégré
en incorporant deux transistors et une résistance. Aujourd’hui, le 1.2.1 Niveaux d’interconnexion
monde des semi-conducteurs représente un marché colossal et le
secteur industriel le plus important. Mais que représente le packa- Les procédés de packaging et d’interconnexions concernent
ging électronique dans cet immense marché et quelles en sont toute la filière de fabrication des composants électroniques, du
aujourd’hui les principales tendances ? On estime que le packa- stade élémentaire à l’équipement terminé. L’homme du métier
ging et le test représentent environ 50 % du prix du composant distingue cinq niveaux de packaging et les interconnexions
fini. associées. Le tableau 1 en donne les principales caractéristiques
et l’exemple d’un ordinateur illustre ce classement en figure 1.
L’évolution des composants électroniques est régie par plu-
sieurs contraintes relatives à la réduction des coûts de fabrication Pour l’essentiel, cet article couvre les procédés de packaging et
et du temps de mise sur le marché, à la miniaturisation (compo- d’interconnexions des puces électroniques des niveaux 0 et 1,
sants plus petits, plusieurs niveaux d’intégration) et la fonctionna- c’est-à-dire fabriqués au niveau du substrat et dans des boîtiers
lité (accroissement des performances, plus de fonctions). Pour après découpe des substrats en puces unitaires.
répondre aux besoins du marché, l’utilisation d’une technologie Dans le cycle de fabrication des composants électroniques, le
générique et universelle de packaging et d’interconnexion est packaging de niveau 0 et la réalisation des interconnexions élec-
complètement utopique parce que chaque produit requiert une triques associées interviennent en fin de procédé dans l’étape
solution technologique prenant en compte les spécifications (fac- appelée « Back End Off Line » (BEOL), en opposition avec
teur de forme, performances attendues, coût final…). Les l’étape du FEOL (Front End Off Line) qui concerne la réalisation
contraintes sont relatives à l’application. des composants proprement dits. Après ces opérations, les
Avec l’accroissement de la fonctionnalité des systèmes électro- puces élémentaires sont assemblées (collectivement ou indivi-
niques, les MEMS (ou microsystèmes) sont de plus en plus nom- duellement) dans des boîtiers discrets ou bien elles sont encap-
breux dans notre environnement. Encore montés individuellement sulées (moulage plastique) sur des substrats. Dès lors, ce sont
sur les cartes il y a quelques années, on parle aujourd’hui de des composants électroniques intégrés, fonctionnels, prêts pour
camera-on-chip, de microphone intégré ou de capteur de pression leur intégration finale sur la carte ou dans le sous-système élec-
sur SOI. tronique.
Tableau 1 – Les 5 niveaux d’interconnexion
Niveau Packaging Type d’interconnexions Rôle
0 Puce élémentaire – au niveau du Niveaux intermétalliques Fonction élémentaire

substrat (wafer level)
1 Boîtier, puces découpées et empilées, Connexion filaire ou soudure des Bloc opérationnel comprenant
interposeur entrées/sorties de puces plusieurs CI, passifs intégrés
2 Carte élémentaire Composants Montés en Surface (CMS), Fonction (sous-système)

brasés sur un circuit imprimé qui
réalise les interconnexions entre les
composants
3 Carte mère, fond de panier Plug, connecteurs carte à carte Plusieurs fonctions
4 Machine, produit, équipement Câblage interne par fils, circuits Interaction avec l’environnement
imprimés flexibles extérieur

E 3 401 – 2
48
E3401
__________________________________________________________ PROCÉDÉS DE PACKAGING ET D’INTERCONNEXION DE COMPOSANTS ÉLECTRONIQUES
Tableau 2 – Matériaux les plus utilisés

Boîtier, Catégories Utilisation Nature
Substrat
Puce simple package
Semi-conducteurs Substrats, Si, GaAs, SiGe,
composants, SiC…
circuits
Métaux Brasage SnAg, SnAgCu,
SnCu, SnPb, SnBi,
SnIn…
1
Fils, rubans Au, Al, Cu, Ag
Carte
élémentaire Lead frame (grilles) Cu, Ni, FeNi…
Carte mère
Pistes, Cu, Au, Ag, Al
routage de puces
Boîtiers FeNiCo, Cu, Mo…

Figure 1 – Différents niveaux de packaging
Céramiques Substrats, boîtiers Al2O3, AlN, SiC
En électronique, on attribue au packaging et à l’interconnexion Diélectriques TiO2, BaTiO2

cinq fonctions clés : condensateurs
– électrique (intégrité du signal, distribution électrique, test élec- Verres Fibres optiques SiO2
trique…),
– mécanique (fixation sur le système), Scellement Silicates
– thermique (évacuation de la puissance dissipée),
– protection contre l’environnement (mécanique, chimique, Substrats Borosilicates,
rayonnement), aluminosilicates
– interface avec l’homme (systèmes mobiles miniaturisés, appli-
cations médicales, etc.). Polymères Enrobage Époxy,
polyuréthane,
silicones
1.2.2 Principaux matériaux et substrats utilisés en
électronique Adhésifs Époxy,
cyanoacrilates
Les matériaux les plus courants sont regroupés dans le
tableau 2 et nous présentons dans le tableau 3 les caractéris- Underfills Résines chargées
tiques des substrats les plus courants. en silice
L’article [E 3400] décrit les performances électriques et ther- Substrats, Polyesters, époxy,
miques des assemblages. Les principaux paramètres qui seront diélectriques polyimide,
exploités dans la suite de cet article y sont explicités. benzocyclobutène,
fluorocarbone
1.3 De l’intégration individuelle aux Protection Époxy,

procédés collectifs polyuréthane,
élactomères,
Les circuits électroniques sont fabriqués sur des substrats en silicone,
silicium (wafer) dont le diamètre est variable (généralement 200 à parylène
300 mm, mais jusqu’à 450 mm selon les domaines d’activités cou-
verts). Pendant longtemps, la seule pratique a consisté à découper
les circuits intégrés avant de les placer dans des boîtiers indivi-
cuits intégrés sont réalisés). Cette forme d’intégration contraste
duels. Cette opération s’effectue dans des usines dédiées à
avec le packaging conventionnel puisque toutes les opérations et
l’assemblage (les OSAT).
le test s’effectuent avant la découpe (figure 2).
À ce stade, les puces doivent encore être encapsulées (packa-
gées) avant leur utilisation dans des systèmes. Le package, dans Les avantages du wafer-level packaging sont :
ce cas, peut être individuel (single chip), multiple (multichip) ou il – une réduction des coûts de production des opérations
peut s’agir d’un système monté directement sur la carte (system d’assemblage puisqu’elles sont collectives au niveau d’une tranche
level board). de circuits intégrés. Ainsi, le coût des opérations est partagé par
Depuis le début des années 2000, il est possible de traiter les toutes les pièces de la tranche et le coût unitaire des pièces s’en
puces collectivement, avant découpe. Le principe consiste à récu- trouve réduit ;
pérer le substrat immédiatement après la fabrication mais, avant – la miniaturisation : il n’y a plus d’opération de préhension, la
le test, à préparer les connexions de sortie des circuits grâce à taille de l’assemblage final de chaque circuit intégré peut des-
quelques étapes de procédés supplémentaires sur substrat entier, cendre jusqu’à la taille du circuit lui-même ;
puis de tester les puces collectivement avant leur découpe. Le – la performance : la distance entre le circuit et son futur support
wafer level packaging (encapsulation au niveau de la tranche) est est réduite car on n’utilise plus de substrat de report individuel de
une forme de packaging opéré dans une fonderie (là où les cir- chaque circuit avant mise en boîtier.
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49
E3401
Tableau 3 – Substrats les plus utilisés

Verre
Caractéristiques Silicium LTCC FR4 LCP
photosensible
CTE (ppm) 7,5 – 10 2.6 5,9 – 10 15 17
Constante diélectrique 5,7 11,7 5,9 – 8 4,7 2,2 – 3,2
1 Tg (°C)
Module d’Young (GPa)
450
81 12 – 27
110 – 200
17
280 – 250
Mode d’utilisation Semi-conducteur Semi-conducteur Sérigraphie Technologie Technologie

additive ou additive ou
soustractive soustractive
Wafer
Face active Pad
Chip Wafer
Encapsulation
Fil
Chip
Chip
Support
Contact
Substrat Substrat
a procédé conventionnel b wafer level packaging
Figure 2 – Méthodes de traitement des composants pour le packaging
2. Assemblage et catégories – être une solution économique (bas coût),

– être facilement industrialisable et d’une haute capacité de
d’interconnexion fabrication,
– être fiable,
– si possible réparable et/ou remplaçable.
L’assemblage des circuits est la première étape qui intervient
après la fabrication des substrats et leur découpe. Il est défini Plusieurs techniques d’interconnexions sont disponibles, elles
comme étant le procédé qui permet de connecter électriquement sont présentées dans la figure 3 :
les plots de connexion entrées/sorties (I/O) des puces. Un assem-
– le wire bonding : interconnexion filaire,
blage comporte trois parties :
– le TAB (Tape Automated Bonding) : interconnexion à l’aide
– le plot métallique de la puce, d’un circuit flexible,
– un élément métallique de connexion entre la puce et son substrat, – le flip chip : interconnexion à l’aide de micro-billes fusibles.
– le plot métallique sur le package.
C’est l’évolution des technologies de packaging des semi-
À l’interface de la puce et du système, cet assemblage doit conducteurs qui a conduit à l’émergence de différentes filières
répondre à cinq critères essentiels : d’interconnexions. Par exemple, l’accroissement du nombre
– présenter des propriétés électriques « acceptables » (en termes d’entrées/sorties des composants a conduit à une diminution
de capacitance, résistance et inductance), importante du pas des interconnexions (tableau 4) entraînant une

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50
E3401
a wire bonding b TAB c flip chip
Encapsulation Face active

de la puce
Fil
Adhésif
Araignée
Interconnexions
araignée Bumps
Face active
de la puce
1
Pad
Puce Puce Underfill
Puce
Substrat
Deux options : Deux options : Trois options :

- ball bonding - puce face en haut - liaison métallique
- wedge bonding - puce face en bas - liaison métallique et adhésif
- liaison et adhésif
Figure 3 – Techniques d’interconnexion (source : Rao Tummala – Fundamentals of Microsystems Packaging – Ed McGraw-Hill 2001)
Tableau 4 – Évolution des pas d’interconnexion (source : ITRS 2013 – www.itrs.net)

Flip chip (en μm) Wire bonding (en μm)
Nombre
CMOS (en nm)
d’entrées/sorties Pas Hauteur billes Pas Diamètre fil
180 – 200 110 50 18
130 – 180 100 – –
90 500 160 90 45 18
65 – 150 90 – –
40 1 500 140 85 40 15
28 10 000 120 80 – –
20 20 000 110 70 35 13
modification à leur répartition (surfacique avec le flip chip au lieu

de périmétrique avec le wire bonding).
2.1 Câblage filaire (wire bonding)

Le câblage filaire est traité dans l’article [E 3400]. En ball bon-
ding (figure 4) comme en wedge bonding (figure 5), les pas de
câblage de fils d’or atteignent aujourd’hui 45 μm (diamètre des fils
15 μm) et ces techniques ont été étendues à l’intégration 3D.
Les fils sont traditionnellement :
– en aluminium (wedge bonding), Figure 4 – Câblage par ball bonding (source : ST – M Garnier – EMPC
2013)
– en or (éventuellement dopé au beryllium),

E 3 401 – 5
51
E3401
Ligne de découpe Film polyimide
Figure 5 – Puces empilées connectées par wire bonding (source :

StatChip Pac)
Tableau 5 – Comparaison des propriétés des fils Connexion interne Connexion externe
de wire bonding (diamètre 20 μm) (Puce) (PCB)
Type de fil Au Cu Ag
Composition Au 99 % > 99,99 % Ag 95,5 %

Pd 0,95 % Pd 4,5 %
Densité (g/cm3) 19,2 9,03 10,6

Puce connectée
Dureté (Hv) 50 55 63
Résistivité (x10–8 Ω.m) 2,9 1,98 3,5 Figure 6 – Schéma de principe du TAB
– en cuivre (parfois recouvert de palladium) en raison de ses

meilleures propriétés électriques, des croissances limitées de com-
posés intermétalliques et son plus faible coût que l’or,
– en argent pour pallier quelques inconvénients du cuivre
(notamment des craquelures au niveau des pads) et nettement
moins coûteux que l’or. Développé initialement pour le packa-
ging des LED, les applications deviennent de plus en plus nom-
breuses.
Le tableau 5 présente les caractéristiques de différents types de
fils.
2.2 Tape Automated Bonding (TAB)

La mise en œuvre de ce procédé est bien détaillée dans l’article
[E 3400]. Le TAB permet la connexion d’une puce avec des bumps
sur un circuit flexible (figures 6 et 7). Cette technique est
employée principalement dans l’industrie des affichages LCD pour
assembler des drivers ou pour des applications optiques telles
que les capteurs de moteur pas à pas. Figure 7 – TAB (source : Bull)

E 3 401 – 6
52
E3401
Le tableau 6 présente les différentes catégories du wafer

bumping : il regroupe l’ensemble des techniques d’interconnexion
par flip chip et des procédés d’encapsulation à l’échelle du subs-
trat (wafer level packaging).
Le choix du substrat, du métal ou des alliages est fonction du
domaine d’application, des performances attendues et des exi-
gences liées au procédé de fabrication (température de brasage,
1
contraintes mécaniques, électriques et environnementales). Le
tableau 7 présente les différents types de connexions flip chip.
Chacune de ces étapes dépendant de la nature des connexions
mises en jeu, nous allons décrire successivement plusieurs procédés.
2.3.2 Assemblage avec bossage fusible (brasage)
2.3.2.1 Principe
La fabrication des bossages sur les circuits intégrés s’effectue
directement sur le substrat. La connexion électrique des plots des
deux éléments à assembler est obtenue en fondant un matériau
fusible (eutectique) généralement à base d’étain.
Figure 8 – Réseau de billes en alliage fusible (source : CEA-LETI) Le protocole expérimental (figure 9) est le suivant : après que
les plots des puces aient été recouverts d’une couche métallique
adéquate, le matériau de brasage est déposé puis fondu. En
2.3 Flip chip gérant astucieusement la taille et la forme de la couche d’accro-
chage sur la puce (UBM), ce matériau prend naturellement la
forme d’une microbille (la moins énergétique) au cours de l’étape
2.3.1 Principe et différentes filières de fusion (solder bump). Les microbilles constituent un réseau
surfacique d’interconnexions. Elles sont refondues au moment de
Le flip chip a été inventé par IBM en 1962 (procédé C4) afin l’assemblage pour les assembler aux plots en regard du substrat
d’abaisser les coûts de fabrication, améliorer la fiabilité et la pro- récepteur. Une résine (appelée underfill) est ensuite insérée à
ductivité dans l’industrie du packaging. Cette technique de mon- l’interface afin de protéger les billes et diminuer les contraintes
tage en surface consiste à connecter le circuit intégré au substrat thermomécaniques.
d’accueil par l’intermédiaire de bossages (bumps). Ces bossages
sont déposés sur la puce. Après retournement, l’ensemble est 2.3.2.2 Préparation de l’interconnexion (UBM)
assemblé sur le substrat d’accueil. D’abord utilisée pour les subs-
trats en céramique, cette technique s’est très vite généralisée. La nature et les couches constituant l’UBM dépendent forte-
ment du type de microbilles assurant l’interconnexion. Son rôle
Initialement prévu pour des contacts en périphérie, le flip-chip a principal est d’assurer la compatibilité entre la métallisation des
rapidement évolué pour proposer des réseaux de connexion sur deux composants à assembler. Sa nature varie en fonction de
toute la surface des puces, afin d’augmenter la densité des inter- l’alliage eutectique assurant la connexion électrique, il définit la
connexions, avec de larges pas, tout en réduisant la taille des région de la métallurgie de finition mouillée par la soudure à la
puces. L’un des avantages de cette technique est que la fabrica- surface de la puce. Très souvent, la finition de plots de connexion
tion des bossages sur les circuits intégrés s’effectue directement des puces est en aluminium, mais on en trouve également en or
sur le substrat, donc de manière collective (alors qu’on procède ou en cuivre pour améliorer les performances électriques.
plot à plot avec le wire bonding).
L’UBM contribue également à protéger la métallisation de la
Initialement associé à l’utilisation de billes en alliage fusible puce de la corrosion provoquée par la diffusion de contaminants
(figure 8), le terme « flip chip » est devenu générique puisqu’il ioniques provenant de l’environnement (voire de l’encapsulant).
désigne indistinctement différentes catégories de contacts : billes
métalliques, billes en alliages fusibles ou en polymère, films adhé- Ce type d’interconnexion comporte :
sifs, piliers de cuivre (copper pillar), micro-inserts métalliques. – une couche d’adhérence (Cr, W, Ti, Ni) couvrant la métallisa-
Pour chacune de ces catégories, plusieurs procédés d’assemblage tion de la puce. C’est le renfort de l’interface entre le plot de la
(brasage, thermocompression, collage adhésif, collage direct…) puce, sa métallisation, la passivation de la puce et toutes les
sont possibles. couches passivantes ;
Tableau 6 – Catégories du wafer bumping

Flip chip Wafer level packaging
Catégorie FC BGA FC CSP Chip on board Si on Si 3D Fan in WLP Fan out WLP Puces
WLCSP (WLCSP) enfouies
Mode Électrolyse Électrolyse Électrolyse Électrolyse Dépose de billes préformées

d’élaboration
des billes Sérigraphie Sérigraphie
Stud bump
Pas < 180 μm < 150 μm < 150 μm < 60 μm Entre 400 et 500 μm

E 3 401 – 7
53
1
54
E3405
Packaging plastique
par Charles LE COZ

1
Thales Corporate Services
1. Boîtier plastique ....................................................................................... E 3 405 - 2

2. Fabrication des boîtiers plastiques ..................................................... — 4
3. Avantages de l’encapsulation plastique ............................................ — 6
4. Limitations du packaging plastique.................................................... — 8
5. Solutions associées ................................................................................. — 9
6. Cycle de vie des technologies d’encapsulation............................... — 12
7. Défis du packaging plastique ............................................................... — 12
8. Conclusion.................................................................................................. — 14
Pour en savoir plus ........................................................................................... Doc. E 3 405
es composants électroniques, dans leur grande majorité, utilisent l’encap-

L sulation plastique. Les téléphones portables, caméras, appareils électro-
ménagers, voitures, avions regorgent de composants en plastique. Seules
quelques applications spatiales et militaires semblent résister à l’envahissement.
La principale motivation de l’emploi de I’encapsulation plastique est la réduc-
tion des coûts, surtout pour les volumes de production des applications grand
public. Les progrès importants réalisés après guerre sur les polymères et les
composites ont motivé les premières réalisations. Après quelques tentatives
infructueuses au début des années 1970, les procédés d’encapsulation plas-
tique sont devenus suffisamment fiables pour répondre aux besoins des
équipements industriels, puis élargir peu à peu leur champ d’application au
détriment des boîtiers hermétiques en céramique ou métal utilisés depuis l’ori-
gine des transistors et circuits intégrés (voir encadré).
Ainsi, le packaging plastique a constamment repoussé ses limitations intrin-
sèques (perméabilité à l’eau, coefficient de dilatation, adhérence sur métal et
puce, propriétés électriques et thermiques, fiabilité).
Parution : mai 2009 - Dernière validation : mai 2019
Avant d’expliquer ce qui a motivé ces évolutions, et ce qui a imposé le mode

d’encapsulation plastique à la quasi-totalité des composants sur la carte, ce
document définit ce qu’est un boîtier de composant électronique, ses
constituants principaux et son mode de fabrication. Les avantages et limita-
tions des boîtiers plastiques comparativement aux boîtiers hermétiques sont
ensuite exposés, ainsi que les solutions apportées pour améliorer et fiabiliser
ce mode d’encapsulation. Enfin sont résumés les défis auxquels sont
confrontés les boîtiers des composants électroniques modernes.

est strictement interdite. – © Editions T.I. E 3 405 – 1
55
E3405
PACKAGING PLASTIQUE _____________________________________________________________________________________________________________
Les premières fonctions d’un boîtier sont de protéger le circuit et

Historique d’interconnecter puce et carte. Mais il doit aussi permettre le test
électrique individuel du circuit en fin de production, la préhension
du composant par les machines automatiques de report sur carte
À chaque début de décennie correspond approximative-
et, si possible, l’identification du composant (marquage) pendant
ment une étape de l’évolution des composants plastiques.
toute sa vie :
1970 : les premiers boîtiers encapsulés plastique apparais- – le boîtier protège contre les environnements corrosifs et sol-
sent. Ils sont dits « traversant », ou « à piquer », car les bro-
1
vants, contre les chocs et vibrations, contre les manipulations et
ches traversent la carte d’interconnexion. Ce sont les PDIP agressions mécaniques diverses. Le composant doit rester électri-
(Plastic Dual In line Package), adaptation faible coût des CDIP quement fonctionnel, son marquage doit rester lisible, le compo-
(Ceramic DIP à cavité). À l’origine, ces composants étaient très sant en stock doit rester brasable ;
peu fiables, cause de la grande méfiance des industriels
– les interconnexions sont les liaisons entre puce et carte per-
vis-à-vis du plastique, présente encore aujourd’hui.
mettant d’assurer la conduction électrique de façon fiable pendant
1980 : les premiers CMS (Composants de Montage en Surface) toute la durée de vie du composant ;
ont permis de faire un bond en miniaturisation non seulement au – le test électrique final du composant est réalisé à 100 %
niveau composant mais aussi au niveau carte en libérant la place comme contrôle ultime de sa fonctionnalité et tenue des spécifica-
occupée par les trous métallisés. Ce sont d’abord les SO (Small tions. Les connexions externes du boîtier doivent permettre un
Outline) et les PLCC (Plastic Leaded Chip Carrier), puis, en rédui- contact aisé avec un « pied de test » (ou socket) sans altérer la
sant les distances entre les broches et les épaisseurs des boîtiers, qualité des surfaces de contact ;
les PQFP (Plastic Quad Flat Package), TQFP (Thin QFP ), SSOP – le marquage inclut généralement le nom du fabricant, la réfé-
(Shrink SO Package), TSOP (Thin SO Package). rence du circuit, la date de fabrication et, parfois, le lieu d’assem-
1990 : les premiers boîtiers surfaciques à billes BGAs (Ball blage. La complétude de ces informations est dépendante de la
Grid Array) permettent d’envisager des nombres de sorties surface disponible sur le boîtier pour les inscrire. Pour les très
supérieurs à 300, en réduisant encore les dimensions du petits boîtiers, de nombreuses informations ne sont disponibles
boîtier comparativement à la puce. Ces boîtiers atteignent qu’au niveau de l’étiquette figurant sur le carton d’emballage et de
aujourd’hui plus de 1 500 billes dans des applications stan- la bobine. Des informations sont souvent inscrites au dos du boî-
dard (circuits programmables). tier, pour traçabilité.
2000 : arrivent les QFN (Quad Flat No lead ), boîtiers plasti-
ques sans pattes, héritiers des anciens LGA céramique (Land
Grid Array), pour réduire encore l’encombrement des équipe- 1.2 Constituants
ments.
Les QFN sont dédiés à des nombres d’entrées-sorties La figure 2a illustre les constituants d’un boîtier plastique
modestes, c’est-à-dire communément de 6 à 80, bien que typique (ici boîtier à broches ou leadframe).
quelques applications apparaissent à plus de 100 sorties. Pour comparaison, deux boîtiers hermétiques en céramique sont
2010 : basée sur les technologies d’empilement de puces et présentés en figure 2b, avec deux modes de fermeture différents.
d’interconnexions réalisées directement au niveau des La figure 3 représente des vues internes d’un boîtier plastique.
tranches silicium (wafers), cette décennie est celle de la géné-
ralisation du 3D et du multicomposants, dans des formats ■ Puce semi-conductrice
connus de boîtier à sorties surfaciques (BGA, QFN). Elle est généralement réalisée à partir de tranche silicium
(wafer ), ou autres semi-conducteurs tel que l’arséniure de gallium
(GaAs). La partie active et les interconnexions électriques se trou-
vent à la surface de cette tranche, et ne représentent que quelques
1. Boîtier plastique µm d’épaisseur.
■ Résine de surmoulage
C’est un composite : polymère, généralement époxy-crésol
1.1 Fonctions novolaque + charge minérale à base de silice amorphe ou cristal-
Les principales fonctions d’un boîtier sont illustrées sur la figure 1. line et quelquefois d’alumine.
Le polymère employé, bon compromis coût-propriété, a assez
peu changé depuis plus de 20 ans : les modifications, qui ont surtout
porté sur le système durcisseur et les additifs antioxydants, ont été
Protection Interconnexion justifiées par les besoins de mise en œuvre, de propriétés mécani-
Marquage
ques, de pureté ionique et par la directive RoHS (cf. [Doc. E 3 405]).
La charge agit sur les propriétés mécaniques et thermiques de la
résine, mais aussi sur son prix, car le coût de la charge est bien
moindre que celui du polymère. Le taux de charge est voisin de
80 % en poids, donc de 50 % en volume.
Propriétés importantes de la résine d’encapsulation : tempéra-
ture de transition vitreuse (Tg), coefficients de dilation avant et
Manipulation - Transport - Emballage après Tg, module d’élasticité (E ), conductivité thermique, taux
Traçabilité d’absorption d’eau.
Pour Testabilité
■ Grille métallique (boîtier à pattes)
Report sur carte
Fiabilité en utilisation
Réalisée le plus souvent en alliage cuivre, quelquefois FeNi.
Propriétés recherchées : conductivité thermique, résistance à
Figure 1 – Principales fonctions d’un boîtier (illustration des déformations répétées, coefficient de dilatation, adhérence
pour un boîtier plastique) résine, facilité de gravure.

E 3 405 – 2 est strictement interdite. – © Editions T.I.
56
E3405
______________________________________________________________________________________________________________ PACKAGING PLASTIQUE
■ Colle de report de la puce

Circuit intégré
Polymère à base époxy chargé argent (sous forme de copeaux).
Résine de surmoulage Passivation Encre ou marquage laser Cette colle polymérisée avant câblage filaire assure le maintien
mécanique de la puce sur la plateforme et les conductions élec-
trique et thermique au dos de la puce. Dans le cas des composants
de puissance, la colle est remplacée par une brasure à haute tem-
pérature de fusion (généralement plomb-étain, PbSn) pour des rai-
1
sons de stabilité thermique et de meilleure conductivité.
Leadframe Fil d’or
Puce Colle ■ Substrat (boîtier à billes)
(broches et plateforme)
Carte imprimée de petites dimensions semblable à celle sur
Discret de puissance laquelle sont reportés les composants. Toutefois, du fait des
contraintes en dimensions plus importantes au niveau composant
qu’au niveau carte, les technologies utilisées pour réaliser le subs-
trat des BGAs sont en avance d’une ou deux générations sur celles
utilisées pour fabriquer les cartes. Ainsi, les substrats utilisent
depuis longtemps les composites les plus évolués (exemple BT
Brasure Fil d’aluminium resin, ou Bis maleide-Triazine) et pour certains, comme les micro-
processeurs ou les circuits programmables, les technologies
a boîtiers plastiques micro-vias (ou build-up technology) pour interconnecter les puces
« flip-chipées » (figure 4).
Céramique capot brasé ■ Finition des broches, ou nature des billes

Pendant très longtemps, le matériau presque unique pour lier
Capot Brasure mécaniquement et électriquement les composants et la carte a été
l’alliage eutectique étain-plomb (SnPb), et les finitions compo-
sants, ou les billes des BGAs, ont été presque exclusivement à
base du même alliage. Mais la directive RoHS a exclu le plomb des
cartes électroniques, et les finitions et alliages ont été modifiés.
Colle ou brasure Les principales finitions sans-plomb utilisées sont l’étain pur,
Broches brasées Substrat multicouches
malgré les risques de formation de filaments d’étain (Tin whis-
kers), et la tricouche Ni-Pd-Au, en dépit du prix très fluctuant du
Céramique capot enverré palladium.
Scellement verre
1.3 Diverses familles de boîtiers

Verre/argent ou brasure Substrat monocouche Les principales différences entre boîtiers plastiques, hormis les
dimensions et nombre de sorties, sont liées aux modes d’inter-
connexion entre puce et sorties, puis entre sorties et carte :
b boîtiers hermétiques en céramique
– pour la puce : fils ou bossages (bumps de la technologie puce
Figure 2 – Constituants d’un boîtier plastique (exemples : circuit retournée Flip-Chip) ;
intégré et composant de puissance) et boîtiers hermétiques – pour le boîtier : broches (en L ou en J), billes ou plages métal-
en céramique pour comparaison lisées.
La figure 2 illustre la configuration générale de la plupart des
composants plastiques à broches. La figure 4 illustre les différents
boîtiers à sorties surfaciques, constituées par des billes (BGA) ou
par des plages métallisées (QFN ou LGA).
Cette diversité est commandée par les besoins :
– en nombre d’entrées-sorties nécessaires au composant, qui
peut aller de 2 pour une diode à plusieurs milliers pour un circuit
intégré programmable ;
– en compacité (surface et épaisseur) ;
– en performances électriques ou thermiques.
Il existe de nombreuses appellations de boîtiers, souvent
propriétaires fabricants. Citons cependant les CSP (Chip Scale, ou
Size, Package) qui regroupent les boîtiers dont les dimensions
avoisinent ou correspondent à celles de la puce. Ces boîtiers peu-
vent être à billes ou à plages métallisées, avec un substrat d’inter-
connexion ou un leadframe. Ils ne correspondent donc pas à une
technologie particulière, mais à un concept.
Parmi les CSP, une autre appellation employée couramment est
WLP pour Wafer Level Package, c’est-à-dire les composants dont
l’encapsulation est réalisée directement au niveau de la tranche
Figure 3 – Vues internes d’un boîtier plastique par inspection
silicium (wafer ) juste après la fabrication de la partie active du
aux rayons X, après ouverture chimique et en microsection semi-conducteur. L’appellation WLP recouvre également plusieurs
(source Thales) technologies.

57
E3405
PACKAGING PLASTIQUE _____________________________________________________________________________________________________________
Circuit intégré Résine d’encapsulation Bumps
1 Billes de brasure
PBGA câblage filaire

Substrat
d’interconnexion
PBGA Flip-Chip
Plages
LGA Land Grid Array métallisées QFN Quad Flat No lead
Encapsulation Glob Top Dissipateur cuivre
PBGA haute dissipation
Figure 4 – Principales constructions des boîtiers plastiques à sorties surfaciques
2. Fabrication des boîtiers termine par l’approvisionnement aux centres de stocks (dont les
distributeurs de composants). Le diagramme de la figure 5 détaille
plastiques l’opération d’assemblage (ou d’encapsulation) d’un composant
typique (ici utilisant un leadframe).
Les termes techniques étant souvent en anglais dans les
2.1 Marché de l’encapsulation documentations, un glossaire des étapes de fabrication figure en
encadré.
Les grands fabricants possèdent généralement en interne leurs
propres usines d’assemblage. Mais ils sous-traitent aussi partielle- ■ Cas des QFNs
ment l’assemblage, voire le test électrique final, pour gérer au Comme il n’y a pas de pattes, il n’y a pas de pliage-formage
mieux les variations de la demande et se consacrer aux produits à de celles-ci, mais seulement découpe lors de la séparation des
plus haute valeur ajoutée. Ils conservent ainsi la capacité d’innover composants.
en interne et gardent une certaine avance en terme de développe-
ment boîtier. ■ Cas des BGAs
Les plus petits fabricants, et certains fabricants dits « fabless » Pour les boîtiers à billes, les bandes – ou strips – de substrats
spécialisés dans la conception de circuits complexes, utilisent remplacent les bandes de leadframe. Les opérations de billage et
exclusivement la sous-traitance pour l’assemblage des compo- de découpe du substrat viennent remplacer celles d’étamage et de
sants. Le développement des boîtiers est alors mené en partenariat pliage/formage des pattes. Ce billage est réalisé par apport de
avec le sous-traitant, dont les plus grands (comme Amkor Techno- sphères de brasure au travers d’un pochoir, après fluxage ou
logy, ASE Global, STATS ChipPAC et SPIL) concurrencent les dépôt de crème à braser sur les plages métallisées, puis passage
grands fabricants dans ce domaine. au four à refusion pour liaison/formation de la bille finale.
Qu’elles soient internes ou de sous-traitance, les usines d’assem- ■ Cas du Flip-Chip
blage des boîtiers plastiques sont très majoritairement en Asie du La réalisation des bossages, ou bumps, est faite au niveau de la
Sud-Est (Malaisie, Chine, Corée, Japon, Taiwan, Philippines, tranche du semi-conducteur (wafer ), et les opérations de report de
Thaïlande, Singapour). la puce, refusion des bumps et encapsulation suivent le process
En chiffre d’affaires, la sous-traitance représente plus de 40 % du typique montré en figure 6.
marché de l’encapsulation (voir [Doc. E 3 405]). La résine d’encapsulation, qui noie les billes des bumps et
La répartition des boîtiers en volume de production est illustrée assure la protection et la tenue mécanique de l’ensemble, est
en [Doc. E 3 405]. Le marché reste dominé par les composants communément appelée « underfiller ».
CMS à broches (composants de montage en surface), et se déplace
vers les composants à sorties surfaciques (à billes ou à plages
métallisées). 2.3 Contrôle de la fabrication
L’une des grandes caractéristiques de l’encapsulation plastique
2.2 Étapes de fabrication dédiée aux grands volumes a été la possibilité d’automatiser
toutes les opérations d’assemblage, et donc d’optimiser les
Le back-end (assemblage + test) – par opposition au front-end contrôles en ligne en utilisant des méthodes statistiques (SPC, Sta-
(fabrication des wafers) – débute par le sciage des wafers et se tistical Process Control ).

58
1– Technologies des cartes électroniques 2

2– Conception de cartes électroniques Réf. Internet page
Cartes à puces. Technologie et cybersécurité E3440 61
Simulation des circuits analogiques et mixtes E3450 67
Intégrité de signal et compatibilité électromagnétique (CEM) des cartes électroniques E3455 73
Conception de cartes électroniques pour équipements spatiaux E3572 81
Dissipation thermique dans les systèmes électroniques E3952 95
Méthode d'analyse des cartes électroniques soumises à des vibrations E3954 99

environnementales
59
2
60
E3440
Cartes à puces
Technologie et cybersécurité
par Jean-Pierre TUAL
Ancien directeur des relations industrielles,
Direction technologie et innovation, Gemalto
Auteur de la version originale de l’article 2007
Stéphane GRELLIER
Mobile software security & services manager ,
2
Gemalto, Meudon, France
Auteur de la version actualisée de 2019
Joseph LEIBENGUTH
Physical document security R&D product director – Technical advisor,
Gemalto, Saint-Cloud, France
et Philippe PROUST
Embedded & core security director,
Gemalto, Géménos, France
1. Développements des cartes à puces et leurs applications .... E 3 440v2 – 2

1.1 Évolution des cartes à puces ............................................................. — 2
1.2 Applications et marchés de la carte à puces ..................................... — 3
2. Semi-conducteurs pour cartes à puces ...................................... — 4
2.1 Technologies ....................................................................................... — 4
2.2 Composants en logique câblée ......................................................... — 5
2.3 Microcalculateurs ............................................................................... — 6
3. Cryptologie et sécurité .................................................................. — 7
3.1 Cryptographie ..................................................................................... — 7
3.2 Sécurité physique et logique des cartes à puces .............................. — 10
3.3 Certification ........................................................................................ — 12
4. Construction .................................................................................... — 12
4.1 Principes de construction .................................................................. — 12
4.2 Interconnexion des composants ........................................................ — 13
4.3 Encartage ............................................................................................ — 13
4.4 Connectique........................................................................................ — 14
4.5 Évolution vers le « sans contact » ..................................................... — 14
4.6 Contraintes particulières des documents d’identité gouvernementale — 14
4.7 Aperçu de l’écosystème industriel .................................................... — 15
5. Systèmes d’exploitation ................................................................ — 15
5.1 Explication globale et mécanismes de base ..................................... — 15
5.2 Systèmes d’exploitation fermés ........................................................ — 17
5.3 Systèmes d’exploitation ouverts ....................................................... — 18
6. Normalisation .................................................................................. — 20
6.1 Information globale et situation ........................................................ — 20
6.2 Caractéristiques physiques des cartes et position des contacts
électriques .......................................................................................... — 21
6.3 Interface électrique des cartes ........................................................... — 21
6.4 Protocoles d’échanges ....................................................................... — 21
6.5 Jeu de commandes inter-industries .................................................. — 22
7. Perspectives d’avenir ..................................................................... — 23
8. Termes ou abréviations.................................................................. — 24
Parution : décembre 2019
61
E3440
CARTES À PUCES ––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––
e nom de carte à puces est couramment utilisé pour désigner des supports
L de sécurité en matière plastique aux mêmes dimensions qu’une carte de
crédit et qui contiennent un circuit électronique intégré capable de mémoriser
ou de traiter les informations. L’AFNOR (Association Française de Normalisa-
tion) a retenu le terme de cartes à microcircuits à contacts, car l’interface élec-
trique de ces cartes est assurée par des liaisons galvaniques. Des cartes à inter-
face sans contact, basée sur la liaison radiophonique, se sont imposées depuis
plusieurs années, et ont permis l’adoption de nouveaux facteurs de forme
comme le passeport électronique. Ils sont aujourd’hui au cœur de la croissance
avec l’adoption du paiement sans contact par un nombre croissant de pays.
La carte à puces, dont la gestation a pu sembler très longue, est à la base de la
2
sécurité des systèmes informatiques. Elle a désormais fait ses preuves dans de
nombreux secteurs de l’activité humaine en tant que moyen de paiement,
d’identification sur les réseaux fixes (de type Internet), mobiles (GSM ou
UMTS) ou multimédia (télévision à péage), d’authentification pour les services
gouvernementaux (cartes d’identité, passeports électroniques). La carte SIM, ou
USIM, clé d’accès aux réseaux de téléphonie mobile, et son équivalent Secure
Element (SE) pour l’internet des objets (IoT), au facteur de forme plus petit,
constitue probablement le composant électronique intelligent le plus utilisé
dans le monde (5,6 milliards d’unités vendues en 2017 !). De même, la carte
bancaire à microcalculateur, dont l’utilisation s’est généralisée en France depuis
1992, a connu une croissance quasi exponentielle avec une généralisation de
son utilisation en Europe, au Japon, en Chine, ainsi qu’aux États-Unis en ver-
sion sans contact.
Grâce aux progrès continuels des semi-conducteurs, des technologies de
fabrication et de l’évolution des techniques de programmation utilisables, des
développements considérables de la carte à puces ont pu avoir lieu et se pour-
suivent. La carte à puces et ses variantes constituent, pour beaucoup d’applica-
tions, une solution particulièrement bien adaptée aux enjeux socio-économi-
ques de notre société.
L’objet de cet article est d’apporter une vue d’ensemble sur les briques tech-
nologiques développées spécifiquement pour les cartes à puces et sur leur
importance dans la fiabilité et la sécurité physique et logique de ce produit. La
diversité des compétences requises pour concevoir les cartes à puces, produire
le composant électronique et la carte dans son ensemble, fabriquer les cartes à
plusieurs milliards d’unités par an, explique la force de cette industrie et le
potentiel qu’elle offre dans le futur.
En électronique et en informatique, il existe un grand nombre d’abréviations
et de termes anglais, ils sont repris en tant que tels en fin d’article.
nombreux brevets qui ont pavé le chemin de la carte à puces.

1. Développements des cartes Parmi les pionniers, on peut citer les Américains Pomeroy (1967),
à puces et leurs Ellingboe (1970), Castrucci (1971), Halpern (1972), le Japonais Ari-
mura (1970), et les Français Moreno (1974), Ugon (1977) et Guillou
applications (1979). La plupart de ces brevets n’ont pas donné lieu immédiate-
ment à des réalisations, car ils anticipaient souvent sur les techni-
ques disponibles.
& En France, Cll-Honeywell-Bull consacra des moyens de recher-
1.1 Évolution des cartes à puces che importants, dès 1975, afin de définir l’architecture des compo-
sants et de trouver les moyens de réalisation des cartes. Ces recher-
& Dès 1967, l’utilisation d’un composant électronique doté d’une ches débouchèrent le 21 mars 1979 sur la carte à microprocesseur,
mémoire dans une carte de crédit a fait l’objet de réflexions aux après une coopération étroite avec Motorola. Ce fut la première
États-Unis, au Japon et en Europe, comme en témoignent les très carte à puces fonctionnant réellement. Appelée CP8, cette carte
62
E3440
–––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– CARTES À PUCES
était composée de deux puces, et elle fut essentielle pour prouver Le Conseil des Communautés européennes adopta en 1987 une
la faisabilité des concepts, convaincre les utilisateurs potentiels et recommandation (87/371/CEE), pour l’introduction coordonnée de
lancer des expérimentations. communications mobiles terrestres publiques numériques paneu-
La Direction générale des télécommunications (DGT) commença ropéennes, et une directive (87/372/CEE), relative aux bandes de
alors à jouer un rôle moteur, multipliant les expériences, lançant fréquence à réserver au système cellulaire. Les recommandations
dès 1980 des actions de normalisation et mettant à contribution de l’époque spécifièrent, en outre, que les services commerciaux
ses propres organismes de recherche sur cette nouvelle technolo- devaient démarrer en 1991. Le programme prit en fait un peu de
gie, dont le Centre national d’études des télécommunications retard. Ce n’est en effet qu’au 1er juillet 1991 qu’eut lieu en Belgique
(CNET), le Centre commun d’études de télédiffusion et télécommu- la première communication entre un mobile GSM et le réseau télé-
nications (CCETT) puis, plus tard, le Service d’études communes de phonique fixe. Le démarrage s’accéléra rapidement en France, en
la poste et de France télécom (SEPT). Sous cette impulsion, les Italie et dans les Pays Scandinaves. Dès 1992, tout en conservant
sociétés Schlumberger et Philips se lancèrent à leur tour dans la son abréviation, le GSM fut rebaptisé « Global System for Mobile
course en explorant des voies différentes. Communications ». Un changement de nom symbolique, illustrant
parfaitement le passage du concept de laboratoire à celui de pro-
2
En 1980, le CCETT et Bull mirent au point la première carte duit commercial. Dès 1995, Gemplus avançait des ventes cumulées
d’abonnement « Antiope », et la première expérience mondiale de de plus de 120 millions de cartes SIM…
télépaiement à domicile fut réalisée en 1981 à Vélizy avec la Poste
en utilisant la carte CP8 bi-puces. & Avec ces deux segments de marché bien établis, les innovations
technologiques ont depuis connu une accélération sans précédent :
& Dans le monde de la téléphonie, les premières télécartes mises première carte à coprocesseur RSA développée par Philips en 1992,
au point par Schlumberger et Thomson virent le jour dans les introduction de la carte de santé SESAM-Vitale en France par Bull
publiphones en 1983. En 1988, cinq ingénieurs de la société Thom- CP8 dès fin 1996, introduction des premiers systèmes de porte-
son quittèrent la société pour fonder Gemplus Card International, monnaie électronique par Bull-CP8 en 1996, démonstration de la
qui obtiendra dès l’année suivante sa première commande d’un première carte Java par Schlumberger en 1997 (ce qui allait avoir
million de télécartes de France Télécom. Dopé par la formidable une importance considérable pour l’ensemble du marché, nous y
demande des opérateurs, notamment en France, au Mexique et en reviendrons plus loin), première carte Internet par Bull-CP8 en
Chine, le marché atteint vite les 30 millions d’unités en 1990 pour 2000, première carte à l’interface USB par Schlumberger en 2002,
dépasser 200 millions de cartes en circulation en 1992, et culminer pour ne mentionner que quelques exemples significatifs.
à plus du milliard d’unités à la fin des années 1990. En 2018, plus de Au-delà d’un signe indiscutable de grande vitalité de l’industrie,
10 milliards d’unités, tous types d’applications et facteurs de forme ces innovations annoncent aussi un changement radical de pers-
confondus, ont été mis sur le marché. pective : la carte à puces est désormais de plus en plus intégrée à
& Au niveau technologique, la coopération entre Bull et Motorola l’environnement informatique personnel et professionnel de tout
un chacun, constituant la ramification la plus fine du vaste réseau
se concrétisa par une deuxième étape clé en 1981, avec la nais-
qui est en train de se constituer autour de la convergence des télé-
sance du SPOM (Self Programmable One Chip Microcomputer),
communications, du grand public et de l’informatique. Elle consti-
premier microcalculateur autoprogrammable monolithique pour
tue, et constituera de plus en plus, le lien privilégié entre un utilisa-
carte à puces. C’est probablement l’événement déclenchant pour
teur et ses prestataires de services : clé d’accès aux différents types
le marché de la carte à puces.
de réseau, mais aussi coffre-fort digital garantissant la sécurité
L’ensemble des banques françaises, représentées au sein d’un informatique et les données privées des individus.
GIE (Groupement d’intérêt économique) Carte à mémoire, décidè-
rent en effet de tester dès 1982 les trois techniques développées
par chacun des trois constructeurs : carte CP8 à microcalculateur 1.2 Applications et marchés de la carte
monolithique de Bull à Blois, carte bi-puces de TRT-Philips à Caen à puces
et carte à logique câblée de Flonic-Schlumberger à Lyon. En 1985,
le GIE devient GIE Carte bancaire et, à la suite de ces expériences, Parmi les cartes à microcircuits, on peut distinguer deux familles
commanda finalement 16 millions de cartes à microcalculateur de de cartes :
type CP8. Ainsi, la carte à puces bancaire se généralisa en France – les cartes à logique câblée, dans lesquelles quelques fonctions
en 1992. C’est incontestablement à partir de cette période que date simples sont fixées par les circuits électroniques interposés entre la
le véritable démarrage du marché de la carte à puces. mémoire non volatile et l’interface extérieure. Dans le bas de
& À côté du développement du marché de la carte bancaire, un gamme, il existe aujourd’hui de multiples cartes à logique câblée
centrées sur le prépaiement de services tels que le téléphone, le
autre événement allait en effet se révéler particulièrement impor-
parking, le cinéma ou le lavage des voitures. Certaines cartes utili-
tant par la suite : la démonstration de la première carte SIM en
sent des composants standards contenant une simple mémoire
1989 par Gemplus.
non volatile à accès sérialisé et sans aucune protection sécuritaire.
Dès 1987, treize pays européens s’étaient accordés sur les options Ces cartes supportent essentiellement des fonctions d’identification
de la future norme de téléphonie mobile européenne, suivant en utilisées principalement par des applications implémentant des
cela les recommandations et spécifications du Groupe Spécial programmes de fidélisation, plus rarement par des services à
Mobiles, ou GSM, créé en 1982 par le CEPT. Initialement, fortement haute valeur ajoutée (ce fut par exemple longtemps le cas en Alle-
influencé par l’amélioration des systèmes analogiques, celui-ci magne dans le domaine de la santé, jusqu’à ce que les niveaux de
avait finalement reçu, en 1986, la mission de spécifier un système fraude constatés remettent en cause cette solution peu sécuritaire) ;
numérique, qui devait être « aussi performant qu’un système ana- – les cartes à microcalculateur, quant à elles, possèdent la même
logique ». France Télécom était à l’origine de cette forte impulsion, structure qu’un ordinateur. Elles permettent non seulement de
et fut rapidement rejoint par ses homologues en Allemagne, stocker des données mais aussi, et surtout, de traiter des informa-
Grande-Bretagne et Italie. Le système finalement proposé, tions de manière sécurisée : en effet, ces deux fonctions sont réali-
dénommé GSM, adopta en matière de transmission radio le prin- sées à l’aide d’un programme exécuté par un processeur central
cipe d’un accès multiple à répartition dans le temps, système dit implanté sur un composant silicium. L’avantage évident de la carte
« TDMA ». Il retint également l’idée des « sauts de fréquence » : à microcalculateur comparée à d’autres appareils électroniques –
l’émetteur et le récepteur changent de fréquence à intervalles défi- smartphone, ordinateur portable…, est que l’ensemble du compo-
nis au début de la communication. Finalement, il proposa un sys- sant est exclusivement dédié à la cryptographie et à la sécurité. Le
tème d’identification/authentification des abonnés basé sur une logiciel embarqué est de taille réduite, ce qui permet une validation
carte à puce : le concept de carte SIM était né. poussée et donc un niveau de fiabilité élevé. Les interfaces
63
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CARTES À PUCES ––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––
externes sont réduites, ce qui facilite grandement le contrôle des

entrées/sorties. Enfin, le chargement éventuel de code additionnel Alu nº 2
se fait via des protocoles standardisés à la sécurité éprouvée. Pour Contact Oxyde
résumer, la simplicité et la spécialisation de la carte à microcalcula- Alu nº 1
nº 3
teur comparée à d’autres appareils électroniques rendent possible Oxyde nº 2
la garantie d’un haut niveau de sécurité.
Oxyde nº 1
Les domaines privilégiés de la carte à puces sont tous ceux où + +
l’utilisateur a besoin de posséder à proximité immédiate une très Émetteur Collecteur Épicouche
grande sécurité de traitement des informations : le microcalcula-
teur et son programme embarqué permettent, par exemple,
d’authentifier la carte et son porteur, de chiffrer et de déchiffrer
des messages, ou de calculer des signatures électroniques appor- Silicium
tant la preuve de l’effective réalisation d’une transaction licite. Les
2
deux applications majeures de la carte à puces concernent d’une
part l’authentification et l’identification sur les réseaux mobiles Figure 1 – Schéma de principe d’un transistor CMOS
(GSM ou UMTS), et d’autre part le paiement électronique. La prin-
cipale raison en est le compromis optimal offert par la technologie Dans les cartes à puces, il faut pouvoir mémoriser des informa-
entre le coût de déploiement et le niveau de sécurité atteint pour tions confidentielles, y compris en l’absence d’alimentation des cir-
une lutte efficace contre la fraude. Ces deux segments de marché cuits. Cette caractéristique constitue l’un des éléments fondamen-
(téléphonie mobile et paiement) représentaient en 2018 environ taux des composants pour cartes à puces : en plus d’un
85 % du marché global (en volume) de la carte à puces. microprocesseur spécialisé, les cartes doivent embarquer différents
types de mémoires spécialisées. Celles-ci sont utilisées selon la
D’autres applications, actuellement en émergence, sont appelées nature de la mémorisation considérée, la vitesse de fonctionne-
à devenir à court ou moyen terme des relais de croissance pour le ment et la volatilité des informations stockées.
marché de la carte à puces : les applications gouvernementales
(cartes d’identité, passeports électroniques, cartes de santé…),
l’Internet des Objets incluant le M2M (Machine to Machine), la pro-
2.1.1 Mémoires à accès aléatoire
tection des smartphones et des ordinateurs d’entreprise, la télévi- Les mémoires à accès aléatoire, appelées RAM (Random Access
sion cryptée, la protection des droits d’auteur, les transports en Memory), sont utilisées en tant que registres de travail temporaire
commun… Signalons que, dans le cas de ces autres applications, et perdent leurs informations dès qu’elles ne sont plus alimentées.
la puce électronique est le plus souvent pourvue d’une interface Les mémoires RAM dynamiques (DRAM) sont bâties à partir d’un
sans contact, lui permettant, via une antenne, un transpondeur seul transistor et il faut renouveler leur contenu périodiquement,
inclus dans la carte, la couverture ou la page de données du passe- tandis que les mémoires RAM statiques (SRAM), à quatre ou six
port, de communiquer par radio avec le monde extérieur. transistors, possèdent deux états stables permettant de stocker un
élément binaire. Dans les cartes à puces, les registres de travail
sont des mémoires SRAM, avec un impact important sur le prix
des composants, puisqu’une telle cellule occupe environ 20 fois
2. Semi-conducteurs plus de place qu’une cellule ROM (Read Only Memory). L’optimisa-
tion des coûts explique donc les tailles RAM relativement faibles
pour cartes à puces que l’on trouve dans ces composants : les tailles typiques de
mémoires RAM embarquées varient entre quelques kilooctets (ko)
et quelques dizaines de kilooctets.
Le cœur d’une carte à puces est constitué d’un composant élec- 2.1.2 Mémoires non volatiles
tronique monolithique en silicium introduit dans l’épaisseur d’une
carte en plastique. Avant d’aborder les deux grandes familles de Les mémoires non volatiles (NVM) gardent les informations en
composants utilisés pour les cartes à logique câblée et celles à l’absence d’alimentation électrique. Il existe deux types principaux
microprocesseur, donnons un aperçu des technologies qui permet- de mémoires NVM disponibles sur les composants pour carte à
tent de réaliser ces puces. puce :
– les mémoires mortes (ROM), inaltérables, contiennent des
informations permanentes telles que les programmes. Elles ne
2.1 Technologies sont accessibles qu’en lecture. L’inscription de la ROM est réalisée
par masquage ou par implantation ionique dans le silicium pen-
À la genèse des cartes à puces, deux filières technologiques dant la fabrication du circuit intégré ; les tailles des mémoires
étaient en présence selon le type de transistor utilisé pour réaliser ROM embarquées dans le composant pour carte à puces varient
les circuits logiques. D’un côté, la technologie dite bipolaire réali- en général entre quelques dizaines et quelques centaines de
sant un effet d’amplification de courant par la diffusion de porteurs kilooctets ;
majoritaires à travers les jonctions adjacentes de trois semi- – les mémoires mortes programmables (PROM) peuvent être
conducteurs dopés. De l’autre, la technologie MOS (Metal Oxide programmées (ou écrites) par l’utilisateur. Dans la technologie
Semiconductor) fondée sur des transistors unipolaires utilisant la MOS, les niveaux d’isolement sont tels que l’on peut enregistrer
conduction d’un seul type de porteurs dans un mince canal des informations en piégeant des charges électriques dans une
contrôlé par une électrode isolée. Suivant en cela la logique écono- électrode flottante. L’évacuation de ces charges permet d’effacer ce
mique reprise par l’ensemble de l’industrie électronique, l’industrie type de mémoire. À l’origine, l’effacement était réalisé à l’aide d’un
de la carte à puces s’est ralliée massivement, dès l’origine, à la rayonnement ionisant EPROM (Erasable Programmable ROM) ne
filière MOS. Les raisons principales sont, d’une part, des puissan- permettant qu’un petit nombre de re-programmations des cellules
ces consommées beaucoup plus faibles qu’en bipolaire, et d’autre mémoire. Aujourd’hui, la quasi-totalité des composants utilisent
part de très grandes capacités d’intégration. Au cours des deux der- des mémoires à effacement et re-programmation par application
nières décennies, un autre avantage déterminant est l’évolution de d’une tension électrique, ou EEPROM (Electrically Erasable
la technologie CMOS (Complementary MOS), qui se traduit par une Programmable ROM). Pour programmer une cellule, on fait circuler
très faible consommation et une bonne immunité au bruit. La un courant intense entre la source et le drain. Certains électrons
figure 1 montre le schéma de principe d’un transistor CMOS. acquièrent une énergie leur permettant d’atteindre la grille
64
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–––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– CARTES À PUCES
flottante, ils y sont alors piégés. Lorsque la charge piégée est suffi- 2.2 Composants en logique câblée
sante, elle masque le champ électrique induit par la grille et le tran-
sistor est bloqué. Le courant de fuite étant très faible, cette charge Ces composants, généralement très simples, sont des NVM à
peut se conserver très longtemps. Il est également possible de accès sériel synchrone, contrôlés par des circuits logiques intercon-
décharger la grille flottante par effet tunnel en appliquant des ten- nectés entre la mémoire et l’interface externe. Les commandes dis-
sions suffisamment élevées entre la grille, la source et le drain. Cet ponibles sur ces composants sont très limitées et figées par cons-
effacement est plus rapide et n’impose pas de retirer le circuit du truction. Les cartes à logique câblée sont principalement utilisées
système dans lequel il est installé. La différence entre les EEPROM comme jetons électroniques ou comme identifiants. L’exemple le
et les mémoires vives réside essentiellement dans la vitesse d’écri- plus répandu était la télécarte utilisée dans les téléphones publics
ture. Le cycle d’écriture d’une EEPROM est environ 1 000 fois plus et dont le composant, fabriqué à plusieurs centaines de millions
long que celui d’une RAM. Les mémoires EEPROM sont par ailleurs d’exemplaires, détenait longtemps le record du monde en termes
trois fois plus encombrantes que les mémoires SRAM. Les capaci- de quantité, maintenant supplanté par les cartes SIM.
tés des mémoires EEPROM embarquées dans les cartes à puces se Dans ce domaine, il n’y a malheureusement aucun véritable stan-
situent entre 2 et 400 ko, avec, pour des raisons essentiellement
2
dard et les composants offerts sont très souvent incompatibles
technologiques, une limite supérieure prévisible autour de 512 ko entre eux.
à 1 Mo ;
Les limitations des mémoires EEPROM ont favorisé leur rempla- La famille des jetons électroniques est déjà assez riche et s’est
cement par des mémoires flash. Celles-ci fonctionnent par stockage développée en deux générations.
d’électrons dans une couche mince de polysilicium en suspension & La première génération (1G) correspond au lancement de la
dans un oxyde, sous une grille de contrôle « on-off » d’un transis- télécarte en France et en Allemagne, elle se compose essentielle-
tor. Le principe de lecture de la cellule flash est simple : il s’agit de ment de mémoires sérialisées possédant une zone protégée par
mesurer si une tension appliquée à la grille de contrôle allume ou un fusible ;
non le transistor. L’écriture est en revanche plus complexe et
s’effectue en deux phases : tout d’abord, il faut enlever les charges Dans la première télécarte, la mémoire EPROM possède 256 bits,
d’un bloc de cellules mémoires (un bloc peut comporter plusieurs avec une zone protégée de 96 bits qui stocke une référence. Par contre,
milliers de transistors), puis la cellule est programmée par injection la carte allemande, développée plus tard, contenait 416 bits de
(ou non) d’électrons dans la grille flottante. Cette opération néces- mémoire EEPROM recyclable 64 fois, incluait 208 bits de mémoire de
site une énergie élevée pour faire passer les électrons à travers la travail et un contrôle d’accès par un code. Ces deux réalisations ont
barrière d’oxyde isolante. Elle endommage à la longue la couche engendré deux lignées d’interfaces électriques incompatibles entre
isolante, ce qui explique l’altération des performances des mémoi- elles : d’une part, une interface nécessitant 8 contacts externes, utilisée
res flash avec le temps. Les mémoires flash présentent l’avantage par France Télécom, et d’autre part, deux interfaces à 8 et 6 contacts
d’un faible encombrement (la densité est comparable à celle de la utilisées par la Bundespost (DBP). La figure 2 illustre les trois types
mémoire ROM) et des performances en écriture sensiblement meil- d’interfaces utilisées par France Télécom, Bundespost et recomman-
leures que celles des mémoires EEPROM. Leur granularité d’accès dées par la norme ISO, ainsi que leurs commandes associées.
plus faible que celle des EEPROM pose toutefois des problèmes de La méthode d’accès à ces mémoires consiste à adresser bit à bit
programmation complexes. L’introduction des mémoires flash dans chaque cellule comme dans un registre à décalage. La remise à
les composants cartes à puces est cependant devenue une réalité zéro du circuit permet de se positionner sur la première adresse
depuis 2005, et c’est imposé depuis comme un véritable standard. mémoire et la lecture se fait sur le plot OUT, après la remontée du
signal d’horloge.
L’industrie des semi-conducteurs et les industriels de la carte à
puces ont mis en place des concepts de sécurité spécifiques sur Lorsque le signal RST de remise à zéro n’est plus actif, une impul-
les mémoires flash pour les amener au même niveau que les sion d’horloge sur CLK incrémente le compteur d’adresse du com-
mémoires ROM et obtenir les mêmes certifications de sécurités posant. Les commandes de lecture, d’écriture ou d’effacement cor-
par des laboratoires indépendants. Il en résulte qu’il est même pos- respondent aux combinaisons de signaux des figures 2d et 2e, et
sible de remplacer les mémoires ROM complètement. sont prises en compte sur un front montant de l’horloge. Dans le
cas de l’interface de type FT, il faut utiliser une combinaison de
Cela ouvre la possibilité non seulement de corriger une erreur deux signaux, RST et B, tandis que dans la première télécarte alle-
dans le système d’exploitation (OS) de la puce (code patching), mande (DBP), il s’agit des signaux RST et PROG. Dans le cas de
mais de reporter l’implémentation du système d’exploitation et de l’interface à 5 contacts, inspirée par le standard ISO, toutes les com-
son verrouillage à l’étape de la personnalisation. Les mémoires mandes sont assurées par le plot RST. Dans ce cas, une impulsion
flash apportent donc flexibilité et rapidité pour la mise en place de sur RST en maintenant CLK à zéro permet de passer en mode pro-
nouvelles applications sur le terrain. grammation, tout en restant sur l’adresse sélectionnée, et l’impul-
Le tableau 1 résume les principales propriétés des mémoires uti- sion suivante sur CLK permet de programmer le bit correspondant.
lisables dans les composants pour cartes à puces. & Dans les composants de seconde génération (2G) apparais-
Le lecteur pourra aussi consulter l’article [E 2 430]. sent deux caractéristiques nouvelles. D’une part, une fonction
Tableau 1 – Comparaison des différents types de mémoires pour cartes à puces

EEPROM Flash MRAM PCRAM
Taille relative versus DRAM 5-10 0,25-1 1-3 0,8-2
Granularité Octet Bloc/secteur Bit Bit
Endurance (en cycles) 106 105 > 1014 1012
Temps d’écriture (Programmation/effacement) ms.ms-1 ms.ms-1 < 100 ns < 100 ns
Puissance en écriture 10 V x 100 mA 5 V x 1 mA 1,8 V x 10 mA 3 V x 1mA
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d’authentification dynamique, qui délivre un résultat sur 4 bits l’organisation de la mémoire des composants ST 1335 et 1336 de
lorsque l’on fournit à la carte une donnée aléatoire de 64 bits et, STMicroelectronics, qui rassemblent pratiquement toutes les carac-
d’autre part, une mémoire de travail constituée par des compteurs téristiques rencontrées dans les divers autres composants à logique
fonctionnant suivant un mécanisme de boulier. La figure 3 donne câblée.
Une première zone protégée de 64 bits contient un code d’identi-
fication inscrit en usine et des informations sur l’application intro-
Vcc GND Vcc GND Vcc GND duite par l’émetteur. Cinq registres de 8 bits constituent les
compteurs et sont associés à une autre zone de quatre registres
RST Vpp RST Vpp RST Vpp d’indicateurs témoins qui permettent les reprises, en cas de rupture
de séquence à la suite d’une extraction intempestive. La carte peut
CLK OUT CLK OUT CLK I/O aussi contenir une signature électronique attestant les droits de la
carte et une clé cryptographique pour l’authentification.
B FUS FUS PROG
2 a interface FT b interface DBP c interface ISO 2.3 Microcalculateurs

Les microcalculateurs pour cartes à puces sont de véritables ordi-
RST B CLK Commande RST CLK Commande nateurs intégrés sur un seul substrat de silicium : ce sont donc essen-
tiellement des machines à programme enregistré qui sont architectu-
0 0 RESET 0 RESET rées autour d’un (parfois deux) bus de données. Ils contiennent les
différents types de mémoire, et les organes d’entrée-sortie, qui assu-
0 1 READ 0 READ
rent les dialogues avec le monde extérieur. Le programme de fonc-
0 1 COMPARE 0 COMPARE tionnement est généralement contenu dans la ROM, EEPROM ou
FLASH, tandis que la RAM contient les registres de travail nécessaires
1 1 PROGRAM 1 PROGRAM aux divers traitements internes.
0 PROGRAM Les mémoires non volatiles intégrées sur le composant permet-
tent de reprogrammer la mémoire, à des fins de mise au point ou
jeu de commande de type FT e jeu de commande
d’évolution, voire pour les architectures les plus modernes de rajou-
d
à 6 contacts à 5 contacts ISO ter des programmes après la délivrance de la carte (par exemple,
dans le cas des architectures Javacard). Les microcalculateurs pour
cartes à puces intègrent encore de nos jours le concept de SPOM
FUS fusible de protection
(Self Programmable One Chip Microcomputer), architecture essen-
GND masse
tiellement sécuritaire, qui permet au microcalculateur de modifier
I/O entrée/sortie
Vcc/Vpp tension d’alimentation / de programmation lui-même un programme contenu dans sa propre NVM sans inter-
vention du monde extérieur (figure 4). À cette caractéristique vien-
nent s’ajouter divers dispositifs de sécurité qui empêchent les
Figure 2 – Interfaces et commandes associées
Connecteur
Zone
Lecture GND
d’identification Vcc
Lecture RST
5 compteurs Écriture
Effacement
CLK I/O
Zone réservée
Écriture
Certificat
Lecture
Clé
d’authentification
Adresses
ROM
Zone réservée
Signature
EEPROM CPU
Inutilisée
4 registres
témoins
RAM
Données
Zone Écriture Puce
utilisateur Lecture
CPU Central Processing Unit

Figure 3 – Organisation mémoire (34 x 8 bits) (composants ST 1335
et 1336 de STMicroelectronics) Figure 4 – Microcalculateur SPOM et ses interconnexions
66
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Simulation des circuits analogiques

et mixtes
par Joël BESNARD
Engineering manager
Mentor Graphics, Montbonnot, France
Pascal BOLCATO
2
Engineering director, Analog and RF Simulation
et Dézaı̈ GLAO
Staff engineer
Cet article est la réédition actualisée de l’article [E 3 450] intitulé « Simulation des circuits
analogiques et mixtes » paru en 2009, rédigé par Joël BESNARD, Pascal BOLCATO, Dézaı̈
GLAO, Hervé GUÉGAN.
1. Simulation des circuits : environnement d’utilisation

et principales caractéristiques .................................................... E 3 450v4 – 2
1.1 Simulation dans le flot de conception des circuits ........................... — 2
1.2 Simulation dans le flot de vérification des circuits .......................... — 2
1.3 Caractéristiques requises pour le simulateur ................................... — 3
1.4 Segmentations du marché ................................................................. — 3
2. Simulation analogique ................................................................... — 7
2.1 Principes généraux – Terminologie ................................................... — 7
2.2 Algorithmes de base de la simulation analogique ........................... — 8
2.3 Différentes analyses ........................................................................... — 15
3. Simulation des circuits en radiofréquence................................ — 16
3.1 Analyse du régime établi – Équilibrage harmonique ....................... — 17
3.2 Analyses linéaires autour du régime établi ...................................... — 19
3.3 Approche mixte temps-fréquence pour l’analyse de signaux
modules (analyse d’enveloppe) ......................................................... — 21
4. Simulation des circuits numériques ........................................... — 22
4.1 Modélisation des circuits logiques .................................................... — 22
4.2 Algorithme de simulation des circuits logiques ............................... — 23
5. Simulation des circuits et des systèmes en mode mixte........ — 24
5.1 Interfaçage entre le numérique et l’analogique : les convertisseurs — 24
5.2 Problèmes de synchronisation .......................................................... — 25
5.3 Algorithme de simulation en mode mixte ........................................ — 25
6. Conclusion........................................................................................ — 26
7. Glossaire ........................................................................................... — 26
a fin du XXe siècle a connu une évolution considérable des technologies

L de fabrication des circuits intégrés due principalement à la pression du mar-
ché des circuits électroniques de communication. Le début du XXIe connaı̂t la
même tendance avec l’apparition des objets connectés, des applications liées à
la mobilité, des systèmes embarqués (notamment dans le secteur de l’automo-
bile), du traitement des données en masse ou des dispositifs médicaux. Pour les
concepteurs de circuits, il faut réduire le temps de mise sur le marché tout en
satisfaisant à la fois aux demandes de performances accrues (consommation,
poids, tailles et coûts réduits). À ces contraintes liées à l’utilisateur final,
67
E3450
SIMULATION DES CIRCUITS ANALOGIQUES ET MIXTES –––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––
s’ajoutent les problèmes de sécurité (aviation, automobile), de connectivité et

d’adaptation à des standards de plus en plus nombreux (WLAN (Wireless Local
Area Network), Bluetooth, Wi-Fi (Wireless Fidelity)…). Il en résulte une explo-
sion en termes de complexité de fonctionnement et de taille (en nombre de
transistors) pour les circuits intégrés. Pour faire face à ces contraintes, on intè-
gre sur une même puce SoC (System on Chip) ou dans un même boı̂tier SiP
(System in Package) : microprocesseurs, mémoires, traitement analogique et
numérique du signal, circuits d’interface, système d’exploitation, composants
de radiofréquences, etc.
Le temps de mise sur le marché du produit étant un facteur crucial de réus-
site, ces systèmes de grande complexité doivent être conçus, vérifiés et validés
de manière sûre. Les coûts de fabrication étant très élevés, les tentatives multi-
2 ples ne sauraient être tolérées.
Les acteurs du marché de l’EDA (Electronic Design Automation) fournissent
aux fabricants de circuits intégrés des flots de conception, mais aussi de vérifi-
cation alliant méthodologies, logiciels et matériels appareillés pour respecter au
mieux les exigences précédemment citées.
L’un des éléments clés de ces deux flots est le simulateur électrique à niveaux
d’abstractions mixtes, signaux mixtes et RF (radiofréquences). Nous le désigne-
rons tout simplement : simulateur AMS/RF pour Analog Mixed Signal/RF.
Il devra être capable à la fois de supporter des niveaux d’abstraction de plus
en plus élevés (les choix de technologies étant reportés le plus tard possible)
et de prendre en compte des détails électriques de plus en plus fins (connexions
d’alimentations par exemple) afin de répondre aux nouvelles technologies.
En même temps que l’échelle d’abstraction s’étire dans les deux sens, d’autres
domaines, autres qu’électriques et thermiques, doivent aussi pouvoir être pris
en compte : mécanique, optique, biologie…
L’objectif de cet article est d’une part de présenter l’offre du marché des simu-
lateurs des circuits et de montrer comment celle-ci s’adapte aux enjeux décrits
ci-dessus, et d’autre part d’offrir au lecteur les bases nécessaires à la compré-
hension de leur fonctionnement ainsi que de leur usage.
Le lecteur trouvera en fin d’article un glossaire des termes utilisés.
Les blocs sont décrits à l’aide de langages HDL (Hardware

1. Simulation des circuits : Description Langage) ou du langage C. Pour une information
environnement d’utilisation complémentaire, le lecteur pourra se référer à l’article [E 2 452].
Le concepteur pourra ensuite remplacer ses blocs de haut niveau,
et principales au fur et à mesure de l’avancement de sa conception, par leurs
équivalents analogiques pour aboutir finalement à une description
caractéristiques complète au niveau des composants semi-conducteurs.
1.2 Simulation dans le flot de vérification

1.1 Simulation dans le flot de conception des circuits
des circuits La vérification fonctionnelle est une étape critique dans le pro-
cessus de conception. Une part de 60 à 70 % du cycle de produc-
L’optimisation des temps de conception des circuits com- tion d’une puce électronique est dédiée aux tâches de vérifica-
plexes est obtenue notamment par l’utilisation de bibliothèques tion. En effet, les erreurs fonctionnelles au niveau du système
de cellules et de blocs de propriétés intellectuelles (IP) dévelop- représentent la première cause de reprise de conception affectant
pés par des équipes ou des sociétés spécialisées. Cette évolution les délais de commercialisation. Le fameux « bug de calcul » du
rend presque incontournable la méthodologie descendante (top Pentium‚ en 1994 a entraı̂né un coût estimé à 400 millions de
down) dans la conception de ces circuits complexes. La simulation dollars. Les acteurs du marché de l’EDA (Electronic Design Auto-
constitue l’étape d’entrée du flot après la spécification (figure 1). mation) proposent donc des solutions de vérification supportant
L’intérêt du simulateur AMS/RF est de pouvoir simuler tout le cir- les principaux langages standard de conception et couvrant l’en-
cuit dans un premier temps avec des blocs définis à un haut semble des étapes de vérification depuis la simulation HDL
niveau d’abstraction. (Hardware Description Langage) jusqu’à l’émulation « In circuit »,
68
E3450
––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– SIMULATION DES CIRCUITS ANALOGIQUES ET MIXTES
En plus des langages HDL, d’autres spécialement dédiés aux

tâches de vérification des circuits sont utilisés. On les appelle com-
Spécifications
munément les HVL (Hardware Verification Languages). Les langa-
+
ges PSL, SystemC et SystemVerilog ont été standardisés à cet effet.
plan de validation
1.3 Caractéristiques requises

pour le simulateur
Saisie numérique Saisie analogique Le simulateur est donc une pièce maı̂tresse dans le flot de
conception et dans celui de vérification/validation. Pour choisir le
type de simulateur à utiliser, les critères à retenir sont les suivants :
– précision,
Synthèse – performance (vitesse),
2
Simulation Placement
Placement – capacité,
AMS/RF Routage
Routage – convergence (robustesse),
– analyses,
– support des langages HDL utilisés pour la conception des
circuits,
– support des langages HVL pour la vérification des circuits,
Assemblage
– facilité d’utilisation.
Le choix d’un simulateur dépend avant tout de l’utilisation finale.
Vérification fonctionnelle
Vérification 1.4 Segmentations du marché
Extraction parasite
physique
Simulation AMS/RF
La croissance de l’industrie des semi-conducteurs en général, et
celle des circuits intégrés en particulier, a pendant longtemps
dépendu d’une réduction du coût par transistor à chaque migration
Préparation des données de masques (MDP) et
à de plus petites dimensions, dans une sorte de cercle vertueux, la
des technologies d'amélioration de la résolution (RET)
miniaturisation permettant une production à moindre coût de cir-
cuits intégrés aux fonctionnalités et performances augmentées,
créant de nouveaux marchés qui financent les investissements de
nouvelles générations de dispositifs électroniques.
Fabrication et test En effet, l’extrapolation empirique de Moore, qui avance que le
nombre de transistors par puce double tous les deux ans (à coût
de production minimum), a constitué pour cette industrie la feuille
Figure 1 – Flot de conception d’un circuit mixte de route qui a piloté cette réduction d’échelle. Pour soutenir cet
effort le plus longtemps possible, tous les acteurs de cette industrie
(fondeurs, fournisseurs d’outils et chercheurs) se sont dotés d’une
structure coordinatrice appelée l’ITRS (International Technology
Spécifications Roadmap for Semiconductors), chargée d’élaborer une feuille de
route commune (figure 3).
L’ITRS a redéfini la notion de nœud technologique en termes de
Plans de tests Modèles Propriétés densité minimale de transistors sur une puce et fixé sa feuille de
route de réduction des dimensions de gravure des MOS silicium
Bancs de tests Design Assertions jusqu’à l’horizon 2021 (tableau 1).
En 2017, l’ITRS a été remplacé par l’IRDS (International Roadmap
for Devices and Systems) avec un objectif orienté davantage vers
Analyses pour la vérification
l’intégration des systèmes (More than Moore) que la course à la
miniaturisation.
Vérification Simulation Émulation

Les difficultés de plus en plus grandes rencontrées dans cette
formelle AMS/RF in situ course modifient profondément les architectures des dispositifs
électroniques et les offres en matière d’outils de simulation.
En effet, les dimensions caractéristiques des transistors sont deve-
nues si faibles que des phénomènes parasites ont impacté signifi-
Couverture
cativement les performances électriques des transistors MOS pla-
naires. Deux nouvelles architectures de transistors MOS ont donc
Figure 2 – Exemple de flot de vérification été proposées en remplacement à moyen terme :
– le transistor FDSOI (Fully Depleted Silicium On Insulator),
incluant le support des test benches (bancs de test) haut niveau, – le transistor multi-grilles FinFET.
les assertions et les prototypes fonctionnels. Cependant, si ces transistors réduisent les courants de fuite et
Le simulateur permettra de gérer l’automatisation des bancs de donc limitent la consommation de puissance, ils produisent un
tests, la vérification guidée par taux de couverture (CDV, Coverage- autre effet que les simulateurs ne peuvent plus négliger : l’auto
Driven Verification), la vérification basée sur les assertions (ABV, échauffement. Cet effet devra être pris en compte dans une simula-
Assertion-Based Verification) et la modélisation au niveau transaction électrothermique.
tionnel (TLM, Transaction-Level Modeling). La figure 2 donne un Un autre effet directement lié à la réduction des dimensions est
exemple de flot de vérification de circuits. la présence d’un très grand nombre d’interconnexions. Un circuit
69
E3450
Diversification fonctionnelle (More than Moore)
Composants Haute tension/ Capteurs

Analogue/RF Biochips
passifs Alimentation Actuateurs
[géométrique et equivalent scaling]
130 nm Intégration avec les personnes

Cœur CMPOS : CPU, mémoire, logique
et l’environnement
2
Miniaturisation (More Moore)
90 nm
Po
u Contenu non digital
rsu (system-in-package)
65 nm ite
du
sys dév
Analyse tèm elo
45 nm d’information es ppe
de me
plu nt
s g des
ran SO
32 nm Contenu digital de C
System-on-Chip val et d
eu
(SoC) r es SI
P:
22 nm
Après le CMOS
Figure 3 – Feuille de route pour l’industrie électronique (source : Medea +)
Tableau 1 – Feuille de route de réduction des dimensions de gravure des MOS silicium
2001 2004 2006 2008 2010 2012 2014 2017 2019 2021
130 nm 90 nm 65 nm 45 nm 32 nm 22 nm 14 nm 10 nm 7 nm 5 nm
intégré peut contenir désormais plusieurs milliards de transistors Du point de vue de l’utilisateur, le marché de l’EDA est segmenté
à interconnecter. Ce grand nombre d’interconnexions apparaı̂t de la façon suivante :
dans les simulations dites post-layout sous formes d’éléments – simulation des mémoires,
parasites exigeant des simulateurs modernes, aux capacités et – simulation des cellules standards,
performances accrues. – simulation des blocs digitaux complets (SoC digitaux),
Une autre conséquence de la réduction des dimensions conduit – simulation AMS/RF.
au fait que les blocs purement analogiques et leurs exigences de
Du point de vue de l’offre, les fournisseurs du marché de la simu-
haute précision de simulation comme les PLL (boucle à verrouillage
lation des circuits intégrés proposent désormais cinq types de
de phase), les ADC (convertisseurs de données) et les circuits de
solutions :
gestion d’alimentation ont désormais des tailles qui rendent leurs
simulations soit impossibles, soit entachées d’erreurs trop impor- – simulateur de type SPICE (Simulation Program with Integrated
tantes si on utilise les moyens traditionnels. Un nouveau type de Circuit Emphasis),
simulateur alliant à la fois très grande capacité et précision est – simulateur de type SPICE accéléré,
donc apparu sur le marché. – simulateur de type SPICE rapide,
– simulateur RF,
Un dernier effet lié à la réduction des dimensions est celui
– simulateur AMS.
d’une plus grande sensibilité aux variations des procédés de
fabrication. En effet, la faible épaisseur des couches de sili- Ces simulateurs ont aujourd’hui en commun :
cium rend l’impact d’une variation d’un seul atome non négli- – la parallélisation du code,
geable. Les analyses statistiques ont une importance qui s’ac- – le support du langage SPICE ou SPECTRE, du langage verilog-A,
croı̂t au fur et à mesure que les dimensions des composants – des paramètres S,
diminuent. – des formats PSF et FSDB pour les sorties et DSPF pour la simu-
Dans ce contexte, les offres des fournisseurs d’outils de simula- lation après extractions des parasites,
tion ne cessent d’évoluer pour répondre aux exigences de l’utilisa- – des analyses et modèles compacts de composants semi-
teur final. conducteurs standards.
70
E3450
––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– SIMULATION DES CIRCUITS ANALOGIQUES ET MIXTES
1.4.1 Simulateurs de circuits de type SPICE permettre le développement des modèles compactes de semi-
conducteurs.
1.4.1.1 Produits disponibles
1.4.2 Simulateurs de circuits de type FastSPICE
SPICE (Simulation Program with Integrated Circuit Emphasis), qui
a donné son nom à ce type de simulateurs, a été développé à l’uni-
(SPICE rapide)
versité de Berkeley de 1967 à 1990. Sa dernière version SPICE3F5 est
1.4.2.1 Différents produits disponibles
distribuée librement sur le réseau Internet, mais étant donné le rôle
clef de tels outils dans la validation des cellules, le marché utilise Ces simulateurs sont principalement utilisés pour valider, juste
surtout les simulateurs éprouvés et robustes mis sur le marché par avant fabrication, des conceptions complètes, au niveau transistor ;
les trois leaders : Mentor, Synopsys et Cadence. La précision et la les circuits à simuler contiennent de nombreuses fonctions de dif-
robustesse dans les résultats sont les principales qualités recher- férents types sur une seule puce.
chées par les utilisateurs. La vitesse et la capacité à traiter de gran- Il existe de nombreux simulateurs de type SPICE rapide sur le
des descriptions sont des différenciateurs. marché, celui-ci est dominé depuis le début des années 2000 par
Le produit chef de file du marché européen est le produit Eldo de
Mentor Graphics, ses deux principaux concurrents étant Hspice de
Synopsys et Spectre de Cadence (ces trois simulateurs se parta-
Synopsys avec le produit CustomSim-XA. Cependant, de nom-
breux concurrents font des efforts importants pour prendre des
parts de marché : c’est le cas de Mentor avec ADiT et Cadence
2
geant 90 % du marché mondial). avec spectre-XPS.
Il existe de nombreux autres produits d’audience beaucoup plus Ces simulateurs reposent en général sur une découpe du circuit
confidentielle, comme SmartSPICE de Silvaco ou Pspice de en plusieurs partitions (on dit dans le jargon des concepteurs de
Cadence qui se focalise sur la simulation analogique de cartes. circuits que l’on partitionne le circuit). Ils reposent aussi sur une
Les concepteurs de cartes ne simulent que très rarement au niveau précision relâchée et une simplification des modèles. La partition
fonctionnel, par contre, il devient pratiquement obligatoire de vali- est plus ou moins élaborée selon les simulateurs, certains utilisant
der la propagation des signaux sur la carte. Ceci correspond aux la hiérarchie.
solutions d’analyse d’intégrité du signal, tel le produit HyperLynx De plus en plus d’utilisateurs réclament une mesure très précise
de Mentor Graphics, un autre segment de marché. du courant dans certains segments du rail d’alimentation afin d’y
découvrir des problèmes potentiels, y compris ceux de chute de
1.4.1.2 Principales caractéristiques tension (IR drop) ou d’électro migration. Ces analyses sont diffici-
les, car elles imposent l’extraction des réseaux de résistances para-
Les logiciels de type SPICE permettent la simulation au niveau sites du rail d’alimentation et du substrat, ce qui correspond à un
des composants (résistances, condensateurs, transistors), principa- nombre énorme d’éléments.
lement dans le domaine temporel. Ils sont utilisés pour deux tâches
principales : la caractérisation et la conception de fonctions de base 1.4.2.2 Principales caractéristiques
(analogique et numérique).
Ces simulateurs sont particulièrement performants en vitesse et
En phase de caractérisation, le simulateur lance des milliers de en capacité, car ils négligent certains effets du second ordre.
simulations afin de spécifier l’espace de fonctionnement de cha- Ils considèrent que tous les transistors ne changent pas d’état à
cune des caractéristiques. Cette phase nécessite des réseaux de ser- chaque moment, que de nombreuses fonctions dupliquées ont un
veurs qui doivent pouvoir efficacement effectuer des milliers de comportement identique et peuvent partager ainsi de nombreuses
simulations, en général assez courtes (rarement plus de quelques informations. La première application à avoir grandement bénéficié
minutes). de ce type de simulateurs est la conception de mémoires.
En ce qui concerne la phase de conception, ces simulateurs sont Ces simulateurs sont aussi très utilisés pour mesurer la consom-
utilisés pour valider une fonction complète (un convertisseur ou un mation du circuit (ou d’une partie du circuit) dans le temps. La prin-
comparateur, par exemple), en fait un assemblage de fonctions de cipale contrainte est que l’ensemble des fonctions doit être réalisé
base. pour pouvoir les assembler en une seule description spice et de ce
fait commencer les simulations, très tard dans le cycle de concep-
Depuis leur création, l’efficacité des logiciels de type SPICE ne tion. Le nombre de transistors étant de l’ordre de plusieurs mil-
cesse d’augmenter. Pour à la fois garder une précision adéquate et liards et les vecteurs de test pouvant être très longs (comme pour
accélérer les calculs, de nombreux efforts sont faits par les fournis- les nouveaux standards de communication), les temps de simula-
seurs. La parallélisation du code est désormais une caractéristique tion deviennent prohibitifs, ce qui restreint leur champ d’applica-
commune à tous les types de simulateurs SPICE. Cependant, le tion. De plus, les hypothèses de simplification prises par défaut
nombre maximum d’unités de calcul utilisables et l’extensibilité par ces simulateurs peuvent modifier la fonctionnalité de certaines
que propose cette parallélisation sont les principaux différencia- parties. Ceci demande une vigilance et un effort dans la réalisation
teurs entre simulateurs. des réglages nécessaires pour obtenir des résultats avec une préci-
L’utilisation des méthodes statistiques due aux effets de variabi- sion adéquate. La vitesse et la capacité sont les principales qualités
lité croissante des process est devenue incontournable ; mais leur recherchées par les utilisateurs, à partir du moment où la précision
capacité à traiter les grandes descriptions demeure un critère est acceptable (c’est-à-dire que les résultats sont conformes à la
critique. fonctionnalité, à la précision près).
Si la quasi-totalité des simulateurs SPICE du marché comportent
les analyses standards isothermes (continu, transitoire, fréquentiel, 1.4.3 Simulateurs de circuits de type Accelerated-
bruit, distorsion…) et tous les modèles compacts de composants SPICE (SPICE accéléré)
semi-conducteurs courants (bsim, psp, hisim, ekv, bsimsoi, tmi,
finfe, hemts...), les possibilités de simulations électrothermiques, 1.4.3.1 Différents produits disponibles
de vieillissement (aging), de fiabilité (reliability analysis) et de Ces simulateurs sont apparus sur le marché pour répondre au
sensibilité transitoire (transient sensitivity) font partie des besoin d’une simulation nécessitant une grande capacité tout en
différenciateurs. gardant la précision SPICE. Aucun compromis n’est donc fait sur
Depuis les années 1990, les simulateurs de type SPICE se sont la précision.
enrichis d’un langage comportemental purement analogique pour Les produits disponibles sur le marché sont les produits AFS
le développement des nouveaux modèles de composant. Verilog-A (Analog Fast Spice) et Eldo-premier de Mentor graphics, Finesim
est le langage standard qui s’est imposé sur le marché pour de synopsys, Spectre-APS de cadence et GigaSpice de Proplus.
71
E3450
1.4.3.2 Principales caractéristiques La première génération de simulateurs AMS provient en fait

d’une solution fondée sur une communication entre un simula-
La précision relativement faible des simulateurs de type Fast-
teur numérique et un simulateur de type SPICE. Cette technolo-
SPICE n’autorise pas par exemple la validation complète de grands
gie ayant un nombre très limité de types de communications
blocs mixtes entiers (SoC).
et étant très difficile à mettre en œuvre, une deuxième généra-
Les simulateurs de la catégorie Accelerated-SPICE vont essentiel- tion s’est attachée à fournir une solution complète, intégrée et
lement tirer partie de l’architecture matérielle en parallélisant mas- facile à utiliser.
sivement la simulation tout en optimisant l’usage de la mémoire.
Le premier simulateur devenu leader sur le marché est Questa
Les processeurs graphiques GPU (Graphics Processing Unit) peu-
ADMS de Mentor Graphics. Il est concurrencé par deux autres
vent même être utilisés dans certains cas. produits : AMS Designer de Cadence et AMS Discovery de Synop-
sys. Ces produits diffèrent principalement par le périmètre des
1.4.4 Simulateurs de circuits de type RF fonctionnalités et leur facilité de mise en œuvre.
2
1.4.4.1 Différents produits disponibles 1.4.5.2 Principales caractéristiques
Ces simulateurs fonctionnent dans le domaine fréquentiel. Il existe de nombreux modes d’utilisation qui dépendent de la
Le besoin à l’origine est de simuler des modules RF ou micro- complexité du sujet à traiter et de la méthodologie de conception
ondes, en technologie carte ou hybrides. Les nouvelles technolo- mise en œuvre.
gies en microélectronique ont ouvert la voie à la réalisation de
Le premier mode consiste à simuler un circuit complet décrit
fonctions RF directement sur le silicium, sur des composés du
en langage de type numérique (VHDL/Verilog) pour certaines par-
groupe IV (SiGe), ou sur des semi-conducteurs composés des grou-
ties et en langage SPICE pour d’autres, les stimuli pouvant utili-
pes III-V tels que l’AsGa ou le GaN. Ces circuits intégrés aux fré-
ser l’un ou l’autre de ces langages. Pour ce mode, il est impor-
quences RF et aux hyperfréquences sont appelés circuits MMIC
tant que les différentes parties fournies par les concepteurs ne
(Monolithic Microwave Integrated Circuits). Cette évolution a créé soient pas modifiées pour des raisons de simulation, que le
une nouvelle génération de simulateurs RF, qui correspond le plus choix des types de description pour chaque partie soit facilement
souvent à une extension des simulateurs SPICE, tel le produit réalisable et que l’ajout d’éléments pour la simulation se fasse
Mentor Eldo-RF ou celui de Cadence Spectre-RF. Ces simulateurs de façon transparente pour l’utilisateur sans modifier le compor-
ont des gammes d’analyse plus ou moins riches : prise en compte tement du circuit.
des oscillateurs, de signaux modulés, analyse des effets de bruit,
détection d’instabilité, vieillissement, sensibilité des caractéristi- Les autres modes enrichissent cette fonction de base : un utilisa-
ques aux variations technologiques. Certains peuvent aussi simuler teur doit pouvoir choisir le type de simulateur temporel analogique
les fonctions RF avec les autres fonctions analogiques et numéri- (SPICE ou SPICE-rapide).
ques qui sont sur la même puce silicium et même accepter tous Il doit aussi pouvoir réutiliser les vecteurs de test écrits pour le
les niveaux de description (de transistor au niveau comportemen- numérique et enrichir ces vecteurs de test sur des parties décrites
tal), c’est le cas du simulateur Questa-ADMS-RF de Mentor. en SPICE. L’utilisation des nouveaux langages d’assertions, tel le
Le leader sur le marché (principalement cartes et circuits MMICs) standard SystemVerilog, commence à devenir obligatoire pour ce
est Keysight Technologies avec les simulateurs ADS et GoldenGate, type de simulateurs.
mais les produits Eldo-RF de Mentor et Spectre-RF de Cadence sont Toutes ces fonctionnalités peuvent être malgré tout insuffisan-
très utilisés par les concepteurs de circuits intégrés. tes pour valider des fonctions critiques dans un circuit, soit parce
que des effets ne sont pas pris en compte, soit parce que les
1.4.4.2 Principales caractéristiques simulations sont trop longues. Il faut alors faire des efforts de
modélisation en utilisant des fonctions évoluées de langage du
Le premier objectif est, en général, d’obtenir la réponse en fré- domaine numérique tels les types réels en VHDL (RNM : Real
quence d’une fonction RF en régime établi. Sur cette analyse de Number Modeling) ou des langages plus riches permettant de
base, les simulateurs se différencient par leur capacité à traiter des définir des jeux d’équations tels que VHDL-AMS et Verilog-AMS.
fonctions de taille importante (10 000 éléments), ayant des compor- Une modélisation adéquate peut accélérer d’un facteur 100 ou
tements fortement non linéaires et de type auto-oscillateurs. plus les simulations et permettre ainsi d’explorer des architectu-
Une des principales difficultés pour ces simulateurs est de prédire res au niveau global du circuit (très utile pour les SoC), de se
le comportement d’une fonction sujette aux bruits et, par exemple, focaliser sur certaines parties à partir d’un programme de test
de calculer le bruit de phase de la fonction. du circuit global, de lancer des séquences de test différentes
La principale autre difficulté est de pouvoir analyser les différen- sur un réseau de stations pour valider, par exemple, très rapide-
tes phases de fonctionnement dans le temps d’un système RF, ment les changements de dernière minute. Cet effort de modéli-
comme par exemple celles du changement de fréquence ou encore sation est un investissement pour une société qui décide d’utili-
du démarrage du système RF, jusqu’à ce que la PLL (Phase Locked ser cette méthodologie mais, pour une application donnée, le
Loop) (boucle à verrouillage de phase) se cale sur la fréquence nombre de modèles est limité. Ils sont réutilisables au fil des
désirée et ceci en y incluant l’oscillateur et le contrôle des PLL, améliorations et des générations, et représentent une accumula-
même de type fractionnaire. La technique employée par les simulation d’expertise dont le retour sur investissement est générale-
teurs est de type « enveloppe » ou « modulée » (analyse modulated ment important.
steady state de Mentor). Ces difficultés sont résolues par très peu Enfin, certains circuits contiennent des fonctions RF qu’il est
de simulateurs, le produit Eldo-RF est certainement parmi ceux important de valider dans leur environnement numérique et analo-
qui sont les plus avancés sur ce sujet. gique, d’autant plus que les imperfections technologiques sont
souvent compensées par un traitement numérique ; le simulateur
1.4.5 Simulateur de circuits de type mixte, dit doit donc être capable d’utiliser aussi le simulateur RF dans son
AMS (Analog Mixed Signal) mode « enveloppe » ou « modulée ». Le produit Questa-ADMS-RF
de Mentor Graphics est actuellement le seul sur le marché à fournir
cette dernière fonctionnalité.
1.4.5.1 Différents produits disponibles
Le besoin est de simuler des circuits qui contiennent des fonc- & Validation des SoCs
tions numériques, analogiques, des mémoires et même des fonc- Ces systèmes complets possèdent des tailles toujours plus gran-
tions RF sur une même puce silicium. des, avec des technologies ayant des variations en fabrication de
72
E3455
Intégrité de signal et compatibilité

électromagnétique (CEM)
des cartes électroniques
par Saverio LEROSE
Docteur en sciences des matériaux
2
Responsable ingénierie développement électronique
Thales Corporate Engineering, Vélizy, France
1. Positionnement du problème............................................................... E 3 455 - 2

2. Caractéristiques électriques des interconnexions ........................ — 3
2.1 Boîtiers des composants électroniques .................................................... — 3
2.2 Le circuit imprimé et ses caractéristiques électriques ............................. — 3
3. Intégrité de signal des cartes électroniques ................................... — 9
3.1 Limitation des réflexions parasites............................................................ — 9
3.2 Réduction de la diaphonie.......................................................................... — 12
3.3 Stabilité des tensions d’alimentation et des niveaux de référence ........ — 15
3.4 Liaisons à très haut débits.......................................................................... — 16
3.5 Importance des composants passifs discrets........................................... — 17
4. CEM des cartes ........................................................................................ — 19
4.1 Phénomènes concernés ............................................................................. — 19
4.2 Conduction .................................................................................................. — 20
4.3 Rayonnement .............................................................................................. — 21
5. Prise en compte dans la conception des cartes ............................. — 23
5.1 CAO des cartes ............................................................................................ — 24
5.2 Simulation ................................................................................................... — 25
5.3 Méthodologie .............................................................................................. — 27
6. Conclusion................................................................................................. — 29
Pour en savoir plus .......................................................................................... Doc. E 3 455
es produits et systèmes électroniques ayant des besoins en performance et

L en compacité toujours plus importants, cela pousse les concepteurs à
recourir à l’électronique numérique, de plus en plus rapide et à la mixité plus
grande avec l’électronique analogique et RF. Cette tendance conduit à l’émer-
gence d’une nouvelle discipline dans la conception des cartes électroniques,
l’Intégrité de Signal (IS) dont le but est de garantir la compatibilité entre les
composants de la carte du point de vue de leur échange de signaux, en tenant
compte des caractéristiques des circuits imprimés.
Par ailleurs, le fonctionnement de la carte peut être impacté par l’environne-
ment électromagnétique ambiant et peut parfois conférer à la carte un
caractère de source de rayonnement parasite. Cela fait que la Compatibilité
ElectroMagnétique (CEM) d’une carte doit être prise en compte par le concep-
teur de cette carte qui doit non seulement respecter les exigences
fonctionnelles mais aussi les exigences normalisées en termes d’émission et
de susceptibilité électromagnétiques, ces dernières étant parfois soumises à
une réglementation stricte comme par exemple le marquage CE en Europe
(directive CEM).
Parution : mai 2015

73
E3455
INTÉGRITÉ DE SIGNAL ET COMPATIBILITÉ ÉLECTROMAGNÉTIQUE (CEM) DES CARTES ÉLECTRONIQUES _____________________________________________
Les deux disciplines, intégrité de signal et CEM, ne sont absolument pas

disjointes et une forte adhérence naturelle les relie. Une intégrité de signal
maîtrisée et contrôlée améliore inévitablement les caractéristiques de CEM de
la carte et, par conséquent, celles du produit qui englobe cette carte.
Toutefois, les fréquences des signaux véhiculés par les inter-

1. Positionnement connexions des circuits imprimés sont souvent inférieures à celles
du problème des signaux échangés dans les puces actives, mais certains stan-
dards d’interface présentent des débits multigigabits (DDR, SATA,
2 La plupart des signaux électroniques proviennent de capteurs

de toutes sortes intégrés dans les systèmes électroniques. Ces
USB3, HDMI, PCIe) dont la conception requiert de grandes précau-
tions pour satisfaire les exigences de l’Intégrité de Signal (IS) et
de la Compatibilité ÉlectroMagnétique (CEM).
systèmes électroniques sont destinés à conditionner les signaux Un signal trapézoïdal du type de celui qui est représenté sur la
issus des capteurs afin de les traiter pour présenter une informa- figure 1 peut se décomposer en une série de signaux sinusoïdaux
tion exploitable pour l’utilisateur. d’amplitudes et de fréquences différentes (théorie mathématique
En amont de la chaîne les signaux sont ainsi majoritairement des séries de Fourier). Le spectre en fréquence du signal trapézoï-
analogiques (amplitude, fréquence) tandis qu’en aval ils sont dal s’obtient par la transformée de Fourier de ce dernier, et
numériques (amplitude, fréquence d’horloge, temps de montée, conduit à la densité spectrale suivante (avec tm= td = δ) :
temps de descente).
Les signaux analogiques sont caractérisés par leur amplitude et
leur fréquence. Les perturbations diverses subies par les signaux
ont des fortes répercutions sur les fonctions analogiques car ces
dernières traitent directement les amplitudes, les fréquences et La figure 2 présente l’enveloppe du contenu spectral du signal
parfois les phases. trapézoïdal du type de celui de la figure 1.
Par ailleurs, une partie importante des fonctions analogiques Si lors de la propagation d’un signal son contenu spectral se
que l’on trouve sur les cartes est liée à l’alimentation et à la pola- trouve modifié, alors ce signal se déforme et peut ne pas être
risation des composants. Ce sont les références de potentiel qui reconnu en tant que tel par un composant récepteur. L’un des
permettent aux composants d’être polarisés et de fonctionner cor- enjeux de l’intégrité de signal est la conservation du contenu
rectement. Le concepteur cherche à assurer leur stabilité dans le spectral du signal numérique lorsqu’il transite d’un composant à
temps afin de sécuriser le fonctionnement de sa carte. un autre.
Le numérique s’impose de plus en plus par les possibilités de
Sur une même carte électronique les deux types de signaux
traitement des signaux qu’il permet, et par son adhérence avec le
analogiques/RF et numériques coexistent et doivent nécessaire-
monde logiciel (comme par exemple par l’intermédiaire des com-
ment cohabiter sans s’autoperturber ou se perturber mutuelle-
posants programmables FPGA Field Programmable Gate Array).
ment. L’évolution des débits numériques à plusieurs gigabits/s ou
Sur la figure 1 est représenté un signal numérique typique dizaines de gigabits/s crée de nouveaux défis pour les ingénieurs
d’amplitude A (souvent niveau « 1 » logique ou niveau « haut ») qui développent les cartes électroniques. Ces signaux sont pré-
caractérisé par sa forme trapézoïdale. sents sur les broches de sortie des composants émetteurs et sont
T est la période liée à la fréquence du signal, tm et td les temps véhiculés par les interconnexions jusqu’aux broches d’entrée des
de montée et de descente. composants récepteurs.
Les fréquences moyennes des signaux des composants numé- Les interconnexions englobent le circuit imprimé et le packa-
riques ne cessent de croître dans le temps avec l’accroissement ging électronique. Elles ne sont généralement pas incluses dans le
de l’intégration monolithique comme par exemple :
– fréquences d’horloge des microprocesseurs autour de plu-
sieurs gigahertz ;
– fréquences d’horloge des mémoires DDR3 et DDR4 également 1
Amplitude (V)
autour de plusieurs gigahertz.

Nota : DDR : Double Dara Rate. 0,8
0,6
T
Amplitude
0,4
tm
«1» td 0,2
A
τ 0
107 108 109 1010 1011
Fréquence (Hz)
«0» Durée du signal : τ

Temps de montée et de descente : δ = 0,1 ns
Temps Fréquence de répétition F = 100 MHz
Figure 1 – Allure idéale d’un signal numérique Figure 2 – Enveloppe du contenu spectral d’un signal trapézoïdal

74
E3455
______________________________________________ INTÉGRITÉ DE SIGNAL ET COMPATIBILITÉ ÉLECTROMAGNÉTIQUE (CEM) DES CARTES ÉLECTRONIQUES
schéma fonctionnel de la carte. Elles y sont représentées par des aux broches du composant par des fils de câblage. Ces broches
fils sans caractéristiques et donc équipotentiels aux broches sont ensuite brasées sur le circuit imprimé qui réalise les
qu’elles raccordent. Ceci n’est pas tout à fait exact en conception connexions électriques entre les boîtiers des composants.
analogique et pratiquement inexact en conception RF et hyperfré-
quence. En électronique numérique rapide la prise en compte des
caractéristiques électriques des interconnexions, ignorée en basse 2.1.1 Fils de câblage des puces
fréquence, devient nécessaire en haute fréquence. Il est alors utile
Les fils de câblage (bonding en anglais), généralement en or (ils
que les ingénieurs impliqués dans la conception des cartes aient
peuvent être aussi en aluminium ou en cuivre) ont un diamètre de
les ordres de grandeur de ces caractéristiques électriques.
25 μm et une longueur de l’ordre du millimètre.
On modélise le comportement électrique d’un fil de câblage de
longueur ℓ par son inductance Lb et sa capacité Cb, qui sont
2. Caractéristiques approximées par les formules suivantes :
électriques des 2
interconnexions
avec ℓ longueur du fil,
2.1 Boîtiers des composants
d son diamètre,
électroniques
h distance du fil au plan de référence de potentiel de la
Le lecteur pourra se référer aux articles [E3400] et [E3405] des carte.
Techniques de l’Ingénieur pour une description des technologies
μ0 (4π × 10-7 H/m), μr et ε 0 (8,85 × 10–12 F/m), εr sont les perméa-
des boîtiers électroniques dont la figure 3 donne un exemple.
bilités et permittivités respectivement du vide et relatives.
La « puce active » (silicium généralement) réalise une fonction
analogique, numérique ou mixte (amplificateur, mémoire, micro-
contrôleur, microprocesseur, circuit d’interface…) que l’on 2.1.2 Broches des boîtiers
retrouve sur le schéma électrique de la carte. Elle est connectée
Tout comme les fils de câblage, les broches présentent des
inductances et des capacités dont il n’est pas aisé d’approximer
les valeurs car les géométries ne sont pas aussi simples que celles
des fils de câblage, mais les fabricants de composants qui dis-
Encapsulation posent de ces caractéristiques peuvent les fournir à leurs clients.
Fils de câblage Le tableau 1 présente une synthèse de caractéristiques mesu-
rées ou simulées pour quelques boîtiers parmi les plus employés.
Ces caractéristiques englobent fils de câblage et broches.
Puce active
Le lecteur peut se reporter aux articles E3400 et E3405 pour les
caractéristiques géométriques de ces boîtiers.
Broches
2.2 Le circuit imprimé
et ses caractéristiques électriques
Le circuit imprimé supporte les composants et assure leurs
Figure 3 – Vue schématique d’un composant en boîtier CMS interconnexions par l’intermédiaire de pistes de cuivre. Pour réali-
de type QFN ser ces interconnexions les pistes doivent parfois cheminer sur
Tableau 1 – Principales caractéristiques de quelques boîtiers
Caractéristiques électriques des broches2)

Boîtier Appellation Nombre de broches1)
Inductance Capacité
(nH) (pF)
QFP Quad Flat Pack 32 à 208 4 à 12 0,2 à 1
QFN Quad Flat Pack No Lead 6 à 64 0,1 à 2 0,1 à 0,5
CSP Chip Size Package 6 à 360 0,1 à 2,5 0,1 à 0,75
PBGA Plastic Ball Grid Array 200 à 800 1à3 0,05 à 0,15
(1) Ces nombres sont donnés à titre indicatif, la plage pouvant être plus grande.
(2) Sur un boîtier donné, les caractéristiques de capacité et d’inductance des broches n’ont pas toutes les mêmes valeurs car les longueurs des chemins de
connexion sont de dimensions différentes. Ce qu’il faut retenir, c’est que plus le boîtier est petit plus ces caractéristiques sont faibles et donc moins contri-
butives aux potentielles déformations des signaux.

75
E3455
Trou (via) enterré Trou (via) borgne Trou (via) débouchant Piste signal
Isolant
Conducteur de retour (plan)

Cuivre Isolant
a piste en surface, structure dite microstrip
2
Piste signal
Figure 4 – Coupe schématique d’un circuit imprimé

Conducteur de retour (plans)
b piste interne, structure dite stripline
R L
Figure 6 – Structures microstrip et stripline des pistes
Broche Broche d’interconnexion d’un circuit imprimé
G C
Piste (potentiel W Champ

V (t) du signal) électrique
T
R résistance ohmique de la piste C capacité de la piste εr H
L inductance associée à la piste G conductance parallèle
Plan (0 V)
Figure 5 – Schéma équivalent basse fréquence d’une piste
de circuit imprimé a structure microstrip
plusieurs niveaux isolés les uns des autres par un matériau diélec- Plan Champ
trique, le passage d’un niveau à l’autre s’effectuant par des trous (0 V et/ou εr
électrique H
métallisés (via) (figure 4). alimentation)
Le lecteur pourra consulter l’article [E3342] pour avoir une pré-
sentation complète des technologies de circuits imprimés. Piste (potentielV (t) du signal)
Le nombre de niveaux d’interconnexions dépend de la densité
des composants (le nombre de broches par unité de surface) et de b structure stripline
la finesse de gravure des pistes du circuit imprimé.
Les pistes et les via du circuit imprimé possèdent naturellement Figure 7 – Capacité des pistes du circuit imprimé pour les structures
des caractéristiques électriques que le concepteur de la carte doit microstrip et stripline selon l’IPC-2251
connaître, et dont nous donnons quelques définitions et gran-
deurs dans les paragraphes qui suivent.
conducteurs. Les formules suivantes sont extraites de l’IPC-2251,
2.2.1 Caractéristiques électriques des pistes qui indique qu’elles sont valides à quelques pour-cent près :
en basse fréquence – pour une structure microstrip (figure 7a) :
En basse fréquence, c’est-à-dire lorsque la fréquence maximale
associée au signal est telle que la longueur d’onde est supérieure
d’un ordre de grandeur ou plus à la longueur de la piste de circuit
imprimé reliant deux broches de composants, on peut modéliser
cette piste par ses caractéristiques RLCG discrètes selon le
schéma de la figure 5. – pour une structure stripline symétrique (figure 7b) :
Les pistes de cuivre se situent sur une face du circuit imprimé
ou à l’intérieur de celui-ci. En surface on parle de structure
microstrip (figure 6a), en interne de structure stripline (figure 6b).
2.2.1.1 Capacité de la piste

Elle est définie par la géométrie des conducteurs en présence,
2.2.1.2 Inductance de la piste
(la piste et son plan de référence), par les diélectriques en pré-
sence (l’air et le matériau du circuit imprimé) et par le champ élec- Elle est définie par la géométrie des conducteurs en présence et
trique qui résulte des différences de potentiel entre les deux par le champ magnétique ℋ présent entre la piste et le plan et qui

76
E3455
I
Champ magnétique ᏷ Piste
Plan
I
2
Figure 8 – Inductance d’une piste de circuit imprimé
D1
A
Plan de masse
D2 Lv
H
Cv Cv
D
B
a géométrie b modèle électrique associé
Figure 9 – Vues schématiques d’un via
résulte de la circulation du courant dans ces deux conducteurs À basse fréquence la valeur de G est très inférieure à la valeur
(figure 8) : Cω, ce qui fait que G peut être ignorée, ce qui n’est plus le cas à
– en structure microstrip, l’inductance par unité de longueur haute fréquence (voir paragraphe 2.2.2).
peut être approximée par :
2.2.2 Caractéristiques électriques des via
Dans le modèle électrique simple donné figure 9, Cv est la capa-
cité existant entre la métallisation du via (pastilles et fût) et le plan
– en structure stripline elle s’exprime par : de masse et Lv est l’inductance liée au fût du via :
avec μ r = 1 dans le cas des matériaux employés dans les circuits Par rapport aux via des technologies classiques des PCB, les
imprimés. microvia présentent évidemment des valeurs de Cv et Lv plus
Pour les géométries usuelles rencontrées sur les circuits impri- faibles (tableau 2), ce qui les rend ainsi plus transparents aux fré-
més des cartes électroniques, la valeur de l’inductance des pistes quences élevées.
se situe entre 2 et 5 nH/cm.
2.2.3 Effet à basse fréquence de l’interconnexion
2.2.1.3 Résistance de la piste sur le signal
Une piste de longueur ℓ, de largeur W et d’épaisseur T possède Les caractéristiques électriques de l’interconnexion entre deux
une résistance électrique R : composants peuvent affecter, par effet de résonance du circuit LC
associé à l’interconnexion, la forme du signal échangé en provo-
quant l’apparition d’oscillations et de pics d’amplitude positive
avec ρ (Ω.cm) résistivité du matériau de la piste.

Pour des pistes de circuit imprimé classique, l’ordre de grandeur Tableau 2 – Caractéristiques typiques des via
est de 0,05 Ω/cm aux fréquences basses. À haute fréquence l’effet
de peau entraîne une augmentation de la « résistance » de la piste Diamètre D Profondeur H Cv Lv
(voir paragraphe suivant). (mm) (mm) (pF) (nH)
2.2.1.4 Conductance parallèle Trou débou- 0,300 1,600 0,5 1,2

chant standard
Sur le schéma de la figure 5, la conductance parallèle G repré-
sente les pertes à travers le diélectrique. Plus cette valeur est Microvia 0,100 0,050 0,04 0,015
faible, meilleur diélectrique est le matériau.

77
E3455
Amplitude (V)
4,521
Overshoot
4
o(t) i(t)
Ro R L i(t)
2
o(t)
G C Ci Ri
0
Caractéristiques R, L, C, G de la piste d’interconnexion : Undershoot

- R résistance électrique – 1,221
- L inductance
- G conductance parallèle 0 2 × 10–8 4 × 10–8 6 × 10–8 8 × 10–8 10 × 10–8
- C capacité Temps (s)
a schéma électrique b amplitude du signal en entrée i(t) et sortie o(t)
Figure 10 – Effet des caractéristiques LC d’une interconnexion (piste de cuivre) sur la forme du signal transmis
(overshoot) et/ou négative (undershoot) qu’il convient de réduire

(figure 10). Longueur ᐉ (cm)
100
2.2.4 Caractéristique des pistes en hautes Piste cuivre = ligne de transmission
fréquences (caractéristiques réparties)
Le lecteur pourra se référer à l’article [E150] « Électronique 10
impulsionnelle » pour avoir un approfondissement de la théorie
sous-jacente.
Piste cuivre = équipotentielle
2.2.4.1 Longueur critique 1
(caractéristiques localisées)
Lorsque la longueur ℓ d’une piste de circuit imprimé est du
même ordre de grandeur que la longueur d’onde associée au
signal, la piste doit être considérée comme une ligne de transmis- 0,1
sion, car la piste n’est plus équipotentielle et les valeurs instanta- 0,1 1 10
nées des courants et des tensions dépendent de la position du Temps de montée tm (ns)
point de mesure sur la piste. La longueur d’onde prise en compte
est celle qui correspond à FM, la plus haute fréquence contenue Figure 11 – Condition de régime ligne de transmission pour des
dans le signal, celle-ci étant liée au temps de montée tm des pistes microstrip sur circuit imprimé à diélectrique FR4
signaux. Cette fréquence est donnée par la relation :
cas on parle de caractéristiques électriques réparties, exprimées

par unité de longueur (figure 11).
On définit la longueur critique comme étant égale à la longueur 2.2.4.2 Impédance et temps de propagation
d’onde associée à cette fréquence : Les études menées en micro-ondes sur des lignes à microrubans
ont permis d’établir une théorie de leur comportement en lignes de
transmission. Ceci a été naturellement étendu au cas des circuits
imprimés. Les pistes du circuit imprimé considérées comme des
lignes de transmission (sans pertes) sont caractérisées par leur
impédance caractéristique ZC, et par leur vitesse de propagation Vp.
avec c vitesse de la lumière dans le vide,
εreff constante diélectrique effective, c’est-à-dire tenant
compte de l’environnement diélectrique total avec
lequel la piste est en contact.
Dans la pratique, on considère que lorsque la longueur ℓ de la
avec L et C inductance et capacité par unité de longueur de
piste est supérieure à une fraction de ℓC, (ℓC/10) la piste doit être
la piste.
considérée comme une ligne de transmission. Dans ce cas, le
schéma de la figure 5 ne s’applique pas pour la piste entière mais Le lecteur se reportera au paragraphe 2.1.1 pour les expressions
pour un segment de longueur δℓ très faible devant ℓC, et dans ce de ZC en fonction de la géométrie de la piste.

78
E3455
6
Signal côté récepteur
5
Émetteur Récepteur
(Driver ) (Receiver )
Amplitude (V)
4
ZC, τ
RS
3
RC 2
Signal côté émetteur
1
0
2
0 2 4 6 8 10
Temps (normalisé/τ)
a schéma électrique b amplitude des signaux
Figure 12 – Réflexions multiples sur une piste de circuit imprimé reliant deux composants ayant des impédances d’entrée et de sortie diffé-
rentes entre elles et différentes de l’impédance de la piste, entraînant la déformation des signaux
2.2.4.3 Coefficient de réflexion un facteur multiplicatif exponentiel affectant l’amplitude du signal

qui se propage :
Lorsqu’un signal Vi se propageant sur une ligne de transmission
d’impédance caractéristique ZC rencontre une impédance Z1, une
partie de l’énergie du signal est transmise à l’impédance Z1, une
autre partie est réfléchie avec une amplitude Vr, déterminée par ρ,
le coefficient de réflexion, On peut montrer que dans le cas de pertes relativement faibles
le coefficient d’atténuation peut se formuler de la manière
suivante :
Le phénomène se reproduit à chaque rupture d’impédance. Sur

les circuits imprimés, les lieux qui conduisent à des ruptures
d’impédance sont la plupart du temps liés : Le premier terme traduit les pertes métalliques (effet Joule), le
– aux broches d’entrée-sortie des composants (impédances deuxième les pertes par dissipation d’énergie dans le diélectrique.
d’entrée et de sortie) Ces deux caractéristiques varient avec la fréquence f.
– aux changements de couche des conducteurs dans les struc-
tures multicouches (via) 2.2.4.5 Pertes diélectriques
Côté émetteur, le coefficient de réflexion vaut : Ces pertes correspondent aux mécanismes de dissipation
d’énergie à travers le diélectrique et sont modélisées par l’impé-
dance parallèle de très forte valeur I/G.
La constante diélectrique complexe du matériau s’écrit :
Côté récepteur, il vaut :
Le terme tan(δ) du matériau est la grandeur caractéristique utili-

sée pour représenter les pertes diélectriques. Elle s’exprime par le
rapport de la puissance dissipée dans le diélectrique à la puis-
Les réflexions multiples du signal dues aux changements sance réactive :
d’impédance entraînent des overshoot et des undershoot que l’on
peut observer sur la figure 12 (voir aussi figure 10).
La déformation du signal provoquée par la réflexion est
d’autant plus importante que la différence entre les impédances Ce qui conduit à :
est grande. La surtension peut entraîner des dysfonctionnements
et une défiabilisation du composant. Les fournisseurs spécifient
dans les datasheets les surtensions maximales admissibles par
leurs composants.
avec c vitesse de la lumière dans le vide.
2.2.4.4 Atténuation du signal
L’atténuation résultant des pertes diélectriques est proportion-
La résistance ohmique (R) de la piste ainsi que sa conductance nelle à la fréquence du signal. Ceci étant vrai en première approxi-
parallèle (G) sont les deux contributeurs aux pertes d’énergie mation (pertes faibles) car le paramètre tan(δ) du matériau est
(amplitude) du signal durant sa propagation. Ceci se traduit par également dépendant de la fréquence.

79
2
80
E3572
Conception de cartes électroniques

pour équipements spatiaux
par David VIALA
Responsable bureau d’études cartes électroniques-équipements numériques,
Thales Alenia Space,
Thales, Toulouse, France
2
Cet article est la version actualisée et complétée de l’article [E 3 572] intitulé « Conception
de cartes pour équipements spatialisables » rédigé par Claude DREVON et José
ALDEGUER paru en 2005.
1. Contraintes environnementales ................................................... E 3 572v2 –2

1.1 Mécanique .......................................................................................... — 2
1.1.1 Méthodologie ........................................................................... — 3
1.1.2 Sollicitations appliquées aux composants ............................. — 3
1.1.3 Déformation des composants ................................................. — 3
1.1.4 Analyse mécanique ................................................................. — 4
1.1.5 Recommandations ................................................................... — 6
1.2 Radiations cosmiques ........................................................................ — 6
1.2.1 Objectifs de l’analyse des radiations ...................................... — 8
1.2.2 Constitution du modèle de radiation ...................................... — 8
1.2.3 Calcul des doses déposées ..................................................... — 8
1.2.4 Résultats et validation des critères ......................................... — 9
1.3 Thermique .......................................................................................... — 10
1.3.1 Analyse thermique .................................................................. — 10
1.3.2 Définition des paramètres ....................................................... — 11
1.3.3 Maillage des cartes électroniques ........................................... — 12
1.3.4 Résultats de l’analyse thermique ............................................ — 12
1.4 Rayonnement électromagnétique ...................................................... — 13
1.4.1 Analyses ................................................................................... — 14
1.4.2 Essais CEM............................................................................... — 15
1.4.3 Prise en compte de la CEM ..................................................... — 15
2. Technologies .................................................................................... — 16
2.1 Matériaux de base .............................................................................. — 16
2.1.1 Diélectrique .............................................................................. — 16
2.1.2 Cuivre ....................................................................................... — 16
2.2 Limites technologiques ...................................................................... — 16
2.2.1 Nombre de couches – Épaisseur des cartes ........................... — 16
2.2.2 Règles de conception .............................................................. — 17
2.2.3 Règles d’implantation pour montage de composants ........... — 17
2.2.4 Qualification d’assemblage des composants ......................... — 19
2.3 Type de circuit imprimé ..................................................................... — 20
2.3.1 Technologie multicouche ......................................................... — 20
2.3.2 Technologie souple .................................................................. — 21
2.3.3 Technologie flex-rigides .......................................................... — 22
2.3.4 Technologie séquentielle ......................................................... — 22
2.3.5 Technologie HDI ....................................................................... — 22
2.4 Contrôle circuits imprimés ................................................................ — 23
2.5 Contrôle cartes électroniques ............................................................ — 24
3. Conclusion........................................................................................ — 24
4. Glossaire ........................................................................................... — 25
5. Sigles ................................................................................................. — 25
81
E3572
CONCEPTION DE CARTES ÉLECTRONIQUES POUR ÉQUIPEMENTS SPATIAUX ––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––
es cartes électroniques doivent répondre à un critère de niveau de fiabilité

L de 15 ans en vol pour les missions géostationnaires, dans un environne-
ment spécifique en termes mécaniques, thermiques, rayonnements et radiatifs.
De plus, le stockage et le conditionnement au sol avant d’être en vol peuvent
durer plusieurs mois voire années. Cette longévité est parfois limitée à quel-
ques années pour des missions plus scientifiques sur des orbites basses de
type Leo stationnaire.
Ce qui était vrai dans les années 2000, concernant les faibles quantités inhérentes
au marché spatial ne permettant pas de profiter de l’effet de masse nécessaire à
l’introduction de nouvelles technologies ou limites technologiques, n’est plus le
cas maintenant. En effet, même si la notion de série n’existe pas comme dans les
2 domaines automobile ou grand public (exemple de la téléphonie mobile), les volu-

mes se comptant par dizaines d’unités, il est primordial d’embarquer les nouvelles
technologies, afin de disposer d’équipements électroniques performants répon-
dant au besoin des clients. Les applications sont diverses, commerciales ou mili-
taires, elles concernent la navigation, l’optique et les télécommunications. Les opé-
rateurs de satellites doivent disposer en vol de solutions flexibles à forte capacité.
Suite à une description des contraintes environnementales, l’article détaille le
domaine de qualification pour les technologies des cartes électroniques qui
couvre trois domaines :
– le support de base qui est le circuit imprimé (PCB) ;
– les composants électroniques et non électroniques assemblés sur le PCB ;
– les modes d’assemblage (brasage, collage, vissage…).
Les principales règles de conception et d’industrialisation sont illustrées, leur
respect est primordial pour garantir un niveau de fiabilité conforme au besoin
des missions spatiales.
Les points majeurs concernant les contraintes environnementales sont détail-
lés dans un premier temps. Puis, sont analysées les phases de développement
souvent itératives. Les étapes principales pour la réalisation des cartes électroni-
ques et une accentuation sur les contrôles sont présentées en fin du document.
Le lecteur trouvera en fin d’article un glossaire et un tableau des sigles utilisés.
– la phase de vie en orbite (phase pendant laquelle le satellite

1. Contraintes effectue sa mission) au cours de laquelle les sollicitations sont
environnementales essentiellement liées à la technologie du satellite, mais aussi à la
nature de l’orbite (orbite géostationnaire, à défilement…), donc à
celle de la mission.
Les différents environnements mécaniques induits peuvent se
1.1 Mécanique résumer de la façon suivante :
– des accélérations dites « statiques » ou très basse fréquence,
Les équipements électroniques subissent des vibrations au
induites par la poussée au décollage ;
moment du lancement de la fusée, et des chocs lors de l’éjection
du satellite de la coiffe (sommet de la fusée) et également lors du – des vibrations dites « sinus » basse fréquence (f < 100 Hz) : des
déploiement des panneaux suite aux déclenchements des boulons oscillations de poussée entretenues par un couplage mécanique
pyrotechniques. Les aspects thermomécaniques liés à des phéno- fluide-structure. Il s’agit de vibrations au niveau des pompes et
mènes de fatigue sont évoqués au paragraphe 1.3. des écoulements de propergol, couplées éventuellement avec les
fréquences longitudinales du lanceur ;
L’origine des sollicitations mécaniques résulte de trois phases – des vibrations transitoires basse fréquence : des phénomènes
consécutives : vibratoires liés aux rafales de vent et aux extinctions de poussée ;
– la phase de lancement au cours de laquelle les sollicitations – des vibrations acoustiques (f < 10 kHz) : des phénomènes vibra-
sont essentiellement liées à la technologie et aux performances du toires liés au bruit des moteurs et au bruit aérodynamique ;
lanceur ; – des vibrations aléatoires (f < 2 000 Hz, tableau 1) : des phéno-
– la phase de mise à poste du satellite sur son orbite au cours de mènes vibratoires qui sont la conséquence de l’excitation acous-
laquelle les sollicitations sont essentiellement liées à la technologie tique au niveau du satellite. En effet, cet environnement vibratoire
et aux performances du satellite ; mécanique et acoustique est transmis au satellite ;
82
E3572
–––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– CONCEPTION DE CARTES ÉLECTRONIQUES POUR ÉQUIPEMENTS SPATIAUX
– des chocs hautes fréquences : des phénomènes essentielle- – la mission du satellite dont les contraintes d’environnement
ment liés aux opérations de séparation des lanceurs, de séparation mécaniques sont traduites ;
de la coiffe du satellite, du déploiement des panneaux solaires et – les comportements dynamiques des structures :
des antennes satellite ;
conditions aux limites (encastrement, appui, maintien…)
– des microvibrations (de 0 à quelques hertz) : des phénomènes
applicables au modèle par éléments finis, ces conditions aux
provoqués par les oscillations des grands appendices dédiés aux
limites sont définies en fonction de données expérimentales
opérations de contrôle d’attitude du satellite sur son orbite ;
issues de « recalages » effectués entre les mesures réalisées
– des cycles thermoélastiques : des contraintes mécaniques au
niveau des composants électroniques et des différents sous-ensem- pendant les tests de vibration des modèles de qualification
bles fonctionnels constituant les équipements consécutives aux et/ou de vol et le modèle ;
variations de température sur l’orbite et aux différents modes de coefficients d’amortissement des matériaux, ces valeurs sont défi-
fonctionnement spécifiés par la mission (mode on/off par exemple) ; nies selon la même démarche que pour les déterminations des
– les chocs : pour des raisons de commodité et de disponibilité conditions aux limites (expérience et essais de caractérisation).
des moyens de test, un signal temporel de type demi-sinus est
très souvent défini à partir de la SRS (Spectre de réponse au
choc). Ce test prend la forme d’une demi-sinusoı̈de dont on maı̂-
trise l’amplitude et la durée.
1.1.2 Sollicitations appliquées aux composants
Tout composant (électronique et non électronique) utilisé dans
2
L’analyse mécanique a pour but de vérifier l’aptitude de l’équipe- les équipements électroniques assemblés sur satellite doit faire
ment à supporter sans aucune dégradation des environnements l’objet d’une qualification de son mode de report de façon repré-
mécaniques et thermomécaniques qu’il subira, donc de garantir : sentative de sa configuration sur le produit. Cette approche
permet de définir des critères d’acceptation des niveaux vibratoi-
– le respect de la spécification de raideur visant à assurer le décou-
res, qui sont ensuite comparés à ceux calculés lors des analyses,
plage dynamique vis-à-vis de la structure porteuse, en vérifiant que
puis mesurés au niveau des composants lors des essais
les premières fréquences propres sont supérieures à la spécification ;
d’environnement.
– l’intégrité fonctionnelle des cartes électroniques, en s’assurant
que les niveaux restitués au droit des composants sont inférieurs Le mode de report envisagé doit comprendre une solution de
aux niveaux pour lesquels ils ont été qualifiés expérimentalement ; type nominale, ainsi qu’une autre solution de remplacement en
– l’intégrité structurale en s’assurant que les contraintes dans les cas d’échec de la solution nominale. Les réparations potentielles
différentes parties sont inférieures aux critères de résistance des sont également à prendre en compte, principalement sur la base
matériaux considérés. de méthodes et de procédés manuels. En effet, les cartes électroni-
ques ont un coût élevé (plusieurs dizaines de milliers d’euros), elles
Le tableau 1 décrit un exemple de spectre vibratoire.
peuvent être amenées à être réparées lors de leur cycle de vie au
sol faisant suite à différentes raisons : par exemple, un aléa lors
1.1.1 Méthodologie de la fabrication, une modification de design, une erreur détectée
Le calcul analytique ne peut permettre d’obtenir, au stade de lors des tests électriques.
l’avant-projet de définition, que des ordres de grandeur pouvant Les essais de qualification des modes de report des composants
confirmer de façon préliminaire des choix d’architecture mécanique électroniques sont menés avec un outillage représentatif commu-
pour les équipements électroniques. Seule une analyse par élé- nément appelé « véhicule de test ».
ments finis permet d’estimer avec suffisamment de fiabilité les fré-
quences propres d’une carte électronique avec un mode de fixation La qualification du report peut être spécifique à une affaire parti-
défini. Un certain nombre d’informations doivent être collectées en culière, mais il est préférable de réaliser une qualification multipro-
préalable à l’analyse mécanique : jet pour laquelle les résultats peuvent être aisément réutilisés.
– les données du sous-ensemble dans lequel la carte électro-
nique est montée : dimensions, bilan de masse détaillé, nomencla- 1.1.3 Déformation des composants
ture et caractéristiques des matériaux utilisés notamment pour les
parties mécaniques (exemple le raidisseur) ; il est important de La terminaison d’un composant peut être différente selon la fonc-
noter que le circuit imprimé (PCB) est considéré comme un seul tion demandée (électronique, mécanique, thermique…) et le four-
matériau, en effet il n’existe pas de modélisation fiable sur les nisseur de ce composant. L’interconnexion peut être de différents
empilages des PCB ; types : pattes en alliage métallique revêtus d’une finition, pistons,
colonnes, billes…
Tableau 1 – Exemple de spectre vibratoire Lors des sollicitations mécaniques et thermomécaniques appli-
quées, une déformation a lieu, générant des contraintes qui peu-
Perpendiculaire au plan de vent dégrader la connexion (patte et/ou brasure, colle…), pour le
Parallèle au plan de montage boı̂tier du composant ou pour le circuit imprimé. La forme de la
montage
(x, y) connexion doit donc être définie en fonction de ces contraintes, ce
(z)
qui est difficilement imposable aux fournisseurs de composants
Fréquences Niveau de Fréquences électroniques standards. Il est plus facile de prendre en compte
Niveau de DSP cet aspect lors de développement de boı̂tiers spécifiques pour les
(en Hz) DSP (en Hz)
hybrides par exemple.
20 à 80 + 6 dB/oct. 20 à 100 + 6 dB/ oct. Les déformations sont dues à :
80 à 600 2
0,2 g / Hz 100 à 600 0,1 g2/ Hz – l’environnement thermomécanique : la différence de dilatation
entre le circuit imprimé et le matériau de la connexion sollicite
600 à 2 000 - 6 dB/ oct. 600 à 2 000 - 4,1 dB/ oct. essentiellement la partie verticale de la connexion ;
– l’environnement mécanique : la déformée modale du circuit
Global : 13,9 g Global : 10,3 g RMS imprimé sollicite la partie horizontale de la connexion ainsi que la
soudure sur le circuit.
DSP : densité spectrale de puissance
RMS : root mean square Quelques exemples de connexions de composants sur les cartes
électroniques sont illustrés dans les figures 1, 2, 3 et 4.
83
E3572
2
Connexions en forme de pattes
dont une partie est étamée
Figure 1 – Connexions de composant en forme de pattes
Connecteurs
Fils
Figure 2 – Connexion filaire de composant type connectique
Fil d’Sn/Pb
Boîtiers céramique de couleur blanche Ruban de cuivre
Circuit imprimé
Figure 4 – Connexion pour les boı̂tiers avec colonnes
Ce modèle représente chacune des structures et sous-structures

principales (les cartes électroniques en sont un cas particulier) dont
le détail est adapté au style de l’étude : étude dynamique, recher-
che de déformées et/ou de contraintes, étude thermomécanique.
Les différentes masses sont affectées dans le modèle en fonction
d’un bilan de masse fourni par l’Ingénieur Développement et Indus-
Pattes étamées trialisation (IDI) du bureau d’études. L’identification des différents
matériaux est réalisée en accord avec le dossier de définition fourni
par le bureau d’études et validé par le bureau de méthodes rattaché
Figure 3 – Connexion boı̂tier céramique
à la production. Le modèle par éléments finis doit donc être le plus
représentatif possible de l’équipement en termes de raideur et de
1.1.4 Analyse mécanique masse des différents sous-ensembles. La figure 5 présente un
exemple de modèle par éléments finis.
& Création d’un modèle par éléments finis
Un modèle par éléments finis de l’équipement est créé par l’Ingé- & Critères et environnements applicables
nieur d’Études Analyse (IEA) du service calculs et analyses sur la
base des informations géométriques issues des outils de concep- Les critères (spécification de raideur, efforts maximum dans les
tion CAO (Conception assistée par ordinateur) employés par le vis d’interface) et environnements (statiques, vibratoires) applica-
bureau d’études. bles sont définis dans les documents de spécification technique de
84
E3572
–––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––– CONCEPTION DE CARTES ÉLECTRONIQUES POUR ÉQUIPEMENTS SPATIAUX
Déplacement (mm)
4,06 ∙ 10–1
3,48 ∙ 10–1
2,90 ∙ 10–1
2,32 ∙ 10–1
1,73 ∙ 10–1
1,15 ∙ 10–1
5,66 ∙ 10–2
–1,68 ∙ 10–3
2
–6,00 ∙ 10–2
–1,18 ∙ 10–1
–1,77 ∙ 10–1
z
Figure 6 – Mode de carte à 525 Hz
x y
Déplacement (mm)
1,56
Figure 5 – Modèle d’équipement par éléments finis
1,40
l’équipement à développer (spécification particulière ou générique,
suivant les cas). 1,24
Pour les analyses thermomécaniques, le chargement en tempéra- 1,48

ture découle soit de la spécification, soit des analyses thermiques
réalisées sur l’équipement. 9,28 ∙ 10–1
7,71 ∙ 10–1
& Marges de calcul et facteurs de sécurité
Les facteurs de sécurité à prendre en compte au niveau des 6,15 ∙ 10–1
résultats sont définis par la spécification particulière à l’équipement
4,58 ∙ 10–1
ou dans une spécification générique applicable à une famille de
produits. 3,01 ∙ 10–1
Il en est de même pour la formulation de la marge de sécurité
1,45 ∙ 10–1
qui est déduite du taux de contraintes ou d’efforts induits dans
l’équipement. Cette marge doit être positive pour valider la 1,22 ∙ 10–2
conception.
& Critères de validation Figure 7 – Mode global d’équipement à 277 Hz

Les résultats en contrainte sont comparés aux critères de tenue
mécanique des matériaux (base de données bibliographiques ou Le tableau 2 est un exemple des réponses modales issues des
expérimentales). calculs et des mesures pour différents sous-ensembles d’un
équipement :
Les résultats en effort sont souvent comparés aux critères spéci-
fiés (efforts aux interfaces), de même pour les déformations. – un mode de réponse à 300 Hz pour un composant ;
– un mode de réponse à 513 Hz : mode global de l’équipement
Les fréquences propres doivent respecter le critère de raideur selon l’axe x ;
spécifié. Les niveaux d’accélération au droit des composants sont – un mode à 862 Hz pour une carte alimentation (DC/DC) ;
comparés à ceux pour lesquels le composant et son report ont été – un mode de réponse à 1 134 Hz pour une autre carte (oscillateur
qualifiés (base de données expérimentales). dans cet exemple) ;
– un mode de réponse à 1 894 Hz : deuxième mode global d’équi-
& Modes de restitution des résultats par analyse modale pement selon x.
L’analyse modale est l’analyse des différents modes. La figure 6 La comparaison avec les modes mesurés expérimentalement
permet de visualiser un mode de carte à 525 Hz et les déplacements permet d’apprécier la précision des résultats. Il est à remarquer
associés à ce mode (il s’agit de l’équipement modélisé sur la que le facteur 2 est bien respecté entre les différents modes prin-
figure 5). cipaux, ce qui confirme qu’il n’y a pas de couplage fréquentiel
La figure 7 permet de visualiser un mode global équipement à entre les modes des cartes et de l’équipement, donc pas de surten-
277 Hz et les déplacements associés à ce mode. sion pénalisante au niveau des cartes.
85
E3572
Tableau 2 – Réponse modale d’un équipement

Fréquence calculée Fréquence expérimentale
Élément Mode
(en Hz) (en Hz)
Support en quartz thermostaté 1 300 –
Mode de flexion autour de l’axe x pour l’ensemble

2 513 491
de l’équipement
Mode de flexion de la carte alimentation (DC/DC) 6 862 –
Mode de flexion de la carte oscillateur 9 1 134 –
2 Mode de flexion autour de l’axe x pour l’ensemble

de l’équipement
20 1 894 1 770
Mode de flexion autour de l’axe z pour l’ensemble

26 > 2 000 1 915
de l’équipement
Tableau 3 – Réponse en niveaux aléatoires

Réponse maximale
Élément Localisation Axe d’excitation Axe de réponse
(en g RMS)
17 x x
Carte (DC/DC) Interfaces 24 y y
26 z z
58 y y
Carte boucle de phase Côté du quartz
56 y y
19 x x
Structure Sommet de l’équipement 35 y y
33 z z
Le tableau 3 présente un exemple des réponses en niveau aléa- fixation doivent toujours être rattachés à une structure localement
toire (en accélération g RMS) pour différents sous-ensembles d’un raidie.
équipement. À défaut, les risques suivants peuvent apparaı̂tre :
Ces niveaux sont ensuite comparés aux niveaux maximaux issus – fissuration de la cloison support du circuit imprimé ;
des programmes de qualification des composants. – fissurations des interconnexions composants-PCB, fissurations
des collages et des joints brasés, fissurations des boı̂tiers cérami-
1.1.5 Recommandations ques des composants… ;
Au niveau de l’impact de l’environnement mécanique sur la – couplage de masses sans raideur entre circuit imprimé et
conception des cartes électroniques, la règle principale est le res- structure ;
pect des contraintes de masse et de raideur. – dégradation de l’amortissement effectif sur la carte électronique.
La règle du découplage fréquentiel doit s’appliquer à tous les & Report des composants
niveaux, y compris pour les circuits imprimés :
La figure 8 présente quelques composants maintenus par col-
F2 > 2 F1 lage qui nécessitent ce renfort supplémentaire.
Les composants les plus sensibles doivent être localisés à proxi-
Ce découplage fréquentiel doit être respecté afin de ne pas avoir mité des zones de fixation afin d’obtenir un niveau de raideur maxi-
une amplification de résonance dont les conséquences seraient for- mum et de minimiser l’amplification par la carte des niveaux vibra-
tement dommageables. De façon générale, les fréquences de réso- toires injectés par la structure de l’équipement. La figure 9 montre
nance de l’équipement doivent être supérieures à 150 Hz de façon à le cas d’un composant sensible aux sollicitations mécaniques
assurer le découplage fréquentiel nécessaire par rapport aux pan- implanté sur la carte dans une zone « mécaniquement raidie » par
neaux satellites sur lesquels ils sont montés. Plus les fréquences la proximité des fixations de cette carte sur son raidisseur.
de résonance sont élevées, moins il y a de déplacements et donc
moins de contraintes mécaniques.
& Fixations du circuit imprimé 1.2 Radiations cosmiques
Il faut prévoir des zones de fixation dans les structures des équi- En ce qui concerne les radiations, les sollicitations sont induites
pements pour le maintien des cartes électroniques. Ces points de par le champ magnétique terrestre et par l’absence d’atmosphère.
86
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2
Parution : mai 2007
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2
90
E3586
Conception des cartes

pour ordinateurs. Partie 2
par Jean JOLY
Ingénieur ENSEA
Ancien Responsable Développement Packaging Bull SA
2
Consultant 3JConseil
Glossaire.............................................................................................................. E 3 585
1. Technologies des cartes ......................................................................... E 3 586 - 2
1.1 Circuit imprimé multicouche ...................................................................... — 2
1.2 Technologie microvia ou HDI...................................................................... — 3
1.3 Couches externes......................................................................................... — 4
1.4 Matériaux ..................................................................................................... — 4
1.5 Cartes électro-optiques ............................................................................... — 5
2. Technologies d’assemblage et d’interconnexion ............................ — 6
2.1 Évolution des composants.......................................................................... — 6
2.2 Assemblage des composants..................................................................... — 8
2.3 Packaging des mémoires ............................................................................ — 8
2.4 Contraintes thermomécaniques ................................................................. — 9
3. Test et assurance qualité des cartes informatiques ...................... — 11
3.1 Vérification et contrôle des cartes.............................................................. — 11
3.2 Assurance de la qualité et fiabilité des cartes ........................................... — 11
3.3 Qualité et fiabilité des composants............................................................ — 13
4. Méthodologie de conception................................................................ — 13
4.1 Tracé des cartes imprimées ........................................................................ — 13
4.2 Outils de simulation .................................................................................... — 14
4.3 Autres contraintes ....................................................................................... — 15
5. Conclusion et perspectives................................................................... — 15
Références bibliographiques ......................................................................... — 16
es cartes informatiques sont-elles différentes des autres supports

L d’interconnexion ? Qui différencie ces cartes des autres circuits imprimés
couramment utilisés dans d’autres produits ou systèmes électroniques ?
D’après le découpage de iNEMI [1], ces cartes sont utilisées dans les familles
des produits « bureautique et gros systèmes d’entreprises », par exemple, les
systèmes de stockage de masse, les serveurs et ordinateurs de bureau, les
postes de travail et les ordinateurs personnels, ou bien dans les « produits
portables », par exemple les ordinateurs portables, les PDA, les notebooks, etc.
Les cartes de ces produits sont constituées par l’assemblage d’un grand
nombre de composants standards et de mémoires autour d’un ou plusieurs
processeurs qui assurent le traitement des données.
Les cartes informatiques sont caractérisées par :
— des performances électriques élevées (rapidité) liées à celle des
processeurs ;
— une très grande complexité liée à l’important nombre d’interconnexions
des composants ;
— des caractéristiques physiques exigeantes liées aux contraintes électriques,
thermiques et mécaniques des processeurs.
En général, les cartes informatiques nécessitent donc :
— des grandes dimensions ;
— un nombre de couches important pour assurer le routage des signaux ;

est strictement interdite. − © Editions T.I. E 3 586 − 1
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CONCEPTION DES CARTES POUR ORDINATEURS. PARTIE 2 _____________________________________________________________________________________
— des matériaux performants pour assurer la rapidité des signaux sans en

altérer la forme ;
— des propriétés thermomécaniques qui permettent de garantir le refroidis-
sement des processeurs et d’assurer la fiabilité de fonctionnement des
systèmes.
Dans le dossier précédent [E 3 585] et dans ce présent dossier, nous analy-
sons successivement tous les points liés à la conception des cartes en partant
de l’évolution des processeurs et des challenges technologiques à prévoir dans
les prochaines années. Concernant les symboles, le lecteur se reportera en
[E 3 585].
2
1. Technologies des cartes Trou traversant (via total) Trou enterré
Circuit biface
Le procédé d’interconnexion des composants électroniques le
plus couramment utilisé est le circuit imprimé sur lequel les Pastille Prépreg
composants sont assemblés par soudure, collage ou report direct.
1.1 Circuit imprimé multicouche

C’est un support en matériau composite (fibres de verre tissées
et résine) sur lequel sont gravés ou imprimés des conducteurs
d’interconnexion en cuivre. Une plus grande densité d’inter-
connexion par unité de surface a été obtenue par la technologie
multicouche qui est aujourd’hui couramment utilisée. Elle consiste
en un empilement de feuilles de matériau composite à base de
résine organique (diélectrique) recouvertes de cuivre (circuits
biface) photogravées et collées entre elles par une feuille de résine
thermo-adhésive (prépreg) grâce à un pressage en température
(figure 1). Le choix du support organique est étroitement lié aux
exigences de performances électriques (matériau à faible
constante diélectrique) et de coût. Il est possible de réaliser des
empilages jusqu’à 30 couches conductrices. Caractéristique Valeurs (µm)
L’interconnexion entre les deux faces du biface est faite par des Épaisseur Cl (typique) 1 600 à 2 800
trous métallisés ainsi que celle entre chaque biface élémentaire. Épaisseur stratifié masse/tension (mini) 75 à 100
Les conducteurs en cuivre photogravés ainsi que le diamètre des Épaisseur stratifié couches logiques (mini) 127 à 152
trous d’interconnexion limitent la densité d’interconnexion. L’inter- Diamètre pastille trou enterré 400
connexion électrique entre chacun des niveaux est réalisée à l’aide
Diamètre de perçage trou enterré 200
de trous métallisés traversant la structure et de trous métallisés
enterrés. Trait interne 75 à 100
Les limites actuelles sont des conducteurs de 75 à 100 µm Trait externe 75 à 125
espacés de 100 à 125 µm et des trous de 200 µm de diamètre dans Diamètre de perçage trou via total ⭓ 250
les couches internes (perçage mécanique). L’épaisseur de cuivre Diamètre pastille trous internes ø trou + 250 à 400
sur les couches de la carte est donnée dans le tableau suivant. (0) Isolement entre conducteurs internes 100 à 125
Isolement entre conducteurs externes 110 à 125
Cuivre de base Épargne trou total ø trou + 250 à 400
Valeurs Facteur de forme trou (Cl total) 8 à 10

Couches
(µm) CI circuit imprimé
Externes 9 à 18 Le facteur de forme trou est le ratio diamètre sur profondeur
Internes à trous enterrés 12 Figure 1 – Technologie multicouche « classique » (source Maine CI)
Internes logiques 18 à 35
Masse ou tension 18 à 70
La densité de cette technologie est limitée par les pastilles
placées autour des trous et qui permettent de compenser la
Pour les conducteurs de masse et tension (alimentations), on
précision de positionnement des outils de perçage.
recherche la plus grande épaisseur de cuivre pour limiter les pertes
et éviter les effets de boucle. À l’inverse pour les couches internes, La suppression des trous traversant pour fixer les composants (§
une couche de cuivre mince (9 à 18 µm) améliore les tolérances de 1.2) a largement contribué à améliorer la densité des circuits impri-
gravure chimique des conducteurs. més.

E 3 586 − 2 est strictement interdite. − © Editions T.I.
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E3586
____________________________________________________________________________________ CONCEPTION DES CARTES POUR ORDINATEURS. PARTIE 2
Microvia
A
Signal 6
Signal 5 2 couches
microvias
Signal 4
Signal 3
Masse
Multicouche
Tension B de base
Trou traversant
Signal 2
Signal 1 Caractéristique
Épaisseur Cl central (typique)
Valeurs (µm)
600 à 1 000
2
A microvia diamètre 80 à 100 µm
Diamètre de perçage du CI central 200 à 300
B trou interne diamètre 300 µm Diamètre de perçage microvias 100
a 2 couches microvias + 6 couches standards Diamètre pastille externe microvia 350 à 400
Diamètre pastille interne microvia 300 à 350
Diélectrique microvia 70
Cuivre de base externe 12
Diamètre pastille trou enterré 350
Diamètre de perçage trou enterré 150
Trait interne 75 à 100
Trait externe 75 à 125
Diamètre de perçage trou via total ⭓ 250
Pastille interne trou total ø trou + 250 à 400
b détail d’un microvia percé au laser Isolement interne 100 à 125
Isolement externe 110 à 125
Microvia percé 1 couche Épargne trou total ø trou + 250 à 400
au laser ø 80 µm microvia RCF
Facteur de forme trou (microvias) ⭐1
Facteur de forme trou (CI total) 8 à 10
Figure 3 – Technologie microvia (source Maine CI)
L’évolution des circuits imprimés consiste à remplacer les trous

percés mécaniquement par une technologie à microvias (technologie
HDI) réalisés par perçage laser (technologie SBU micropercées au
laser) ou bien par utilisation de couches de diélectrique liquide photo-
sensible déposées sur une structure multicouche (technologie PID).
■ Technologie build up séquentielle à couches micropercées au
laser : technologie SBU. En général, pour réaliser un circuit HDI, on
part d’un circuit multicouche de base sur lequel les trous sont bou-
chés et la surface planarisée. Ensuite sur les deux faces sont dépo-
Circuit multicouche Trou traversant sées et pressées des feuilles de matériau diélectrique cuivré
de base (4 couches) ø 300 µm
thermo-adhésif (resin coated foil RCF). La liaison entre le cuivre de
c coupe (1 couche microvia + 4 couches standards) ces couches déposées et le cuivre du multicouche de base se fait par
des trous (ou microvias) percés au laser (figure 3). Le diamètre du
trou laser est de l’ordre de 100 µm, ce qui permet des pastilles aussi
Figure 2 – Circuit Imprimé multicouche à microvias
petites que 300 à 400 µm de diamètre au lieu des 400 à 600 µm pour
(technologie HDI)
les trous mécaniques. Il est même possible de percer des microvias
dans les plages de report des composants ( vias in pads ). La
connexion électrique est faite par un dépôt chimique de cuivre
1.2 Technologie microvia ou HDI épaissi par un dépôt électrolytique. Aujourd’hui, il est possible de
réaliser industriellement jusqu’à deux couches microvias sur
chaque face d’un circuit imprimé standard (figure 4).
HDI : haute densité d’interconnexion.
■ Technologie build up à couches diélectriques déposées
photo-imageables : il est aussi possible de déposer un diélectrique
Les nouvelles exigences concernant les cartes imprimées sont la photosensible sur le multicouche de base et de réaliser le perçage
densification des composants (routage, nombre de couches), la des trous par photogravure. Les métallisations des couches
réduction du pas des composants et le passage des composants additives sont alors faites par procédé chimique et dépôt de cuivre
périphériques à des composants surfaciques (BGA) qui demandent galvanique. Ce procédé a d’abord été développé par IBM (procédé
une capacité de routage de plus en plus importante. SLC).

est strictement interdite. − © Editions T.I. E 3 586 − 3
93
E3586
CONCEPTION DES CARTES POUR ORDINATEURS. PARTIE 2 _____________________________________________________________________________________
passifs) ou bien montés en surface avec des pas très fins, cette
Plages méthode facilite le routage des cartes. Il est possible de percer des
microvias dans les plots de connexion des composants (via in pad )
alors que le multicouche traditionnel demande de relier ces plots à
un conducteur lui-même connecté à un trou traversant.
Avec une plus grande densité et en réduisant le nombre de
couches nécessaires pour réaliser la même fonction, la technologie
HDI peut se révéler plus économique (figure 4).
Un autre avantage de la technologie microvia consiste en
l’amélioration de l’intégrité des signaux par la réduction des
dimensions et la diminution des inductances et capacités parasites
vias traversantes microvias dans les plages
des vias standards. Cela contribue ainsi à diminuer les couplages
2 a circuits à vias et microvias et les réflexions parasites des signaux à grande vitesse. L’utilisation
des microvias dans les plots des condensateurs de découplage
permet aussi de diminuer le bruit de commutation.
1.3 Couches externes

Le cuivre de la couche externe est le plus souvent protégé contre
l’oxydation par un dépôt électrolytique ou chimique d’étain, ou de
nickel-or qui en plus de cette protection améliore la qualité du
report des composants. La couche externe est souvent revêtue par
un vernis (solder resist ) dont le but est de limiter et maîtriser
l’étalement du matériau de brasure lors de sa refusion pendant
l’opération d’assemblage.
b circuit standard
1.4 Matériaux
Figure 4 – Augmentation de la densité d’interconnexion grâce aux Comme nous l’avons vu précédemment, les performances de la
microvias carte sont très dépendantes de celles des matériaux utilisés.
Dans le tableau 1, les caractéristiques de matériaux diélectriques
La technologie SBU est aujourd’hui la plus utilisée industriel- actuellement utilisés pour réaliser des cartes informatiques sont
lement. La méthode PID (diélectrique photosensible) est surtout données.
utilisée dans le cas de circuits imprimés à très haute densité d’inté- En plus de leurs propriétés électriques et mécaniques, ces
gration, par exemple pour la réalisation de boîtiers en matériaux produits doivent être compatibles avec les dernières exigences
organiques réalisés pour le packaging de puces VLSI ou la réalisa- environnementales RoHS et WEEE (voir § 4.3). (0)
tion de systèmes in package (SIP).
■ Densification des cartes, amélioration de la routabilité 1.4.1 Critères de sélection

La suppression des trous traversants permet d’augmenter la En plus des propriétés électriques (constante diélectrique et
capacité de connecter des composants à grand nombre d’entrées pertes diélectriques), les caractéristiques thermomécaniques ont
(par exemple, BGA) ou bien de connecter des flip chips ou un rôle de plus en plus important. Le coefficient de dilatation
micro-BGA. Pour des composants de petites dimensions (chips permet d’adapter au mieux le matériau avec le cuivre déposé et
Tableau 1 – Comparaison des caractéristiques de différents matériaux diélectriques de base

Epoxy Epoxy haut Tg Duroid (Hydrocarbone
Substrat de base Epoxy haut Tg Polyimide ARLON
multifonctionnel grande vitesse Céramique)
Fabricant Isola IS420 Polyclad 370 HR Nelco 4000 - 12 Baimo Corp. Roger
Absorption humidité (%) 0,10 0,15 0,09 0,19 0,04
Tg (oC) 170 180 190 à 200 > 250 280
TCE xy (ppm) 12 à 15 14 à 16 12 à 15 16 à 17 11 à 14
TCE z (< Tg) (ppm) 40 50 à 250 60 55 50
Constante diélectrique à 1 GHz 4,8 4,4 3,9 4,3 3,4
Constante diélectrique à 10 GHz 5,1 4,5 3,6 3,48
Pertes à 1 GHz 0,013 0,016 0,010 0,008 0,003
Pertes à 10 GHz 0,015 0,018 0,008 0,003
TCE : coefficient de dilatation thermique

E 3 586 − 4 est strictement interdite. − © Editions T.I.
94
E3952
Dissipation thermique
dans les systèmes électroniques
par Jean-Pierre PETIT

Professeur à l’École Centrale Paris 2
1. Modes de transfert .................................................................................. E 3 952 - 2
1.1 Conduction ................................................................................................... — 2
1.2 Rayonnement............................................................................................... — 3
1.3 Convection ................................................................................................... — 4
2. Caractéristiques thermiques des composants ................................ — 5
2.1 Composants à semi-conducteur................................................................. — 5
2.2 Composants passifs .................................................................................... — 6
2.3 Tubes électroniques .................................................................................... — 6
3. Dispositifs de transfert .......................................................................... — 6
3.1 Caloducs ....................................................................................................... — 7
3.2 Modules thermoélectriques........................................................................ — 7
3.3 Radiateurs thermiques ................................................................................ — 8
3.4 Refroidissement forcé par air ..................................................................... — 9
3.5 Refroidissement forcé par liquide .............................................................. — 10
3.6 Refroidissement par changement de phase.............................................. — 12
4. Simulation.................................................................................................. — 14
4.1 Méthode nodale........................................................................................... — 15
4.2 Exemples de modélisations possibles....................................................... — 15
5. Conclusion ................................................................................................. — 16
Pour en savoir plus ........................................................................................... Doc. E 3 952
’évolution de l’électronique conduit à une intégration de plus en plus pous-

L sée. Si en 1958 il n’y avait qu’un transistor par circuit, il y en a maintenant au
moins un demi-million par pastille de silicium (puce) des circuits intégrés. La
technologie utilisée dans la réalisation des transistors des puces a évolué en
diminuant la consommation par transistor, on observe néanmoins une augmen-
tation de la puissance dissipée par unité de surface de puce. L’augmentation très
rapide du nombre de transistors n’a pu être compensée par la diminution de la
dissipation thermique. En réalité, les problèmes thermiques que l’on rencontre
dans les équipements ne sont pas liés à la puissance mais à la température ; or,
celle-ci est une fonction directe de la densité de puissance. Dans certains ordina-
teurs, la puissance dissipée par unité de surface de puce est de l’ordre de
500 kW/m2, c’est-à-dire tout à fait comparable aux densités de flux rencontrées
au nez d’une navette spatiale lorsqu’elle rentre dans l’atmosphère.
Dans la vie d’un matériel quelconque, les défaillances ont deux causes
principales :
— celles dues à sa conception et/ou aux éléments qui le composent ;
— celles dues à l’environnement dans lequel il est placé.
Les contraintes climatiques résultent principalement des effets dus :
95
E3952
DISSIPATION THERMIQUE DANS LES SYSTÈMES ÉLECTRONIQUES _______________________________________________________________________________
— à la température ;
— à l’action de l’humidité : elle favorise la corrosion, entraîne des modifica-
tions de résistances d’isolement et intervient au cours des échanges thermiques
au niveau des conductivités thermiques qui varient avec la teneur en eau ;
— à la pression atmosphérique : intervenant dans la ventilation destinée à
évacuer la puissance dissipée ainsi que dans le renouvellement d’air ;
— au rayonnement solaire qui peut provoquer un échauffement supplémen-
taire non négligeable.
D’autres contraintes climatiques peuvent intervenir telles la pluie, le vent, la
neige, le verglas, la rosée, le brouillard... suivant le lieu et la période d’utilisation.
2
Tous les composants électroniques sont sensibles à la température : ils ont des
performances médiocres en dehors de certaines limites de température et peu-
vent être détruits si la température est largement en dehors de ce domaine de
fonctionnement. Les domaines de fonctionnement sont spécifiés par les fabri-
cants et sont couramment les suivants :
— industrie : 0 à 70 ˚C ;
— civil : − 20 à + 85 ˚C ;
— militaire : − 55 à 125 ˚C.
La température maximale de fonctionnement garanti est toujours mentionnée
par le fabricant. L’influence de la température se manifeste sur :
— les performances électriques : la température peut être une valeur limite au-
delà de laquelle le fonctionnement n’est plus garanti, des dérives des paramè-
tres provoquent une diminution des performances pouvant aller plus ou moins
brutalement jusqu’à la défaillance ;
— le packaging qui est soumis à des gradients de température très importants.
Il existe des températures critiques pour lesquelles se produisent des change-
ments d’état, de structure physique... Le fluage et le relâchement des contraintes
dans les matériaux sont accélérés par la température et peuvent conduire à des
ruptures d’éléments ;
— les cycles thermiques auxquels sont soumis des matériaux reliés entre eux
et de coefficient de dilatation différent induisent des forces très importantes qui
peuvent conduire à une rupture instantanée ou créer une fatigue qui provoque
une rupture à plus ou moins long terme ;
— le taux de défauts des composants suit une loi d’Arrhenius en fonction de la
température.
L’évacuation de la chaleur est donc un problème crucial. L’objectif du refroidis-
sement des équipements électroniques est donc de maintenir la température de
chaque élément à sa température nominale de fonctionnement.
1. Modes de transfert On distingue trois modes de transfert de chaleur : conduction,

rayonnement, convection naturelle ou forcée avec ou sans change-
ment de phase. Ces trois modes coexistent généralement dans un
problème donné.
La température du composant électronique ou électrique est
déterminée par :
Tcomposant = ∆Tconduction + ∆Ttransfert + Texterne
1.1 Conduction
avec ∆Tconduction différence de température nécessaire pour
conduire la chaleur du composant aux surfa- La conduction est un transfert qui se produit à l’échelle des
ces de refroidissement, atomes ou des molécules (transfert par contact direct entre
molécules). C’est le transfert thermique fondamental qui se pro-
∆Ttransfert différence de température nécessaire entre duit dans tout système matériel et aux interfaces de systèmes
les surfaces d’échanges et l’environnement matériels dès qu’existe un gradient de température.
pour évacuer le flux thermique venant par
conduction du composant.
Le flux conductif Φ (W) entre deux sections de surface S (m2) et
D’après cette relation, on voit que les problèmes de refroidisse-
distantes de L (m) est donné par la loi de Fourier :
ment en électricité et en électronique se réduisent à de la conduc-
tion de la chaleur du composant aux surfaces d’échange et à un
S
transfert thermique (convectif et radiatif) des surfaces d’échange Φ = λ ---- ∆ T
vers l’environnement. L
96
E3952
______________________________________________________________________________ DISSIPATION THERMIQUE DANS LES SYSTÈMES ÉLECTRONIQUES
avec ∆T l’écart de température entres les deux surfaces.

(0)
∆Tconduction = Rconduction Φ
Tableau 1 – Conductivité thermique de quelques matériaux
L
R conduction = ------- résistance thermique conductive (K · W−1). λ
λS Matériau
(W · m−1 · K−1)
La conductivité thermique λ (W · m−1 · K−1) d’un corps caractérise
sa propriété à transmettre la chaleur. Généralement, les bons con- Métaux et alliages
ducteurs thermiques sont aussi de bons conducteurs électriques.
Fréquemment, on a besoin d’isoler électriquement un circuit tout en Acier inox 321 14,5
assurant un bon contact thermique, on utilise alors une feuille iso- 410 24
lante de faible épaisseur et de matériau bon conducteur de la cha-
leur comme l’oxyde de béryllium (tableau 1). Acier bas carbone 67
2
La recherche du champ de température dans un système matériel Aluminium 216,5
se fait par la résolution, dans tous les matériaux, de l’équation de la Argent 417,5
chaleur avec les conditions initiales et aux limites. Entre deux maté-
riaux, le schéma du contact imparfait avec la notion de résistance Béryllium 177
thermique de contact correspond le mieux aux conditions réelles. Cuivre-béryllium 106,5
Les problèmes de conduction peuvent être classés en deux grandes
catégories : Cuivre 394
— les problèmes permanents où le champ de température est Étain 63
indépendant du temps et où la notion de résistance thermique est Fer 67
très importante et utile ;
— les problèmes dépendant du temps : transitoires et/ou périodi- Kovar 17
ques dans lesquels les notions de diffusivité thermique, d’effusivité Laiton 122
et de constante de temps jouent un rôle important.
Magnésium 157,5
Les différents paramètres qui interviennent en conduction sont
donc : Molybdène 130
— la nature du matériau ; Monel 20
— la géométrie du conducteur de la chaleur ;
— les interfaces thermiques entre les différents conducteurs. Nickel 90,5
Or 291,5
1.2 Rayonnement Plomb 34,5
Titane 16
Le rayonnement est la seule transmission d’énergie sans Tungstène 197
aucun support matériel. Tout corps matériel, à une température Zinc 102,5
différente du zéro absolu, émet à sa surface un rayonnement
fonction de sa température et de son état de surface. Il peut éga- Semi-conducteurs
lement absorber tout ou partie du rayonnement qu’il reçoit des Arséniure de gallium 59
surfaces environnantes, de l’atmosphère ambiante et du rayon-
nement solaire. Le bilan thermique entre les flux partant et inci- Silicium pur 145,5
dent avec introduction de facteurs de forme constitue l’échange Silicium dopé (ρ = 0,0025 Ω · cm) (1) 98,5
de chaleur au niveau de ce corps.
Isolateurs
Air 0,03
Les facteurs d’émission et d’absorption dépendent généralement
de la longueur d’onde. On définit des corps gris, à émission diffuse, Alumine 99,5 % 27,5
par une émissivité constante, l’absorptivité a alors même valeur. 85 % 12
Dans de très nombreux cas, nous aurons affaire en électronique à
des corps gris (tableau 2). Béryllia 99,5 % 197
Le flux transféré par rayonnement dépend de : 97 % 157,5
— la température de la surface rayonnante (en kelvin) ; 95 % 118
— la température de l’environnement (en kelvin) ;
— l’état de surface ; Nitrate de bore 39,5
— la présence ou non d’écrans protecteurs (facteurs de forme). Diamant 630
Φ = S 1 F 12 σ [ T 14 Ð T 24 ] Époxy 0,20
avec Φ le flux (W) échangé entre deux surfaces S1 et S2 Époxy conducteur thermique 0,80
(m2), de températures T1 et T2 (K), Mica 0,70
σ la constante de Stéfan (5,67 · 10−8 W · m−2 · K−4), Mylar 0,20
F12 le facteur de forme gris, qui dépend de la Phénolic 0,20
géométrie des surfaces, de leur position relative,
de leur nature ainsi que de leur état de surface : Graisse de silicone 0,20
1 Ruban de silicone 0,20
F 12 = -----------------------------------------------------------
1 Ð ε1 1 1 Ð ε2 S1 Téflon 0,20
-------------- + ------- + -------------- ------
ε1 f 12 ε2 S2 Verre 0,80
avec f12 facteur de forme purement géométrique. (1) ρ résistivité électrique
97
E3952
DISSIPATION THERMIQUE DANS LES SYSTÈMES ÉLECTRONIQUES _______________________________________________________________________________
(0)
Tableau 2 – Émissivité de quelques matériaux R

Matériau ε b
1 L =1
b L
Aluminium commercial, poli 0,05 0,8
L =2 a
Aluminium anodisé 0,80 b
0,6
Acier inox poli 0,17
0,4
Acier inox oxydé 0,85 L =∞
Cuivre commercial, poli 0,07 0,2 b
Cuivre oxydé 0,85 0
0 1 2 3 4 5 6 7 b
Émail (couleur indifférente) 0,85
a
2
Feuille d’acier laminé 0,66
Figure 1 – Facteur de réduction d’aire
Noir de fumée 0,95
Peinture d’aluminium 0,27 à 0,67
Peinture à l’huile (couleur indifférente) 0,92
1.3 Convection
Vernis 0,90
Zirconium enduit sur molybdène 0,65
La convection apparaît lorsqu’une partie d’un système non
Il existe des tables donnant f12 pour des configurations géométri- isotherme est en mouvement par rapport à une autre : un trans-
ques variées. Citons celles rencontrées le plus souvent en électroni- fert macroscopique de masse entraîne un transfert de chaleur à
que. l’échelle macroscopique, qui se trouve couplé au transfert à
l’échelle élémentaire par conduction. L’existence d’un champ de
■ Deux plans infinis et parallèles ou deux surfaces en influence
vitesse modifie considérablement le transfert conductif. L’effet
totale :
de la convection est, en général, d’autant plus important que les
1 vitesses sont élevées.
F 12 = ---------------------------
1 1
----- + ----- Ð 1
ε1 ε2
On distingue deux types de convection suivant la cause du
ainsi mouvement :
σ [ T 14
Ð T 24 ] S 1 — la convection forcée lorsque le mouvement est dû à une action
Φ = ------------------------------------- externe : ventilateur, pompe... ;
1 1
----- + ----- Ð 1 — la convection naturelle lorsque le mouvement est dû aux
ε1 ε2 variations de masse volumique (poussée d’Archimède) dans un
champ de forces massiques (pesanteur, force centrifuge, force de
■ Rayonnement entre un plan et une masse gazeuse (H2O, CO2, Coriolis...).
CO... de l’air ambiant absorbent et émettent du rayonnement) :
Un problème de convection est régi par les équations de conser-
Sσ [ T p4 Ð T g4 ] vation de la masse, de la quantité de mouvement et de l’énergie.
Φ = ----------------------------------- Ainsi, le problème thermique est couplé à un problème de mécani-
1 1
----- + ----- Ð 1 que des fluides. Les écoulements convectifs peuvent être laminaires
εp εg (filets fluides bien parallèles) ou turbulents (fluctuations de vitesse
Si la surface S est très faible devant la masse gazeuse (ce qui est aléatoires en grandeur et fréquence mais statistiquement station-
le cas en électronique, le volume du composant est faible devant le naires). Le passage du régime laminaire au régime turbulent dans
volume de l’air ambiant) : des situations simples se fait pour des valeurs critiques de groupe-
ments sans dimension : le nombre de Reynolds Re en écoulement
Φ = Sε p σ [ T p4 Ð T g4 ] forcé et le nombre de Grashof Gr en écoulement naturel. L’appari-
tion de la turbulence, comme en électronique, est bien souvent due
■ Radiateur composé d’ailettes : à la présence d’aspérités.
Φ = RSε Pσ [ T 4P Ð T g4 ] Le flux thermique pariétal est relié à l’écart de température carac-
téristique de l’échange thermique paroi-fluide par la relation de
avec S surface externe du radiateur (m2), Newton :
TP température de cette surface (K), Φp = hS (Tp − Tf)
εP émissivité de cette surface,
avec Φp flux pariétal (W),
Tg température du gaz (K),
h coefficient de transfert convectif ou coefficient
R facteur de réduction d’aire dû au phénomène d’échange convectif (W · m−2 · K−1),
d’écran entre les ailettes, donné par la figure 1.
Tp température de la paroi (K),
Pour linéariser l’expression du flux thermique échangé, on intro- Tf température du fluide au loin (convection
duit un coefficient d’échange radiatif hray : externe) ou température de mélange du fluide
Φ = Sh ray [ T p Ð T g ] (convection interne) (K).
Ce coefficient, en électronique, est de l’ordre de 0,5 à 10 W · m−2 · K−1 : convectif = R convectif Φ
∆ T transfert transfert
radiatif = R radiatif Φ
1
∆ T transfert transfert
convectif
avec R transfert = -------- résistance thermique de transfert convectif.
hS
1
radiatif
avec R transfert = --------------- résistance thermique de transfert radiatif. La détermination du coefficient h passe par le calcul du nombre
h ray S de Nusselt Nu.
98
E3954
Méthode d’analyse des cartes

électroniques soumises
à des vibrations environnementales
par Maxime ALAY-EDDINE
Étudiant ingénieur – École Centrale de Nantes
2
1. Vibrations .................................................................................................. E 3 954 - 2
1.1 Définition ..................................................................................................... — 2
1.2 Représentation mathématique .................................................................. — 2
2. Vibrations et théorie des plaques....................................................... — 3
2.1 Calcul de la réponse en déplacement et de la fréquence propre
d’une plaque................................................................................................ — 3
2.2 Conversion d’une vibration définie par une accélération
en déplacement........................................................................................... — 3
2.3 Spectre de dommage par fatigue .............................................................. — 4
3. Dommage appliqué au système .......................................................... — 6
3.1 Déplacement relatif entre une carte électronique et un composant ...... — 6
3.2 Modélisation mathématique du système ................................................. — 6
3.3 Calcul du dommage.................................................................................... — 7
4. Conclusion................................................................................................. — 7
Pour en savoir plus .......................................................................................... Doc. E 3 954
epuis les années 1960, les composants électroniques n’ont cessé de se

D miniaturiser. De nouvelles techniques d’assemblage ont vu le jour,
comme le montage en surface, réduisant considérablement la quantité de
soudure utilisée pour maintenir les composants en place.
Cependant, ces nouvelles technologies ont entraîné par la même occasion
une diminution importante de la résistance aux chocs et vibrations des cartes
électroniques assemblées, obligeant les concepteurs à réaliser une nouvelle
phase d’étude, dédiée au comportement vibratoire de leurs produits. Nous
retrouvons par exemple cette étape dans les métiers de l’aéronautique, où les
Parution : novembre 2013 - Dernière validation : février 2017
vibrations causées par le frottement de l’air peuvent avoir des effets extrême-
ment dangereux, et doivent être pris en compte dès le début d’un projet.
Cet article présente une méthode d’analyse de la résistance aux vibrations des
cartes électroniques et de leurs composants, permettant de faire une estimation
rapide des risques de rupture par fatigue. Ces résultats sont particulièrement
intéressants avant de réaliser un calcul par éléments finis, méthode plus précise
mais aussi plus coûteuse en temps et en ressources matérielles.
Nous abordons cette problématique en rappelant tout d’abord des notions
générales propres à la mécanique vibratoire, puis en étudiant la réponse aux
vibrations des cartes électroniques (modélisées par des plaques), pour enfin
analyser l’effet des déformations des cartes électroniques sur leurs compo-
sants, et comment calculer leur durée de vie.
Un tableau regroupant les résultats classiques est fourni au lecteur, qui
pourra également compléter son étude en consultant les ouvrages signalés
dans la bibliographie pour des systèmes plus complexes.

99
E3954
MÉTHODE D’ANALYSE DES CARTES ÉLECTRONIQUES SOUMISES À DES VIBRATIONS ENVIRONNEMENTALES ________________________________________
1. Vibrations
0,4
Amplitude de l’accélération (g)

1.1 Définition 0,3
Une vibration est un mouvement d’oscillation autour d’une posi- 0,2

tion d’équilibre. Ce mouvement peut être très simple, comme pour
une vibration sinusoïdale, ou plus complexe comme pour les
0,1
vibrations aléatoires.
Une vibration est caractérisée par des informations sur son 0
amplitude et sur sa fréquence, c’est-à-dire le nombre d’occurren-
2
ces d’oscillations par seconde.
– 0,1
Dans le cadre des vibrations mécaniques appliquées aux cartes
électroniques, l’amplitude des vibrations est fréquemment expri- – 0,2
mée en unité g, l’accélération due à la pesanteur terrestre g, ou en
m.s-2 (1 g = 9,81 m.s-2), tandis que la fréquence est exprimée en – 0,3
hertz (Hz) ou s-1.
– 0,4
0 0,2 0,4 0,6 0,8 1
1.2 Représentation mathématique Temps (s)
1.2.1 Vibrations périodiques

Figure 1 – Représentation d’une vibration aléatoire dans le temps
Toute vibration périodique peut se décomposer en vibrations
sinusoïdales grâce à une décomposition en séries de Fourier. Nous
nous ramènerons donc à l’étude de ce type de vibrations sinusoï-
dales.
Soit une vibration aléatoire. En appelant la fonction
Une vibration sinusoïdale est représentée par une fonction har-
monique évoluant de manière temporelle en fonction de sa fré- d’autocorrélation de et sa densité spectrale de puis-
quence, et par un facteur multiplicatif correspondant à son sance, nous avons les équations suivantes :
amplitude. Nous définissons ainsi le déplacement d’une vibration
par l’équation suivante :
(3)
(1)
avec Z (t) valeur du déplacement de la vibration (en m),

Zd amplitude du déplacement (en m),
i (4)
f fréquence de la vibration (en Hz),
t temps (en s),
ϕ phase de la vibration (en rad).
À partir de cette relation et en la dérivant deux fois, nous obte- Remarques
nons l’accélération induite par la vibration avec l’équation
suivante : La notation utilisée dans l’équation (3) représente le
complexe conjugué de , exprimant la fonction d’auto-
(2)
corrélation dans le cas général, bien qu’ici soit un réel.
avec valeur de l’accélération de la vibration (en m.s-2).
La grandeur T, utilisée dans l’intégrale, représente la période
On notera alors Za l’amplitude en accélération 4 π 2 f 2 Zd, expri- sur laquelle nous effectuons la fonction d’autocorrélation. Pour
mée en m.s-2. une vibration aléatoire, et donc non périodique, le calcul s’effectue
sur toute la durée disponible ce qui explique le calcul à la limite.
1.2.2 Vibrations aléatoires
Les vibrations aléatoires sont plus complexes à modéliser que Cette représentation (figure 2) sert à visualiser l’amplitude de la
les sinusoïdales (figure 1). Non périodiques, elles requièrent vibration aléatoire à une fréquence particulière, par exemple la fré-
d’autres méthodes pour les représenter. quence de résonance d’un système.
Ces vibrations sont fréquemment rencontrées dans la nature,
sous forme de bruit blanc par exemple. Dans la suite de cet article,
nous travaillerons avec des vibrations aléatoires sous forme Remarque : pour une fonction sinusoïdale de fréquence f et
d’amplitude A, sa densité spectrale de puissance sera constituée
d’accélération . Étudions tout d’abord la façon de les analyser.
d’un pic à la fréquence f avec une amplitude de . Cette valeur
La méthode classique repose sur une analyse dans le domaine
fréquentiel, à partir de la densité spectrale de puissance. permet de superposer des vibrations sinusoïdales et aléatoires.

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Réf. Internet : 42287 | 3e édition

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Électronique analogique Réf. Internet : 42279

Microélectronique : dispositifs, technologies et circuits Réf. Internet : 42286

Architecture et tests des circuits numériques Réf. Internet : 42276

Matériaux pour l'électronique et dispositifs associés Réf. Internet : 42271

Matériaux et dispositifs magnétiques et supraconducteurs Réf. Internet : 42282

Électromagnétisme. Propagation Réf. Internet : 42277

Compatibilité électromagnétique dans les systèmes Réf. Internet : 42580

Hyperfréquences. Circuits et émetteurs de puissance Réf. Internet : 42281

Antennes Réf. Internet : 42280

Cartes électroniques : technologies et conception Réf. Internet : 42287

Électronique de puissance : conversion et gestion Réf. Internet : 42283

dont les exper ts scientifiques sont :

Maxime ALAY-EDDINE Jean JOLY

Joël BESNARD Charles LE COZ

Pascal BOLCATO Joseph LEIBENGUTH

Marnix BOTTE Saverio LEROSE

Eric CADALEN Michel MASSENAT

Augustin COELLO-VERA Jean-Pierre PETIT

Jean-Luc DIOT Gilles POUPON

Claude DREVON Philippe PROUST

Dezai GLAO Jean-Pierre TUAL

Stéphane GRELLIER David VIALA

1– Technologies des cartes électroniques Réf. Internet page

Conception et fabrication des circuits imprimés rigides E3342 11

Circuits imprimés souples. Conception E3915 17

Circuits imprimés souples. Fabrication E3920 19

Circuits hybrides. Conception E3925 21

Circuits hybrides. Fabrication E3927 25

Circuits en couches minces. Couches minces traditionnelles E3365 29

Circuits en couches minces. MCM et techniques connexes E3366 35

Packaging des circuits intégrés E3400 41

Procédés de packaging et d'interconnexion de composants électroniques E3401 47

Packaging plastique E3405 55

2– Conception de cartes électroniques Réf. Internet page

Cartes à puces. Technologie et cybersécurité E3440 61

Simulation des circuits analogiques et mixtes E3450 67

Intégrité de signal et compatibilité électromagnétique (CEM) des cartes électroniques E3455 73

Conception de cartes électroniques pour équipements spatiaux E3572 81

Conception des cartes pour ordinateurs. Partie 1 E3585 87

Conception des cartes pour ordinateurs. Partie 2 E3586 91

Dissipation thermique dans les systèmes électroniques E3952 95

Méthode d'analyse des cartes électroniques soumises à des vibrations E3954 99

Conception et fabrication des circuits imprimés rigides E3342 11

Circuits imprimés souples. Conception E3915 17

Circuits imprimés souples. Fabrication E3920 19

Circuits hybrides. Conception E3925 21

Circuits hybrides. Fabrication E3927 25

Circuits en couches minces. Couches minces traditionnelles E3365 29

Circuits en couches minces. MCM et techniques connexes E3366 35

Packaging des circuits intégrés E3400 41

Procédés de packaging et d'interconnexion de composants électroniques E3401 47

Packaging plastique E3405 55

2– Conception de cartes électroniques

1. Présentation générale .......................................................................... E 3 342v2 - 2