CAPITULO 5 MEMORIA INTERNA

MEMORIA PRINCIPAL SEMICONDUCTORA En computadores antiguos la forma ms comn de almacenamiento era una matriz de pequeos anillos denominados ncleos; por esto a la memoria principal se le llamaba ncleo. ORGANIZACIN El elemento bsico de una memoria es la celda de memoria, donde todas las celdas comparten: -tienen dos estados estables que pueden emplearse para representar el 1 y 0. -puede escribirse en ellas -puede leerse para detectar su estado

La celda tiene 3 terminales para transportar seales elctricas, la terminal seleccionada selecciona la celda para realizarse una operacin de lectura o escritura. -para escritura, el tercer terminal proporciona la seal 1 o 0. -en lectura, el tercer terminal se utiliza de salida del estado. La estructura interna, funcionamiento y temporizacin dependen de la tecnologa del circuito integrado. DRAM Y SRAM

La memoria semiconductora ms comn es la memoria de acceso aleatorio (RAM) una caracterstica es que es posible tanto leer como escribir datos rpidamente y escribir nuevamente datos en ella. Se ejecuta mediante seales elctricas. La RAM es voltil , una RAM debe estar siempre alimentada, la RAM solo puede utilizarse como almacenamiento temporal, la Dram y la Sram son las formas tradicionales de RAM. RAM DINAMICA (DRAM) Est hecha con celdas que almacenan datos con cargas elctricas en condensadores la presencia o ausencia se interpreta como uno o cero. En terminodinmico hace referencia a la tendencia a la que la carga almacenada se pierda.

La figura muestra la estructura de una celda de memoria dram que memoriza un bit la lnea de direcciones se activa cuando se va a leer o escribir el valor del bit de la celda. El transistor activa como conmutador que se cierra, si se aplica tensin a la lnea de direcciones y se abre(no corriente) cuando la tensin es nula.

-para escritura se aplica tensin en la lnea del bit, un valor alto representa un uno, y uno bajo un cero, luego se aplica una seal a la lnea de direcciones permitiendo transferir carga al condensador. -para lectura, la carga almacenada en el condensador se transfiere a la lnea del bit y a un amplificador de lectura; este, compara la tensin del condensador a un valor de referencia y determina si la celda tiene un uno o un cero, la lectura descarga el condensador. RAM ESTATICA (SRAM) es un dispositivo basado en los mismos elementos de un procesador. En una sram los valores binarios se almacenan utilizando flip flops y esta tendr los datos mientras se mantenga alimentada.

la figura muestra la estructura fsica de una celda de memoria sram. 4 transistores (t1,t2,t3,t4) estn conectados en forma cruzada para producir estados lgicos estables . - En el estado 1, el c1 est en alta y c2 en baja. T1 y t4 estn en corto y t2 y t3 estn en conduccin.

- En el estado 0, c1 est en baja, c2 en alta. T1 y t4 est en conduccin y t2 y t3 estn en corto. Ambos estados son estables y se mantienen mientras sean alimentados con una tensin continua (dc). La lnea de direcciones controla dos transistores (t5 y t6), al aplicar una seal los dos transistores entran en conduccin para lectura o escritura. SRAM FRENTE A DRAM Tanto las RAM estticas como dinmicas son voltiles, una celda de dram es ms simple que una de sram por lo tanto ms pequea Las dram son ms densas y ms econmicas Las dram son preferidas en memorias grandes, por el menor costo de las celdas Las sram son msrpidas que las dram, estas se utilizan en memoria cache y las dram para memoria principal

TIPOS DE ROM Una memoria de solo lectura (rom) contiene un patrn permanente de datos que no se pueden alterar. Una rom es no voltil, no se pueden escribir datos en ella. Unas aplicaciones de la rom son: Subrutinas de bibliotecas para rutinas de uso frecuente Programas del sistema Tablas de funciones

Una rom se constituye como cualquier otro chip de circuito integrado, con los datos cableados en el chip durante el proceso de fabricaciones. Esto tiene dos problemas La tapa de insercin de datos implica unos costos fijos relativamente grandes para una o miles rom No se permite un fallo. Si un bit es errneo se debe desechar la tirada completa de chips de rom

Rom programable (PROM) no son voltiles y pueden grabarse solo una vez se requiere un equipo especial para el procesos de escritura o programacin. Proporcionan flexibilidad y comodidad Sobre todo lectura. Es til para aplicaciones donde la lectura es ms frecuente que la escritura pero tiene un almacenamiento no voltil. Hay tres formas de memoria sobre todo lectura:

EPROM EEPROM Memoria flash

Memoria de solo lectura programable y borrable (EPROM). se lee y se escribe elctricamente como la PROM. Pero , antes de la escritura, todas las celdas de almacenamiento deben primero borrarse a la vez exponiendo el chip a radiacin ultra violeta. Las EPROM puede modificarse mltiples veces y retiene su contenido indefinidamente. Memoria de solo lectura programable y borrable elctricamente (EEPROM). se puede escribir en cualquier momento sin borrar su contenido anterior; solo se actualiza el byte o bytes direccionados, la operacin de lectura consume un tiempo considerablemente mayor que la de lectura. La EEPROM combina la ventaja de ser no voltil con la flexibilidad de ser actualizable, son ms costosas que las EPROM y tambin menos densas admitiendo menos bits por chip. Memorias flash se encuentran en coste y funcionalidad entre las EPROM y las EEPROM, las flash utilizan una tecnologa de borrado electrnico, borrndose entera en uno o unos cuantos segundos. Adems, es posible borrar solo bloques concretos de memoria y no todo el chip. No permite borrar al nivel de byte e igual que las EPROM, los flash utilizan un transistor por bit consiguiendo las altas densidades que alcanzan las EPROM. LOGICA DE CHIP Para las memorias semiconductoras, uno de los aspectos fundamentales es el nmero de bits de datos que pueden ser ledos o escritos a la vez. La lectura, la escritura en la que la disposicin fsica de las celdas de la matriz es la misma que la disposicin lgica de las palabras de memoria. La matriz est organizada en w palabras de b bits cada una. Chip -> 16Mb podra estar estructurado en un M palabras de 16 bits. Una dram de 16Mb. Se describen o leen cuatro bits a la vez. La matriz est estructurada en cuatro matrices cuadradas de 8048x2048x2048 elementos. Los elementos de una matriz conectan tanto a lneas horizontales (filas) como verticales (columnas). Cada lnea horizontal conecta al terminal de seleccin de cada celda en la correspondiente fila y cada lnea vertical conecta al terminal entrada-datos-deteccin de a cada celda en dicha columna.

Para la entrada (escritura) cada lnea de bit se activa a uno o a cero de acuerdo con el valor de la correspondiente lnea de datos Para la salida (lectura) el valor de cada lnea de bit se pasa por un amplificador de lectura y se presenta en la correspondiente lnea de datos. La lnea de fila seleccionada, la fila de celdas que es utilizada para lectura o escritura. En la figura hay solo 11 lneas de direcciones (A0-A10). Las seales se transforman con lgica de seleccin externa del chip y se multiplexan en 11 lneas de direcciones. Estas seales se acompaan por las de seleccin de direccin de fila (ras) y de seleccin de direccin de columna (cas) que temporizan el chip. Los terminales de escritura (we) y de habilitacin de salida (OE) determinan si se realizan una operacin de escritura o de lectura. La figura ilustra la circuitera de refresco. Todas las dram requieren operaciones de refresco. Se inhabilita el chip dram mientras se refrescan todas las celdas. Los datos correspondientes se leen y escriben de nuevo en las mismas posiciones. ENCAPSULADO DE LOS CHIPS

la figura a muestra un ejemplo de eprom encapsulado, un chip de 8 Mb organizados en 1Mx8. Los terminales transfieren las siguientes seales La direccin de la palabra a la que se accede. Para 1M (220=1M) (A0-A19) El dato a leer en 8 lneas (D0-D7) Una lnea de alimentacin del chip (Vcc) Un terminal de tierra (Vss) Un terminal de habilitacin de chip-> pueden haber varios chips de memoria conectados al mismo bus de direcciones. El CE se utiliza para indicar si la direccin es o no vlida para cada chip Una tensin de programacin (Vpp) que se aplica durante la programacin de la memoria

La figura b muestra la configuracin de terminales de un chip dram tpico de 16Mb organizado en 4Mx4 los terminales de habilitacin de escritura (WE) y de habilitacin de salida (OE) indican si se trata de una operacin de escritura o lectura, solo se necesitan terminales (211(211=222= 4M)). El terminal no-conectar esta para que un nmero total de terminales sea par. ORGANIZACIN DE MODULOS

Si un chip de RAM contiene un bit por palabra, se necesitara al menos un numero de chips igual al nmero de bits por palabra. Esto funciona cuando el tamao de la memoria sea igual al nmero de bits por chip. CORRECCION DE ERRORES Una memoria semiconductora est sujeta a errores. Pueden clasificarse en: Fallos permanentes (hard) Errores transitorios u ocasionales (soft)

Un fallo permanente es un defecto fsico, as que la celda de memoria afectada no puede almacenar datos de manera segura conmutando errneamente entre 1 y 0. Pueden ser causados por funcionamiento en condiciones adversas, defecto de fabricacin y desgaste. Un error transitorio es un evento aleatorio no destructivo que altera el contenido de una o ms celdas de almacenamiento sin daar la memoria. Pueden deberse a problemas de la fuente de alimentacin o partculas alfa.

Cuando se va a escribir en memoria, se realiza un clculo con los datos (funcin f) para producir un cdigo y se almacenan tanto los datos como el cdigo. As con una nueva palabra de M bits y de un cdigo de K bits el tamao real de la palabra seria M+K bits. Al leer una palabra, se utiliza el cdigo para detectar errores e incluso corregirlos. Se genera otro cdigo de K bits y se compara con los bits captados en memoria. Esta comparacin produce:

No se detectan errores y se envan al exterior Se detecta un error y es posible corregirlo Se detecta un error pero no es posible corregirlo

Los cdigos que operan as se denominan cdigos correctores de errores y se caracterizan por el nmero de bits de error de una palabra que puede corregir y detectar. El cdigo corrector de errores ms sencillo es el cdigo de hamming.

Para una palabra de 4 bits (M=4). Se asignan los 4 bits del dato a los compartimentos inferiores y los restantes se rellenan con bits de paridad. Estos bits se eligen para que el nmero total de unos en el ciclo sea par (figura b) y si un error cambia uno de los bits (figura c) se encuentra fcilmente; comprobando los bits de paridad se encuentran diferencias en los crculos a y c pero no en el b. el error puede corregirse modificando el bit de dicho compartimento. ORGANIZACIN ABANZADA DE MEMORIAS DRAM

El chip dram tradicional est limitado por su arquitectura interna como por su interfaz con el bus de memoria del procesador. Una forma de abordar el problema de las prestaciones de la memoria principal dram ha sido insertar uno o ms niveles de cache sram de alta velocidad entre la memoria principal dram y el procesador. Los esquemas que dominan actualmente el mercado son SDRAMDDR-DRAM Y RDRAM.

DRAM SINCRONICA (SDRAM) Es una de las ms usadas. A diferencia de las dram tradicionales que son asincrnicas la sdram intercambia datos con el procesador de forma sincronizada con una seal de reloj externa. En una dram tpica, el procesador muestra las direcciones y niveles de control a la memoria indicando que esos datos deben escribirse o leerse. Despus se escriben o leen los datos de la dram y durante ese tiempo de acceso, la dram realiza operaciones internas y el procesador debe esperar haciendo que las prestaciones bajen. Con la sdram se introducen y sacan datos bajo el control de reloj del sistema. El procesador manda la informacin (instruccin y direccin) que es retenida por la sdram, esta responder despus de unos cuantos ciclos y mientras tanto el procesador puede realizar otras tareas

La sdram tiene un modo de rfagas para eliminar los tiempos de establecimiento de direccin y carga de lnea y columna. Puede secuenciar la salida rpida de una seria de bits de datos una vez que se han accedido al primero de ellos. Este modo es til para acceder a bits en secuencia y en la misma fila de la matriz de celdas que la ha accedido en primer lugar Otra diferencia de una dram y una sdram es el registro de modo y la lgica de control asociada para que la sdram se ajuste a las necesidades del sistema El registro del modo especifica la longitud de la rfaga ->nmero de unidades individuales de datos entregados sincrnicamente al bus. As como permite ajustar el tiempo de espera entre la recepcin de una peticin de escritura y la transferencia de los datos Ahora hay una nueva versin conocida como sdram de doble velocidad de datos (DDR-SDRAM).

DRAM RAMBUS Se ha convertido en el principal competidor de sdram. Los chips rdram tienen encapsulados verticales con todos los terminales en un lateral, intercambiando datos con el procesador por medio de 28 hilos. El bus puede direccionar hasta 320 chips de rdram a razn de 1,6GBps.

El bus de las rdram entrega direcciones e informacin utilizando un protocolo asncrono orientado a bloques, lo que hace posible la velocidad de 1,6GBps es que se define muy precisamente las impedancias, la temporizacin y las seales de las rdram obtienen las peticiones de memoria de un bus de alta velocidad

La configuracin consta de un controlador y de varios mdulos rdram conectados juntos mediante un bus comn. Incluye 18 lneas de datos que circulan al doble de velocidad de reloj. DDR SDRAM Esta limitada por el hecho de que puede evitar enviar datos al procesador solo una vez por ciclo de reloj del bus. La ddr-sdram puede enviar datos dos veces cada ciclo de reloj, una coincidiendo con el flanco de subida del pulso del reloj y otra haciendo con el flanco de bajada. DRAM CACHES la sdram de la cdram puede usarse como una verdadera cache formada por lneas de 64 bits, es efectivo para accesos a memoria ordenados aleatorios ordinarios. Tambin puede usarse como bfer para soportar el acceso seria a un bloque de datos.