Hassen Fatnassi

Riadh Hasnaoui

TP3 : Programmation VHDL d’applications avancées sous

ModelSim

Codeur 8 vers 3
Détecteur de parité paire
1.Voici
Voici la table de vérité pour un détecteur de parité avec 8 ent
entrées
rées E0 à E7 et une sortie S :

2. Le détecteur de parité avec 8 entrées E0 à E7 et une sortie S suit les règles suivantes :

- Si le nombre total de 1 dans les entrées E0 à E7 est pair, la sortie S est 0.

- Si le nombre total de 1 dans les entrées E0 à E7 est impair, la sortie S est 11.

Cela signifie que la sortie S dépend uniquement du nombre de bits à 1 dans les entrées E0 à E7, et
non de leur valeur individuelle. Par conséquent, la sortie S peut être déduite à partir du nombre
binaire formé par les entrées E0 à E7. Si ce nombre a un nombre pair de bits à 1, la sortie S sera 0,
sinon la sortie S sera 1.

3. Voici le logigramme de fonctionnement du détecteur de parité avec 8 entrées E0 à E7 et une

sortie S :
4.code vhdl :
Comparateur 8 bits

1. Voici la table de vérité pour les comparateurs de données de 8 bits A>B, A=B et A<B avec
A0 à A7 et B0 à B7 :

Dans cette table de vérité, chaque ligne correspond à une paire d'entrées A et B, où chaque entrée
est un nombre binaire de 8 bits. Les colonnes A>B, A=B et A<B indiquent le résultat de la
comparaison entre A et B, en fon
fonction de leur relation d'ordre.

Par exemple, la première ligne de la table de vérité indique que si A est égal à 00000000 et B est
égal à 00000001, alors A<B est vrai (1), tandis que A=B et A>B sont faux (0).

2. Les sorties A>B, A=B et A<B du comparateur de deux nombres de 8 bits A et B dépendent de la
relation d'ordre entre A et B.

Pour déterminer A>B, on peut comparer les bits de A et B un par un, en partant du bit de poids le
plus fort (A7 et B7). Si le premier bit de A qui diffère de B est égal à 1, alors A>B est vrai (1). Si le
premier bit de B qui diffère de A est égal à 1, alors A>B est faux (0). Si tous les bits de A et B sont
égaux, alors A>B est faux (0).

3.code vhdl :
Algorithme de tri à bulles