TEMA3+ Parte+I

TEMA3.
-CIRCUITOS SUBSISTEMAS COMBINACIONALES

ELECTRNICA DIGITAL
DIE
05/10/2010
OBJETIVOS DEL TEMA

Conocer los distintos tipos de Circuitos (Subsistemas) Lgicos Combinacionales MSI (Media Escala de Integracin) Aprender a utilizar los subsistemas mencionados anteriormente en la implementacin de funciones lgicas Aprender el principio del diseo combinacional: dividir un diseo complejo en estructuras o subsistemas ms sencillos, que corresponden a estructuras ya implementadas
DIE
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NDICE
1. 2. 3. 4. 5. 6. 7.
Generador/Comprobador de Paridad Comparador Binario Multiplexor Codificadores Decodificadores Circuitos Aritmticos: Sumador binario y Restador binario Dispositivos Lgicos Programables Simples
1) 2) 3) ROM PLA PAL
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NDICE
1. 2. 3. 4. 5. 6. 7.
DIE
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Generador/Comprobador de paridad
UTILIDAD: Deteccin de errores en la transmisin PO PE
Comprobador de paridad Generador de paridad
PO PE Error
TRANSMISIN
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DISEO: Generador de paridad elemental
I0 I1 PO PE
I0 I1
00 01 10 11
0 1 1 0
1 0 0 1
PO PE
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DISEO: Extensin del nmero de Bits :
PO=I0 I1 I2 I3 = ((I0 I1) I2) I3= (I0 I1) (I2 I3)
Cadena
rbol
+ Rpida
DIE
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IMPLEMENTACIN: 78240 TRANSMISOR RECEPTOR
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NDICE
1. 2. 3. 4. 5. 6. 7.
DIE
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Comparadores binarios
DISEO: Comparador de 1 bit
A B E G L
A B
00 01 10 11
1 0 0 1
0 0 1 0
0 1 0 0
G E L
G = [ A > B ] = AB E = [ A = B ] = AB + A B = A B + AB L = [A < B] = A B
DIE 05/10/2010 10
Notacin: bit i-simo:
Gi = [Ai > Bi ] Ei = [Ai = Bi ] Li = [Ai < Bi ]
DISEO: Comparador de 4 bits (CI 7485)
[A > B ] = G3 + E3G2 + E3 E2G1 + E3 E2 E1G0 [A = B ] = E3 E2 E1E0 [A < B] = L3 + E3 L2 + E3 E2 L1 + E3 E2 E1L0

DISEO: Comparador de 8 bits (CI 7485)
[A > B ] = G3 + E3G2 + E3 E2G1 + E3 E2 E1G0 + E3 E2 E1E0G1 [A = B ] = E3 E2 E1E0 E1 [A < B] = L3 + E3 L2 + E3 E2 L1 + E3 E2 E1L0 + E3 E2 E1E0 L1

DIE 05/10/2010 11
DIE
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12
DISEO: Comparador de 8 bits
A0 A1 A2 A3 0 1 0
B0 B1 B2 B3
A4 A5 A6 A7
B4 B5 B6 B7
A0 A1 A2 A3 L-1E-1G-1 B0 B1 B2 B3 A<B A=B A>B
A0 A1 A2 A3 L-1E-1G-1 B0 B1 B2 B3 A<B A=B A>B
DIE
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13
NDICE
1. 2. 3. 4. 5. 6. 7.
DIE
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14
Multiplexores
UTILIDAD: Selectores de Datos
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Multiplexores
FUNCIN LGICA (Ejemplo: Multiplexor 4 a 1)
S1 S0 S1 S0 Z I3 I2 I1 I0 Z
00 01 10 11
I0 I1 I2 I3
00 00 01 01 10 10 11 11
X X X X X X 0 1
X X X X 0 1 X X
X X 0 1 X X X X
0 1 X X X X X X
0 1 0 1 0 1 0 1
Z = S 1 S 0 IO + S 1 S 0 I 1 + S 1 S 0 I 2 + S 1 S 0 I 3 Z = S 1 S 0 IO + S 1 S 0 I 1 + S 1 S 0 I 2 + S 1 S 0 I 3
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16
Multiplexores
Extensin del nmero de bits: 74153
EJERCICIO: Implementar un multiplexor que seleccione una palabra de entre 4 palabras de 4 bits utilizando el 74151 y el 74153
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17
Multiplexores
Extensin del nmero de datos 0
16 a 1
15
S3 S2 S1 S0
EJERCICIO: Implementar un multiplexor que seleccione 1 dato de entre 16 datos de 1 bit utilizando el 74151
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Multiplexores
Extensin del nmero de datos
S3 0 1 S2 S1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 S0 0 1 0 1 0 1 0 1 Z UP DOWN Yup D0 D1 D2 D3 D4 D5 D6 D7 Ydown D8 D9 D10 D11 D12 D13 D14 D15
DIE
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Multiplexores
APLICACIONES Encaminamiento de datos
Multiplexacin en el tiempo Conversin paralelo-serie
Generacin de funciones lgicas
DIE
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Multiplexores
Generacin de funciones lgicas con multiplexores
1.
CASO 1: Multiplexor de 8 entradas de 1 bit para implementar una funcin de 3 variables (n variables = n entradas de control)
Z = S S
2 2
S 1 S 0 IO + S
2
S1S 0 I1 + S 2 S1 S 0 I 2 + S 2 S1S 0 I 3 +
S1 S 0 I 4 + S
S1S 0 I 5 + S 2 S1 S 0 I 6 + S 2 S1S 0 I 7
A 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1
Y 0 1 0 1 0 1 1 0
PROCEDIMIENTO: 1. A B y C se conectan a las entradas de control 2. La entrada correspondiente del Mux se conecta a +Vcc o a GND segn indica la columna Y de la tabla de verdad.
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Multiplexores
Generacin de funciones lgicas con multiplexores
2.
CASO 2: Multiplexor de 8 entradas de 1 bit para implementar una funcin de 4 variables

A2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y 0 1 1 0 0 1 1 1 1 0 1 0 1 1 0 1
A3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
Z = S S
2
S 1 S 0 IO + S
2
S1S 0 I1 + S 2 S1 S 0 I 2 + S 2 S1S 0 I 3 +
S1 S 0 I 4 + S
S1S 0 I 5 + S 2 S1 S 0 I 6 + S 2 S1S 0 I 7
PROCEDIMIENTO: 1. A3 A2 y A1 se conectan a las entradas de control. 2. De este modo cada entrada se selecciona dos veces 3. Si las dos veces que se selecciona la entrada Y=0, se conecta a GND 4. Si las dos veces que se selecciona la entrada Y=1, se conecta a +Vcc 5. Si las dos veces que se selecciona la entrada toma valores distintos se conecta a A0 o /A0.
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Multiplexores
CASO 3: Con funciones de ms de 4 variables se utilizan varias etapas de multiplexores con dos o tres entradas de control.
EJEMPLO: Implementacin de la funcin acarreo de salida en la suma binaria de palabras de 2 bits
C 2 = A2 B 2 + B2 B1 A1 + A2 A1 B1 + C0 A2 B1 + C0 A1 B2 + C0 A2 A1 + C0 B2 B1
0 0 0 1
4 a1 4 a1 C2
0 C0 1 B1 A1
4 a1
4 a1
B2 A2
C2
0 A1 1 0 0 A1 A1
4 a1
C0B1
4 a1
A2B2
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23
NDICE
1. 2. 3. 4. 5. 6. 7.
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Codificadores
TIPOS DE CODIFICADORES
Codificador sin prioridad: Solo funcionan bien si una y slo una de las entradas del codificador est activa en cada momento Codificador con prioridad: Admiten que pueda estar activada ms de una entrada, en cuyo caso el cdigo extrado corresponder a la entrada de mayor prioridad.
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25
Codificadores
EJEMPLO 1: CODIFICADOR DECIMAL-BCD (10 a 4) SIN PRIORIDAD
I9 I8 I7 I6 I5 I4 I3 I2 I1 I0
0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 00 00 01 10 00 00 00 00 00 00 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0
DCBA
0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1
10 a 4
D = I8 + I9 C = I4 + I5 + I6 + I7 B = I2 + I3 + I6 + I7 A = I1 + I 3 + I 5 + I 7 + I 9
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26
Codificadores
EJEMPLO 2: CODIFICADOR 8 a 3 CON PRIORIDAD: 74148
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27
Codificadores
EJEMPLO 3: CODIFICADOR 32 a 6 CON PRIORIDAD (74148)
D = I8 + I9 RA4 = G 3GS + G 2GS RA3 = G 3GS + G1GS RA2 = G 3 A2 + G 2 A2 + G1A2 + G 0 A2 RA1 = G 3 A1 + G 2 A1 + G1A1 + G 0 A1 RA0 = G 3 A0 + G 2 A0 + G1A0 + G 0 A0
DIE
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28
NDICE
1. 2. 3. 4. 5. 6. 7.
DIE
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29
Decodificadores
EJEMPLO 1: DECODIFICADOR BCD - DECIMAL (4 a 10) A B C D SALIDA ACTIVADA
0 0 0 0 0 0 0 0 1 1
DIE
0 0 0 0 1 1 1 1 0 0
0 0 1 1 0 0 1 1 0 0
0 1 0 1 0 1 0 1 0 1
0 1 2 3 4 5 6 7 8 9
4 a 10
0 = ABCD 1 = ABCD 2 = B CD 3 = B CD 4 = BC D
5 = BC D 6 = BCD 7 = BCD 8 = AD 9 = AD
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Decodificadores
EJEMPLO 2: DECODIFICADOR 3 a 8 (74138)
DIE
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Decodificadores
APLICACIONES Encaminamiento de datos
Demultiplexacin en el tiempo Conversin serie-paralelo
Generacin de funciones lgicas
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32
Decodificadores
APLICACIONES
Ejemplo 74138 como un demultiplexor 1 de 8
1. E2(GND) E3(+Vcc) E1 (Entrada) 2. Todo invertido coger E3 como entrada al demultiplexor L H
E1
A2A1A0 1 0 1
o0 o1 o2 o3 o4 o5 o6 o7
HH HH HH HH HH LH HH HH HH
DIE
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33
Decodificadores
APLICACIONES Generacin de funciones lgicas: Ejemplo
Implementar las dos siguientes funciones mediante un 74153 y un 74138
F1(W , X , Y , Z ) =
m(10,14,15)
4
INPUT VCC INPUT VCC INPUT VCC INPUT VCC
F 2(W , X , Y , Z ) =
M(
4
1,2,8,10 )
solucin
5 4
Y W X Z
74153 74138
A B C G1 G2AN G2BN Y0N Y1N Y2N Y3N Y4N Y5N Y6N Y7N 3:8 DECODER Z+ X ZX A B 1GN 1C0 1C1 1C2 1C3 2GN 2C0 2C1 2C2 2C3
2
VCC 11
1Y 2Y
OUTPUT 7 OUTPUT 8
F1 F2
MULTIPLEXER
GND 9
DIE
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34
Decodificadores
BCD - 7 segmentos D4 D3 D2 D1 a b c d e f g a f e d +5 V Decodificador BCD-7 segmentos (salidas activas a nivel bajo) con nodo comn
DIE 05/10/2010
b c
D4 D3 D2 D1
a b c d e f g
a f e d g b c
Decodificador BCD-7 segmentos (salidas activas a alto) con Ctodo comn

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Decodificadores
BCD - 7 segmentos(3): 7448
DIE
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36
Decodificadores
EJEMPLO: Supresin del cero
0000
0
RBI
0000 DCBA
BI RBO
0
RBI
0011 DCBA
BI RBO
1
RBI
0000 DCBA
BI RBO
RBI
DCBA
BI RBO
abcdefg
abcdefg
abcdefg
abcdefg
DIE
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-CIRCUITOS SUBSISTEMAS COMBINACIONALES

OBJETIVOS DEL TEMA

DISEO: Comparador de 4 bits (CI 7485)

[A > B ] = G3 + E3G2 + E3 E2G1 + E3 E2 E1G0 [A = B ] = E3 E2 E1E0 [A < B] = L3 + E3 L2 + E3 E2 L1 + E3 E2 E1L0

[A > B ] = G3 + E3G2 + E3 E2G1 + E3 E2 E1G0 + E3 E2 E1E0G1 [A = B ] = E3 E2 E1E0 E1 [A < B] = L3 + E3 L2 + E3 E2 L1 + E3 E2 E1L0 + E3 E2 E1E0 L1

A0 A1 A2 A3 L-1E-1G-1 B0 B1 B2 B3 A<B A=B A>B

A0 A1 A2 A3 L-1E-1G-1 B0 B1 B2 B3 A<B A=B A>B

Multiplexacin en el tiempo Conversin paralelo-serie

Generacin de funciones lgicas

CASO 2: Multiplexor de 8 entradas de 1 bit para implementar una funcin de 4 variables

Demultiplexacin en el tiempo Conversin serie-paralelo

Generacin de funciones lgicas

Decodificador BCD-7 segmentos (salidas activas a alto) con Ctodo comn

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