Rel. Final - UPS Trifásico-Review

Universidade Estadual Paulista Jlio de Mesquita Filho Campus de Sorocaba
LUIS OTVIO DE PDUA FILHO
ESTGIO DE SADA DE UMA UPS TRIFSICA
Sorocaba 2008
LUIS OTVIO DE PDUA FILHO
ESTGIO DE SADA DE UMA UPS TRIFSICA
Trabalho de Concluso de Curso de Graduao apresentado como parte dos pr-requisitos para obteno do ttulo de Engenheiro de Controle e Automao, Universidade Estadual Paulista Jlio de Mesquita Filho.
Submetido aprovao da Banca Examinadora, composta pelos seguintes membros:
Prof. Dr. Fernando Pinhabel Marafo (Orientador Presidente)

Unesp Campus Sorocaba
Eng. Msc. Maurcio Galassi (Titular)

Escola Politcnica/USP So Paulo
Prof. Dr. Diego Coln (Titular)

Unesp Campus Sorocaba
Sorocaba, 08 de Dezembro de 2008.
Aos meus pais, minha irm e Nathalia
Agradecimentos
Primeiramente, a Deus, que me deu os dons, a sade, e a oportunidade de completar estes cinco anos de estudos. A todos os meus amigos da segunda turma de Eng. de Controle e Automao da UNESP Sorocaba, por todas as horas de estudos e pelos momentos de descontrao. No posso deixar de citar, os amigos que trabalharam na mesma rea e muito contriburam para o desenvolvimento deste trabalho: Fuchs, Helmo, Negri, Sylvio e Thiago. Agradeo tambm aos amigos Fernando, Marcelinho e Pedro, que, acima de qualquer dificuldade em dividir o mesmo apartamento, surgiu uma grande amizade que levo para toda a vida. Ao Prof. Dr. Fernando Pinhabel Marafo, pela orientao e amizade nestes dois ltimos anos, onde pude adquirir muito conhecimento e aprender o valor e a importncia que a pesquisa cientfica tem. Aos colegas do Laboratrio de Eletrnica de Potncia da Escola Politcnica/USP e ao Cstola do Campo de Provas da GMB, que ajudaram no desenvolvimento das placas de circuitos que usei no prottipo deste trabalho. Por fim, agradeo a minha me Telma, por nunca deixar de me amar e acreditar no meu potencial, a meu pai Luis, pelo exemplo de vida e amizade, a minha irm Thais e a Malu pelo apoio incondicional. E a Nathalia, pelo amor, apoio e por agentar todas as ausncias durante esse perodo.
iii
S humilde para evitar o orgulho, mas voa alto para alcanar a Sabedoria. (Santo Agostinho)
Resumo
Este trabalho apresenta o projeto e a implementao do estgio de sada de uma Fonte Ininterrupta de Energia Trifsica, tambm conhecida como UPS (do ingls, Uninterruptible Power Supply). O projeto consiste em especificar desde a topologia do inversor de tenso modulado por largura de pulso, com o resto dos componentes passivos que compem o estgio de sada da UPS, at o estudo de duas variaes da tcnica de controle multi-loop, para encontrar a melhor soluo para o controle da tenso de sada da UPS. Depois de todo o trabalho passar pelos testes em simulao, foi montado um prottipo de uma das fases da UPS projetada, com controle digital atravs de um processador digital de sinais, onde pode-se validar a teoria desenvolvida durante o projeto. Palavras-Chaves: Controle Digital; Controle Multi-loop; Fontes Ininterruptas e
Condicionadores de Energia.
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Abstract
Considering the areas of Power Quality and Power Conditioning, this work presents the project and the implementation of the output stage of a 3-phase Uninterruptible Power Supply. The project has the aim of specifying the topology of a pulse-width modulated voltage source inverter, with the others passive components that compose the output stage of an UPS. And also, introduce the study of two variations of Multi-loop control techniques, in order to find the best solution for the output voltage control of the UPS. After all parts of the project be tested in simulation, a prototype of one phase of the designed UPS has been built, with digital control, using a digital signal processor. This prototype allowed the validation of the developed theory. Keywords: Digital Control; Multi-loop Control; Uninterruptible Power Supplies; Power Conditioners.
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Sumrio
Agradecimentos ..................................................................................................................................... iii Resumo .................................................................................................................................................. vii Abstract .................................................................................................................................................. ix Sumrio .................................................................................................................................................. xi Listas de Siglas ...................................................................................................................................... xv Listas de Figuras ................................................................................................................................. xvii Lista de Tabelas ................................................................................................................................... xxi 1. Introduo Geral ............................................................................................................................ 1 1.1 Estudos Preliminares ..................................................................................................................... 2 1.1.1 Topologia ................................................................................................................................ 2 1.1.2. Dimensionamento ................................................................................................................. 5 1.1.3. Tcnicas de identificao de referncias ............................................................................ 10 1.1.4. Tcnicas de Controle ........................................................................................................... 13 1.2. Organizao do Trabalho ........................................................................................................... 16 2. Dimensionamento dos Componentes da UPS............................................................................ 17 2.1. Topologia de Inversores Trifsicos ............................................................................................. 17 2.1.1. Conversor Trifsico para 4 Fios com Elo CC Dividido .......................................................... 18 2.1.2. Trs Pontes Completas Monofsicas (Ponte H) .................................................................. 18 2.1.3. Neutro Chaveado ................................................................................................................ 19 2.1.4. Ponto Central dos Capacitores Chaveado ........................................................................... 19 2.2. Cargas para ensaio ..................................................................................................................... 20 2.3. Corrente Drenada pela Carga No Linear .................................................................................. 22 2.4. Corrente de Limitao das Chaves do Inversor .......................................................................... 24 2.5. Capacitor do Barramento CC...................................................................................................... 25 2.6. Filtro LC de sada ........................................................................................................................ 29 2.7. Transdutores .............................................................................................................................. 30 3. Projeto dos Controladores do Estgio de Sada ........................................................................ 32 3.1. Malhas de controle com a corrente do capacitor ...................................................................... 35 3.2. Malhas de controle com a corrente do indutor ......................................................................... 40 3.3. Determinao dos Controladores .............................................................................................. 44 3.3.1. Controladores para multi-loop com corrente do capacitor ................................................ 45 3.3.2. Controladores para multi-loop com corrente do indutor ................................................... 46
xi
3.4. Anlise da Resposta em Freqncia ........................................................................................... 47 3.4.1. Anlise da resposta com a corrente do capacitor ............................................................... 47 3.4.2. Anlise da resposta com a corrente do indutor .................................................................. 57 4. Implementao dos Algoritmos de Identificao de Referncias ............................................ 65 4.1. Conceitos Bsicos do PLL ............................................................................................................ 66 4.1.1. PLL Monofsico e Detector de Amplitude ........................................................................... 66 4.1.2. PLL Trifsico e Detector de Seqncia Positiva ................................................................... 68 4.1.3. Projeto do Controlador PI.................................................................................................... 69 4.2. Aplicao do PLL na UPS projetada ............................................................................................ 69 4.2.1. PLL Monofsico em Simulao ............................................................................................ 70 4.2.2. PLL Trifsico em Simulao.................................................................................................. 74 5. Implementao dos Algoritmos de Controle ............................................................................. 77 5.1. Avaliao dos Controladores em Regime ................................................................................... 77 5.1.1. Controle Multiloop com Corrente do Capacitor.................................................................. 78 5.1.2. Controle Multiloop com Corrente do Indutor ..................................................................... 80 5.2. Avaliao dos Controles durante transitrio de carga ............................................................... 81 5.2.1. Controle Multiloop com Corrente do Capacitor.................................................................. 82 5.2.2. Controle Multiloop com Corrente do Indutor ..................................................................... 84 5.3. Simulao da UPS trifsica ......................................................................................................... 86 6. Prottipo Experimental ............................................................................................................... 91 6.1. Hardware .................................................................................................................................... 91 6.2. Software ..................................................................................................................................... 96 6.3. Resultados .................................................................................................................................. 96 6.3.1. PLL monofsico .................................................................................................................... 97 6.3.2. PWM em malha aberta........................................................................................................ 98 6.3.3. Controle Multi-loop sem carga .......................................................................................... 100 6.3.4. Controle Multi-loop com carga Resistiva .......................................................................... 101 6.3.5. Controle Multi-loop com carga No-Linear ....................................................................... 102 7. Consideraes Finais ................................................................................................................. 105
Bibliografia ......................................................................................................................................... 107 Anexo A Gerador de Referncia Trifsico ..................................................................................... 110 Anexo B Controle Multiloop com corrente do Capacitor ............................................................. 113 Anexo C Controle Multiloop com corrente do Indutor................................................................. 117 Anexo D Algoritmo com o Controle com IL para o DSP ................................................................ 121
Apndice A Esquemas das placas do prottipo ............................................................................ 138 A.1 Conexo Texas........................................................................................................................ 138 A.2 Interface AD/PWM ................................................................................................................. 146 A.3 Disparadores .......................................................................................................................... 156 A.4 Proteo ................................................................................................................................. 161
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Listas de Siglas
UPS Uninterruptible Power Supply (Fonte Ininterrupta de Energia) DVR Dynamic Voltage Restorer (Restaurador Dinmico de Tenso) PLL Phased Locked Loop PWM Pulse-Width Modulation (Modulao por Largura de Pulso) IEC International Electrotechnical Commission IGBT Insulated-Gate Bipolar Transistor DSP Digital Signal Processor (Processador Digital de Sinais) DAC Digital Analog Converter (Conversor Digital Analgico) ADC Analog Digital Converter (Conversor Analgico Digital) CA Corrente Alternada CC Corrente Contnua RMS Root Mean Square (Valor Eficaz)
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Listas de Figuras
Figura 1.1 - UPS Passive Standby e seus modos de operao................................................................. 3 Figura 1.2 - UPS Line Interactive e seus modos de operao.................................................................. 4 Figura 1.3 - UPS Double Conversion e seus modos de operao. ........................................................... 4 Figura 1.4 - Carregamento de Bateria em dois estgios. ........................................................................ 5 Figura 1.5 - Retificador trifsico em Ponte com diodos. ......................................................................... 6 Figura 1.6 - Retificar trifsico controlado em meia ponte. ..................................................................... 6 Figura 1.7 - Retificador trifsico controlado em ponte completa. .......................................................... 7 Figura 1.8 - Inversor Mofsico Meia Ponte. ............................................................................................ 7 Figura 1.9 - Inversor Mofsico de Ponte Completa................................................................................. 8 Figura 1.10 - Inversor Trifsico com 3 ramos. ......................................................................................... 8 Figura 1.11 - Tcnica de PWM Bipolar. ................................................................................................... 9 Figura 1.12 - Tcnica de PWM Unipolar. ............................................................................................... 10 Figura 1.13 - Diagrama de blocos de um PLL-3. ................................................................................. 11 Figura 1.14 - Algoritmo do Filtro de Kalman. ........................................................................................ 12 Figura 1.15 - (a) Estgio de sada de uma UPS trifsica (b) Diagrama de blocos do controle desse estgio. Fonte: (Loh, et al., 2005).......................................................................................................... 14 Figura 1.16 - Diagrama de Controle detalhado de uma fase da UPS. ................................................... 14 Figura 1.17 - Estgio de sada e Estrutura de Controle da UPS trifsica. .............................................. 15 Figura 1.18 - Controle no-linear para a UPS trifsica. ......................................................................... 15 Figura 2.1 - Diagrama de Blocos de uma UPS Trifsica. ........................................................................ 17 Figura 2.2 Conversor Trifsico para 4 fios com elo CC dividido. ........................................................ 18 Figura 2.3 - Inversor composto por 3 pontes H. ................................................................................... 19 Figura 2.4 - Inversor com Neutro Chaveado. ........................................................................................ 19 Figura 2.5 - Inversor com ponto central dos Capacitores Chaveado. ................................................... 20 Figura 2.6 - Carga No-linear para teste dinmico de UPS. .................................................................. 20 Figura 2.7 - Aproximaes para a corrente drenada pela carga no-linear.......................................... 22 Figura 2.8 - Aproximao da tenso sobre o capacitor CL. ................................................................... 23 Figura 2.9 - Corrente fornecida para o barramento CC durante o degrau de carga............................. 26 Figura 2.10 - Tenso sobre o Capacitor e corrente da carga durante o degrau de carga. .............. 27 Figura 3.1 Esquema geral do estgio de sada da UPS trifsica. ........................................................ 34 Figura 3.2 - Diagrama de Blocos do controle multi-loop com a corrente do capacitor de uma das fases da UPS. .................................................................................................................................................. 36 Figura 3.3 - Diagrama de Controle Multi-loop com a corrente do indutor para uma das fases da UPS. ............................................................................................................................................................... 41 Figura 3.4 - Resposta em freqncia da funo com variao de . ............................. 48 Figura 3.5 - Resposta em freqncia da funo com variao de . ........................... 49 Figura 3.6 - Resposta em freqncia da funo com variao de . ........................... 49 Figura 3.7 - Resposta em freqncia da funo com variao de . .......................... 50 Figura 3.8 - Resposta em freqncia da funo com variao de . .............................. 51 Figura 3.9 - Resposta em freqncia da funo com variao de . ............................ 51 Figura 3.10 - Resposta em freqncia da funo com variao de . .......................... 52 Figura 3.11 - Resposta em freqncia da funo com variao de . ......................... 52
xvii
Figura 3.12 - Resposta em freqncia da funo com variao de . .............................. 53 Figura 3.13 - Resposta em freqncia da funo com variao de . ............................ 54 Figura 3.14 - Resposta em freqncia da funo com variao de . ............................ 54 Figura 3.15 - Resposta em freqncia da funo com variao de . ........................... 55 Figura 3.16 - Resposta em freqncia da funo com variao de . .......................... 56 Figura 3.17 - Resposta em freqncia da funo com variao de . ......................... 56 Figura 3.18 - Resposta em freqncia da funo com variao de ............................. 58 Figura 3.19 - Resposta em freqncia da funo com variao de . .......................... 59 Figura 3.20 - Resposta em freqncia da funo com variao de . ......................... 59 Figura 3.21 - Resposta em freqncia da funo com variao de .............................. 60 Figura 3.22 - Resposta em freqncia da funo com variao de . ........................... 61 Figura 3.23 - Resposta em freqncia da funo com variao de . .......................... 61 Figura 3.24 - Resposta em freqncia da funo com variao de . ............................ 62 Figura 3.25 - Resposta em freqncia da funo com variao de . ........................... 63 Figura 3.26 - Resposta em freqncia da funo com variao de . ......................... 63 Figura 4.1 - PLL Monofsico................................................................................................................... 67 Figura 4.2 - Detector de Amplitude com PLL. ........................................................................................ 67 Figura 4.3 - PLL Trifsico. ....................................................................................................................... 68 Figura 4.4 - Detector de Seqncia Positiva. ......................................................................................... 68 Figura 4.5 - Simulao do PLL monofsico: Graf. Superior ( e ), Graf. Meio ( ) e Graf. Inferior ( ). ............................................................................................................................................ 71 Figura 4.6 - Incio do PLL monofsico: Graf. Superior ( e ), Graf. Meio ( ) e Graf. Inferior ( ). ............................................................................................................................................................... 72 Figura 4.7 - Queda da rede no PLL monofsico: Graf. Superior ( e ), Graf. Meio ( ) e Graf. Inferior ( ). ............................................................................................................................................ 73 Figura 4.8 - Volta da rede no PLL monofsico: Graf. Superior ( e ), Graf. Meio ( ) e Graf. Inferior ( ). ............................................................................................................................................ 73 Figura 4.9 - Simulao do PLL Trifsico: Graf. Superior ( , , e ), Graf. Meio ( ) e Graf. Inferior ( )..................................................................................................... 74 Figura 4.10 - Incio do PLL Trifsico: Graf. Superior ( , , e ), Graf. Meio ( ) e Graf. Inferior ( )..................................................................................................... 75 Figura 4.11 - Queda das fases no PLL Trifsico: Graf. Superior ( , , e ), Graf. Meio ( ) e Graf. Inferior ( ). ..................................................................................... 75 Figura 4.12 - Retorno das fases no PLL Trifsico: Graf. Superior ( , , e ), Graf. Meio ( ) e Graf. Inferior ( ). ..................................................................................... 76 Figura 5.1 - Esquema Eltrico de uma UPS monofsica no ambiente de simulao PSIM. .................. 78 Figura 5.2 - Simulao do controle com corrente do capacitor com ganhos de projeto em carga NoLinear plena no domnio do tempo e seu espectro harmnico. ........................................................... 79 Figura 5.3 - Simulao do controle com corrente do capacitor com ganhos ajustados em carga NoLinear plena no domnio do tempo e seu espectro harmnico. ........................................................... 79 Figura 5.4 - Simulao do controle com corrente do indutor com ganhos de projeto em carga NoLinear plena no domnio do tempo e seu espectro harmnico. ........................................................... 80 Figura 5.5 - Simulao do controle com corrente do indutor com ganhos ajustados em carga NoLinear plena no domnio do tempo e seu espectro harmnico. ........................................................... 80
Figura 5.6 - Simulao do controle com corrente do indutor com termos ressonantes de 3 e 5 harmnica em carga No-Linear plena no domnio do tempo e seu espectro harmnico. ................. 81 Figura 5.7 - Classificaes da performance dinmica da tenso de sada da UPS. ............................... 82 Figura 5.8 - Performance Dinmica da Tenso de sada com o controle de corrente no capacitor em degrau de carga linear........................................................................................................................... 83 Figura 5.9 - Performance Dinmica da Tenso de sada com o controle de corrente no capacitor em degrau de carga no-linear. .................................................................................................................. 84 Figura 5.10 - Performance Dinmica da Tenso de sada com o controle de corrente no indutor em degrau de carga linear........................................................................................................................... 85 Figura 5.11 - Performance Dinmica da Tenso de sada com o controle de corrente no indutor em degrau de carga no-linear. .................................................................................................................. 86 Figura 5.12 - Esquema Eltrico da UPS Trifsica. .................................................................................. 87 Figura 5.13 - Inicializao da UPS e insero de Carga Linear (R=10) entre as fases B e C. ............... 88 Figura 5.14 - Insero de Carga No-Linear (Nominal Estrela) na tenso de fase C. ............................ 89 Figura 5.15 - Desligamento das cargas anteriores e insero de Carga No-linear .............................. 89 Figura 5.16 - Insero de carga linear ( ) na tenso de fase A................................................ 90 Figura 6.1 - Distribuio das placas de condicionamento do prottipo da UPS. .................................. 93 Figura 6.4 - Sensores de Tenso e Corrente por Efeito Hall.................................................................. 94 Figura 6.2 - Fontes de Alimentao CC: A Direita, +- 15V; A Esquerda, +- 5V....................................... 94 Figura 6.3 - Placas de Condicionamento de Sinais: Conexo Texas, Proteo, Interface AD/PWM e Disparadores. ........................................................................................................................................ 94 Figura 6.5 - Inversor (Ponte H) Semikron e viso geral da planta na bancada. .................................... 95 Figura 6.6 - Carga No-Linear de teste. ................................................................................................. 95 Figura 6.7 - Banco de Cargas Resistivas CA. .......................................................................................... 95 Figura 6.8 - Referncia da UPS sincronizada com o sinal da Rede. ....................................................... 97 Figura 6.9 - Queda da Rede sem perder o sinal de referncia. ............................................................. 97 Figura 6.10 - Retorno da Rede e o instante de sincronismo. ................................................................ 98 Figura 6.11 - Tenso de Sada do conversor gerada pelo PWM. .......................................................... 99 Figura 6.12 - Tenso de Sada no filtro LC gerada pelo PWM. .............................................................. 99 Figura 6.13 - Controle Multi-loop sem carga a) sem o termo ressonante na malha externa de tenso; b) com o termo ressonante de primeira ordem. ................................................................................ 100 Figura 6.14 - Controle Multi-loop da tenso de sada sem carga (coletado por ponteiras de tenso e corrente).............................................................................................................................................. 100 Figura 6.15 - Controle Multi-loop com Carga resistiva a) coletada do DAC do DSP b) coletado por ponteiras de tenso e corrente. .......................................................................................................... 101 Figura 6.16 - Controle Multi-loop durante transistrio de reduo de carga resistiva. ..................... 102 Figura 6.17 - Controle Multi-loop com carga No-Linear a) com termo ressonante de 1 b) com termos ressonantes de 1 + 3 + 5. ................................................................................................... 102 Figura 6.18 - Controle Multi-loop com Carga No-Linear (coletado por ponteiras de tenso e corrente).............................................................................................................................................. 103 Figura 6.19 - Controle Multi-loop durante transitrio de aumento de Carga No-Linear.................. 104
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Lista de Tabelas
Tabela 2.1 - Componentes da Carga No-linear de Teste. .................................................................... 21 Tabela 2.2 - Correntes geradas pela carga no-linear de teste. ........................................................... 24 Tabela 2.3 - Correntes de limitao dos interruptores do inversor. ..................................................... 25 Tabela 2.4 - Capacitor do barramento CC. ............................................................................................ 29 Tabela 2.5 - Componentes do filtro LC de sada. .................................................................................. 30 Tabela 2.6 - Especificao dos transdutores usados no controle da UPS. ............................................ 31 Tabela 3.1 - Controladores para o Controle multi-loop com a corrente do capacitor. ........................ 57 Tabela 3.2 - Controladores para o Controle multi-loop com a corrente do capacitor. ........................ 64 Tabela 5.1 - Limites de Distoro Harmnica para a tenso de sada de uma UPS (IEC62040-3, 1999). ............................................................................................................................................................... 78 Tabela 6.1 - Componentes da planta do prottipo implementado. ..................................................... 91 Tabela 6.2 - Resistncias do Banco de Resistores CA............................................................................ 92 Tabela 6.3 - Resistncias do Banco de Resistores CC. ........................................................................... 92
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Trabalho de Concluso de Curso
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CAPTULO 1
1. Introduo Geral
J faz muito tempo que a energia eltrica um dos pilares de qualquer processo, desde o funcionamento de eletrodomsticos at processos industriais que requerem alta potncia. Assim, fica evidente a importncia de um fornecimento confivel de tenso e corrente a ponto de existir agncias reguladoras para garantir a Qualidade de Energia, o que vem impulsionando o investimento e pesquisas nesta rea para detectar e propor solues para os problemas de qualidade de energia eltrica. Dentre os principais problemas encontrados em instalaes industriais (Marafo, 2004), pode-se citar: Transitrios (impulsivos, oscilatrios); Variaes de tenso de curta durao (interrupo, afundamento, elevamento); Variaes de tenso de longa durao (interrupo permanente, subtenso, sobretenso); Desequilbrios e assimetrias de tenso e/ou corrente; Distores de tenso e/ou corrente (harmnicas, rudo); Flutuaes de tenso; Variaes de freqncia da rede. Inicialmente, propostas para corrigir essas perturbaes foram surgindo com o uso de elementos armazenadores de energia passivos (correo de fator de potncia, filtragem de harmnicas) ou ainda geradores CA de combusto (fonte de energia em causa de falha da rede). Mais recentemente com o advento da tecnologia de semicondutores, grandes benefcios foram alcanados como exemplo, a criao dos computadores ou o controle de velocidade de motores eltricos (Buso, et al., 2006). No entanto, o chaveamento de semicondutores deixou as cargas eltricas com comportamento no-linear, aumentando a gerao de harmnicas e tornando-as muito mais sensveis a perturbaes na rede. Felizmente essa tecnologia permitiu o desenvolvimento de um novo conceito de condicionadores de energia, atravs do controle digital. Com este ltimo, dispositivos de alto Luis Otvio de Pdua Filho [1]
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desempenho e dinmicos, pois conseguem identificar o distrbio e corrigi-lo, vm sendo pesquisados e j implementados nas indstrias, como os filtros ativos de potncia (srie e paralelo). Outro condicionador que vem sendo constantemente melhorado atravs do controle digital a fonte de tenso ininterrupta, ou UPS, que tem como princpio bsico fornecer s cargas conectadas a ela uma tenso puramente senoidal independentemente da rede ou da carga. Assim, ela surge como uma soluo bastante eficiente para proteo de cargas contra transientes seja em sub ou sobretenso, e para operaes que no toleram interrupes no fornecimento de energia e tambm precisam de uma tenso livre de rudos ou distores harmnicas. A aplicao de sistemas com UPS incluem aparelhos mdicos, sistemas computadorizados e de armazenagem de dados, equipamentos de emergncia, telecomunicao, processos industriais, e sistemas de gerenciamento on-line (Emadi, et al., 2005).
1.1 Estudos Preliminares

Esta seo apresenta os conhecimentos bsicos envolvendo as UPSs e necessrios para o desenvolvimento deste trabalho. 1.1.1 Topologia A produo industrial de UPSs apareceu no mercado em 1970, em resposta a necessidade de fornecimento de energia para grandes sistemas de computador. Mas a exploso de tecnologia tem criado um aumento no nmero de aplicaes com cargas sensveis a fonte de energia. Para atender esta demanda, inovaes foram adicionadas as UPSs e hoje, elas so comercializadas de poucos VA a milhares de kVA (Rancine, et al., 2005). Na dcada de 70, a topologia usada era a chamada on-line, onde um conjunto de retificador, bateria e inversor era ligado em srie com a fonte CA. O termo on-line est associado ao fato de a converso CA/CC e CC/CA ser feita durante todo o funcionamento da UPS. J na dcada de 80, com o intuito de produzir dispositivos mais economicamente viveis, foi proposta a topologia off-line, onde o conjunto bateria inversor s era utilizado quando a fonte CA no apresentava condies suficientes para garantir qualidade para a carga. Outra configurao que conseguiu aceitao no mercado foi a chamada line-interactive, onde so empregados inversores reversveis, ou seja, capazes de fazer converso CA/CC e CC/CA com o mesmo circuito. No entanto, muita confuso foi criada com os nomes citados, por exemplo, o termo on-line no expressa corretamente o funcionamento desse tipo de UPS, assim, o mercado estava cheio de produtos que prometiam coisas que no estavam aptos a cumprir. Foi pensando na regulamentao deste condicionador de energia que a IEC (International Eletrotechnical Comission), em 1999, lanou a norma 62040-3, que classifica as UPSs em 3 tipos (Karve, 2000): Passive Standby: Os princpios bsicos de operao desta UPS podem ser vistos na Figura 1.1. Aqui o inversor conectado em paralelo com a fonte CA e usado s em caso de falha da rede, ou seja, nesta [2] Luis Otvio de Pdua Filho
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classificao esto includas as chamadas off-line. Foram definidos dois modos de operao: Normal, onde a carga alimentada pela rede atravs de um filtro/condicionador para eliminar certos distrbios e conseguir regulao de tenso; e o modo Stored-Energy, quando a fonte CA falha ou fica fora dos padres aceitveis, a bateria e o inversor garantem a continuidade da fonte de tenso, e o chaveamento entre as fonte deve ser menor que 10 ms. A UPS Passive Standby tem como vantagens o design simples, o baixo custo e o pequeno tamanho. No entanto, seus pontos fracos so: falta de isolao total entre a rede e a carga, sem regulao da tenso e da freqncia de sada, e tempos de comutao elevados. O conjunto destas caractersticas faz com que este tipo de topologia seja recomendado para aplicaes de baixa potncia (at 2 kVA).
Figura 1.1 - UPS Passive Standby e seus modos de operao.
Line Interactive: A Figura 1.2 apresenta a UPS Line Interactive, onde o inversor conectado em paralelo com a fonte e interage com ela atravs de sua caracterstica de ser reversvel. As topologias boost-buck, AVR (Automatic Voltage Regulation), e a converso Delta fazem parte desta famlia. Existem 3 modos de operao: Normal, a carga alimentada com tenso regulada atravs do conjunto rede/inversor, o inversor pode estar funcionando tanto para o carregamento da bateria como fornecendo regulao para a tenso de sada; Stored-Energy, quando a fonte CA falha, o conjunto bateria/inversor mantm o fornecimento de energia e uma chave desconecta a fonte da carga; Bypass, aqui o interior da UPS entra em mal funcionamento, fazendo com que uma chave desconecte o inversor da carga, deixando s com a fonte CA, sem regulao. Esta topologia oferece uma soluo de baixo custo comparada UPS Double Conversion para mesma potncia. Mas considerando que a carga no estar efetivamente isolada da rede, a proteo contra transientes e a regulao de tenso so pouco eficientes e ainda o fato de no ter nenhum controle da freqncia de sada, a UPS Line Interactive acaba sendo usada s em casos de baixa potncia.
Luis Otvio de Pdua Filho
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Figura 1.2 - UPS Line Interactive e seus modos de operao.
Double Conversion: Na UPS Double Conversion (Figura 1.3), o inversor conectado em srie com a fonte CA e a carga, assim, toda a potncia transferida pela carga passa antes pelo inversor, aqui se encaixa as UPSs online. Trs modos de operao foram definidos pela norma:
Figura 1.3 - UPS Double Conversion e seus modos de operao.
Normal, a carga alimentada pelo conjunto fonte/conversor/bateria/inversor, sendo que a tenso chega na carga aps duas converses (CA/CC e CC/CA); Stored-Energy, a bateria e o inversor passa a fornecer a tenso quando a rede falha ou opera em condies abaixo das especificadas pela UPS; Bypass, uma chave pode ser instalada na UPS Double Conversion para que em caso de falha do inversor, a carga continue sendo alimentada pela fonte, para isso acontecer, a freqncia do inversor e da fonte deve ser a mesma.
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O grande problema deste tipo de UPS seu elevado custo, devido s duas converses contnuas, exigindo elementos mais durveis e de melhor desempenho. Mas esta a topologia mais completa, pois a carga fica completamente isolada da rede, a tenso e a freqncia so controlados com muita preciso, os tempos de transiente so bem menores que as outras topologias. Assim, a UPS Double Conversion a mais indicada para aplicaes com cargas de alta sensibilidade e para altas potncias (10 kVA ou mais). 1.1.2. Dimensionamento Os componentes fsicos de um sistema UPS Double Conversion pode ser dividido basicamente nos trs conjuntos: Bateria, Retificador e Inversor. Bateria As caractersticas mais importantes de qualquer UPS so a confiabilidade e a disponibilidade (Emadi, et al., 2005). Um dos elementos que garantem essas caractersticas a bateria, pois ela a responsvel pelo fornecimento de energia durante uma falha da rede CA e tambm, a bateria geralmente define onde as UPSs sero montadas, j que ela o elemento que mais ocupa espao. No comeo do desenvolvimento de UPSs, salas refrigeradas eram destinadas somente para a armazenagem do conjunto de baterias, ou seja, em aplicaes de grande potncia. Mas com a popularizao deste dispositivo, com uso para cargas sensveis de baixa potncia, o tamanho da UPS precisa ser cada vez menor, para tanto, o tipo de bateria hoje usado o conhecido como Acumulador de Chumbo ou VRLA (do ingls, Valve-Regulated Lead-Acid Batteries), mesmo tipo usado em automveis.
Figura 1.4 - Carregamento de Bateria em dois estgios. Fonte: (Luo, et al., 2006).
Visto a importncia deste componente, muita pesquisa feita sobre ele, como exemplo, o uso de transformadores para diminuio do link CC, conseqentemente, minimizando o banco de baterias; ou, ainda, o uso de conversores Buck-Boost para obteno de recarga e descarga mais eficiente (Luo, et al., 2006), permitindo que o processo de carregamento seja feito ora com corrente contnua ora com tenso contnua, aumentando a vida til da bateria e diminuindo o tempo de recarga (Figura 1.4).
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Retificador O objetivo de um conversor CA/CC em um sistema UPS produzir a tenso CC com qualidade suficiente para garantir o funcionamento correto do inversor CC/CA do estgio de sada. Os retificadores podem ser classificados em duas categorias: com diodos e controlados. Os retificadores trifsicos em ponte com diodos no podem ser controlados e so retificadores de onda completa. Eles podem operar com ou sem transformador e do uma ondulao de 6 pulsos na sada, para encontrar o equacionamento deste circuito, consultar (Rashid, 1999), captulo 3.
Figura 1.5 - Retificador trifsico em Ponte com diodos. Fonte: (Rashid, 1999).
Os retificadores com diodos no podem variar o nvel CC de sada, mas eles so mais baratos pois no so usados elementos de chaveamento controlado, para atingir um nvel CC de acordo com a UPS comum a aplicao de reguladores CC/CC, como os conversores Buck ou Boost, para maiores detalhes sobre estes circuitos, consultar (Mohan, et al., 1995), captulo 7. Retificadores controlados usam tiristores, MOSFETs ou IGBTs como elementos de chaveamento. Nas figuras a seguir a apresentado um retificador semi-controlado e controlado, respectivamente. Esses elementos de chaveamento possuem um ngulo de disparo que pode ser controlado, tornando possvel a alterao do nvel CC de sada. As formas de onda e as equaes que determinam a tenso e a corrente para os circuitos das Figura 1.6 e Figura 1.7 podem ser encontradas no captulo 5 de (Rashid, 1999).
Figura 1.6 - Retificar trifsico controlado em meia ponte. Fonte: (Rashid, 1999).
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Figura 1.7 - Retificador trifsico controlado em ponte completa. Fonte: (Rashid, 1999).
Inversor Existem dois tipos de inversores monofsicos: o inversor de meia ponte e o, de ponte completa. O circuito de um inversor meia-ponte pode ser visto na Figura 1.8. O link CC composto por dois capacitores, conectados em srie, e por duas chaves, tambm em srie. A entrada CC igualmente dividida entre os capacitores assim com a chave S1 ligada, a tenso aplicada sobre a carga de carga de , e quando ocorre a comutao entre as chaves (S2 est ligada), a tenso aplicada na .
As vantagens desta configurao so o baixo nmero de chaves e um controle simples. Porm, ela sofre com uma utilizao pouco eficiente da entrada CC, e somente o controle PWM bipolar pode ser aplicado. Por causa das desvantagens citadas acima, o uso de inversor meia-ponte fica mais restrito s aplicaes de baixa potncia. Sendo usado o inversor de ponte completa (Figura 1.9) para mdia e alta potncia.
C1
S1
VCC
Carga
C2
S2
Figura 1.8 - Inversor Mofsico Meia Ponte.
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S1
S3
VCC
Carga
S2
S4
Figura 1.9 - Inversor Mofsico de Ponte Completa.
O inversor de ponte completa consiste de um capacitor mais 4 chaves conectadas em srie dois a dois. Pelo chaveamento, a tenso aplicada na carga pode assumir , e 0. Quando as chaves S1 e S4 esto ligadas, com S3 e S2 abertas, a carga recebe , quando S3 e S2 esto ligadas com S1 e S4, abertas, a carga recebe . E por fim, caso o conjunto S1 e S3 ligado e, S2 e S4, fechado, ou vice-versa, a tenso ficar nula sobre a carga. Em aplicaes como o acionamento de motores CA e sistemas com UPS, inversores trifsicos so usados para alimentar cargas trifsicas. possvel alimentar uma carga trifsica com o uso de 1 inversor monofsico para cada fase, onde cada um gera uma tenso defasada de 120 uma da outra. Embora essa configurao possua suas vantagens, necessrio o uso de um transformador de sada trifsico ou cada fase fica alimentada separadamente, o que muita vezes invivel. E ainda, devem ser usadas pelo menos 12 chaves. O circuito de inversor trifsico mais utilizado consiste de 3 ramos, um para cada fase assim como mostrado na figura abaixo. Cada ramo deste inversor equivalente ao inversor monofsico de meia ponte mostrado acima. Logo, a tenso de sada depende somente do nvel CC de entrada, no importando o tipo de carga acoplada a ela (captulo 8, (Mohan, et al., 1995)). Em um sistema real, deve ser considerado o tempo morto para garantir que o chaveamento no coloque o circuito em curto, destruindo as chaves.
C1
S1
S3
S5
VCC
C2
S2
S4
S6
Figura 1.10 - Inversor Trifsico com 3 ramos.
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Note que a quantidade de elementos de chaveamento (3, 6, 12, ...) vai aumentando a flexibilidade do conversor, e proporcionalmente seu custo tambm aumenta, assim, h uma tendncia para o menor uso de elementos de chaveamento tanto no retificador como no inversor. Para tanto, os efeitos das desvantagens citadas dos conversores com poucas chaves devem ser compensadas, algumas propostas so sugeridas em (Fuentes, et al., 2000) e (Hirachi, et al., 1995). PWM O sinal de sada ser senoidal com o chaveamento correto das chaves dos inversores, a ordem em que as chaves so acionadas se d atravs da tcnica de Modulao por Largura de Pulso, tambm chamada de PWM (do ingls, Pulse-width Modulation). Abaixo so mostrados os esquemas das variaes de PWM mais utilizadas, considerando o inversor monofsico de ponte completa mostrado na Figura 1.9 (Emadi, et al., 2005). O PWM Bipolar pode ser entendido com a Figura 1.11, onde existe um sinal de controle, Vcontrol, comparado com a onda triangular Vtri que oscila na freqncia de chaveamento, fs. A tenso de sada no inversor de ponte completa obedecer as seguintes regras.
e e ,
(1.1) (1.2)
Figura 1.11 - Tcnica de PWM Bipolar.
O PWM Unipolar pode ser entendido com a Figura 1.12, onde existem dois sinais de controle, Vcontrol e o seu inverso, comparados com a onda triangular Vtri que oscila na freqncia de chaveamento, fs. A tenso de sada no inversor de ponte completa obedecer s seguintes regras.
e e e e
(1.3) (1.4) (1.5) (1.6)
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Figura 1.12 - Tcnica de PWM Unipolar.
Finalizando a seo dos componentes da UPS, deve-se estar ciente que outros elementos podem estar integrando a UPS, como circuitos de supresso de surtos, filtros passivos para a compensao de harmnicos. Eles devero ser definidos de acordo com a estratgia de compensao aplicada no sistema com UPS. 1.1.3. Tcnicas de identificao de referncias Assim como tcnicas de controle devem ser implementadas em um sistema como a UPS com o intuito de garantir qualidade da tenso fornecida carga, tambm necessrio o uso de algoritmos capazes de identificar a componente fundamental da rede para que esta seja a referncia da malha de controle e, ainda, essa referncia deve estar sincronizada com a rede, pois, caso seja necessrio trabalhar no modo Bypass (a UPS desligada, carga direto na rede), a transio dos modos de operao no prejudique o funcionamento da carga. Em (Pdua, et al., 2007), pode-se encontrar a comparao e anlise de trs algoritmos de sincronismo, PLL (do ingls, Phase-Locked Loop), filtro de Kalman, e RDFT (do ingls, Recursive Discrete Fourier Transform). Como o presente trabalho est interessado em sistemas trifsicos, apenas os dois primeiros apresentam modelos que futuramente podero ser utilizados.
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PLL-3 O modelo proposto na figura abaixo mostra o controle de um PLL trifsico. O sinal de tenso que pode ser considerado como um vetor amostrado e o algoritmo PLL gera um sinal ortogonal u, sendo que o produto escalar destes vetores ser a realimentao da malha de controle. Para o sistema trifsico, tem-se a mesma funo de transferncia de malha fechada, logo, os ganhos do controlador PI podem ser obtidos atravs das equaes. , (1.7)
Outro ponto interessante que o sinal ortogonal u senoidal e balanceado isso implica que o produto escalar mencionado pode ser simplificado por (1.8) que determina o uso s de apenas dois sensores em aplicaes prticas. Uma caracterstica importante da PLL-3 que mesmo com a queda do sinal de entrada, ela consegue manter o seu comportamento de rastreamento.
Figura 1.13 - Diagrama de blocos de um PLL-3. Fonte: (Pdua, et al., 2007).
Observe que este modelo s fornece a freqncia fundamental e o ngulo de fase, logo outra malha deve ser usada para determinar a amplitude da fundamental, atravs de um detector de amplitude ou detector de seqncia positiva. Filtro de Kalman Considerando o sistema de variveis de estado , onde: k o passo do clculo; xk o vetor de estado nx1 do passo k; yk o vetor mx1 medido no passo k; (1.9)
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A uma matriz quadrada nxn que modela o sistema aplicado; B uma matriz nxm que relaciona o sinal medido com as variveis de estado; wk representa o rudo de processo; zk representa o rudo de medio. Considerando o sistema como um processo estocstico, aps algumas manipulaes matemticas chega-se que o filtro de Kalman pode ser representado pela figura a seguir, podendo ser dividido em duas partes: uma de predio e outra de correo. Definindo: Q a covarincia de rudo de processo; R a covarincia de rudo de medio; o erro estimado inicial; o erro estimado final; Pk a covarincia do erro estimado final; Kk o ganho de Kalman.
Figura 1.14 - Algoritmo do Filtro de Kalman. Fonte: (Pdua, et al., 2007).
Um sistema trifsico pode ser representado pelo sistema abaixo . Com, a matriz A representando o sistema trifsico fundamental dado por (1.10)
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O ngulo instantneo de fase dado pela equao (1.11) E a freqncia fundamental determinada com o perodo entre as passagens por zero do ngulo . Em caso de amplitudes desbalanceadas, mas com entradas simtricas, o filtro de Kalman oferece a vantagem do clculo da amplitude de seqncia positiva. (1.12)
1.1.4. Tcnicas de Controle O desempenho de uma UPS definido por uma srie de caractersticas como capacidade de regulao de tenso, nvel de DHT, impedncia de sada, tempo de resposta a transientes e a operao com cargas no lineares. Uma das maneiras mais simples de compensar harmnicas seria elevar a freqncia de chaveamento do inversor e usando um filtro passa baixa na sada resulta em uma sada praticamente senoidal. No entanto, o aumento de implica queda de potncia transmitida, logo para as aplicaes de alta potncia, esse mtodo invivel. Um dos objetivos de um controle eficiente para UPS fazer com que o filtro LC de sada tenha a menor impedncia possvel o que garantir, que mesmo na presena de cargas no lineares, uma baixa DHT (Buso, et al., 2006). Assim, o controle do inversor uma rea onde muitas pesquisas so realizadas, propondo melhorias e novos esquemas para controle com realimentao. Dentre estas estratgias, o controle com mltiplas realimentaes vem se destacando devido a sua fcil implementao e excelente resposta transientes (Vendrusculo, et al., 2005) e (Loh, et al., 2005). Neste controle h malhas externas e internas com feedback e/ou feedfoward, com grandes variaes sobre quais variveis controladoras escolher (corrente no capacitor ou no indutor). Na referncia (Loh, et al., 2005), encontra-se uma anlise comparativa sobre qual corrente usar, ou ainda em (Escobar, et al., 2007), mostrado um controle eficiente para cargas desbalanceadas e no lineares com um uso de ambas correntes no controle. Em (Loh, et al., 2005), proposto o seguinte diagrama de controle para uma UPS trifsica. Note que as linhas tracejadas representam as grandezas que sero amostradas e quantizadas para fechar a malha do controlador, enquanto que as linhas contnuas representam as grandezas fsicas, ou seja, o modelo matemtico da UPS.
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Como foi sugerido em (Loh, et al., 2005), o controlador da Figura 1.15 para um sistema monofsico pode ser detalhado como apresentado na Figura 1.16, onde a varivel da malha de controle interna a corrente sobre o capacitor, o conversor modelado como somente um ganho seguido de uma malha fechada com compensador PID e uma ltima externa onde comparada uma tenso de referncia com a tenso de sada sobre o capacitor, usando um controlador P+ressonante.
Figura 1.15 - (a) Estgio de sada de uma UPS trifsica (b) Diagrama de blocos do controle desse estgio. Fonte: (Loh, et al., 2005).
KVO
KFW
V*O
P + Ressonante
I*C PID(s)
Vi
1 sLF
IF
IC
1 sCF
Vo
KPWM
RF
IL
KIC
Figura 1.16 - Diagrama de Controle detalhado de uma fase da UPS. Fonte: (Negreti, 2008).
Outra soluo alternativa que apresenta excelentes resultados para UPS trifsicas apresentada em (Chen, et al., 2000), a estrutura do sistema proposta apresentada na Figura 1.17. Com o intuito de diminuir a quantidade de sensores no sistema, pois eles aumentam o custo e
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necessitam de boa calibrao, foi projetado um observador de estados com o intuito de medir a corrente na carga e um estimador das tenses atravs de potncia instantnea. Um filtro LC adicionado na sada do inversor para reduzir as harmnicas geradas pelo ltimo. sugerida a aplicao de uma transformao , pois, em regime estacionrio, todas as variveis d-q ficam constantes em um inversor trifsico balanceado, logo o controle sai de um sistema AC para um DC dinmico.
Figura 1.17 - Estgio de sada e Estrutura de Controle da UPS trifsica. Fonte: (Chen, et al., 2000).
O conjunto PWM+inversor ento considerado um sistema no-linear. Portanto, a estratgia de controle adotada aqui o uso da linearizao entrada-sada com malhas fechadas com compensadores PI para as variveis d-q (Figura 1.18).
Figura 1.18 - Controle no-linear para a UPS trifsica. Fonte: (Chen, et al., 2000).
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1.2. Organizao do Trabalho

Este Captulo 1 apresentou os objetivos e a justificativa para o desenvolvimento deste trabalho, bem como uma breve introduo s Fontes Ininterruptas de Energia, mostrando as principais partes que a compem e as tcnicas necessrias para o seu desenvolvimento. O Captulo 2 traz diversas topologias de inversores trifsicos. Uma vez adotada uma das topologias descritas, os passos necessrios para o dimensionamento dos componentes do estgio de sada de uma UPS monofsica sero detalhados. O Captulo 3 introduz duas variaes da metodologia para o controle da tenso de sada desta UPS, conhecida como Controle Multi-loop, trazendo todo o equacionamento das funes de transferncia e sua posterior anlise atravs da resposta em freqncia. O Captulo 4 mostra a implementao do algoritmo de identificao do sinal de referncia PLL usando o ambiente de simulao PSIM. Tanto o PLL monofsico e o PLL trifsico sero desenvolvidos e testados em uma DLL, sendo responsveis por gerar a tenso de referncia para a UPS. No Captulo 5, todo o estgio de sada ser simulado no PSIM. Primeiramente, considerando uma das fases, podendo analisar o comportamento do controle tanto em regime permanente e seu transitrio durante variaes da carga que alimentada pela UPS. No Captulo 6, pode-se acompanhar a descrio do desenvolvimento do experimento. Para montagem em bancada, o estgio de sada ser implementado com uma potncia menor. E ainda, os resultados experimentais do projeto sero apresentados e discutidos. Por fim, o Captulo 7 apresenta as concluses gerais deste trabalho, no que diz respeito aos temas abordados durante o trabalho e apresenta possveis sugestes para trabalhos futuros que possam dar continuidade a esta pesquisa.
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CAPTULO 2
2. Dimensionamento dos Componentes da UPS
Este captulo apresentar a teoria e o desenvolvimento necessrio para se determinar os componentes eletrnicos do sistema ininterrupto de fornecimento de energia. Pode-se separar o estgio de sada de uma UPS em trs componentes, o capacitor do link CC, o inversor e o filtro de sada, como descrito na figura abaixo.
Estgio de Entrada
Capacitor do Link DC
Inversor Trifsico
Filtro de Sada
Carga
Figura 2.1 - Diagrama de Blocos de uma UPS Trifsica.
O primeiro item que deve ser definido o tipo de inversor que ser utilizado, pois a topologia escolhida determinar a complexidade e o tipo de controle, e ainda tem influncia no custo do sistema e no rudo eletromagntico gerado. Outros fatores que devem ser observados so o tipo de carga que ser alimentada pela UPS e os componentes passivos do sistema (banco de capacitor, filtro LC, e transformador de acoplamento).
2.1. Topologia de Inversores Trifsicos

Em (Pittorino, et al., 1997), foram avaliadas as seguintes topologias, pois elas apresentam alguma vantagem quando aplicadas em alimentao de cargas no-lineares:
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2.1.1. Conversor Trifsico para 4 Fios com Elo CC Dividido Neste Inversor Trifsico com 3 pernas (Figura 2.2), o banco de capacitores dividido ao meio, sendo este ponto o neutro de cada fase. Fornecendo um caminho para a corrente do neutro, as fases so desacopladas e o controle PWM pode ser feito individualmente para corrente.
VCC
2
A
Carga
B C
VCC
Figura 2.2 Conversor Trifsico para 4 fios com elo CC dividido.
A grande desvantagem deste inversor que a corrente do neutro vai para o banco de capacitores do elo CC, fazendo que a tenso do barramento CC fique proporcional a essa corrente, assim, o banco de capacitores deve ser muito bem dimensionado para que o ripple na tenso CC no seja demasiado grande. E esta corrente faz com que a tenso no seja igualmente distribuda entre os capacitores, ou seja, em caso de uma carga no linear, a corrente gerada no ciclo positivo pode ser diferente do ciclo negativo, desbalanceando o banco de capacitores. Observou-se ainda que os limites de tenso, aplicados sada, so . Isso implica no
aumento da tenso para chegar mesma sada que os outros tipos de inversores descritos abaixo conseguem fornecer. Com isso, a soma desta tenso ao ripple dos capacitores pode ser maior que as tenses limite dos capacitores, diminuindo o ciclo de vida desses capacitores.
2.1.2. Trs Pontes Completas Monofsicas (Ponte H) A topologia composta por 3 pontes completas monofsicas, tambm conhecidas por pontes H, apresentada na Figura 2.3. Esta configurao uma das melhores maneiras para se trabalhar com cargas desbalanceadas, j que a ponte completa desacopla inteiramente as fases. Porm este conversor exige o uso de trs transformadores monofsicos ou um transformador trifsico com acesso individual para cada enrolamento. As pontes H conseguem um rendimento maior da tenso de entrada, tendo como limite , quando comparadas ao conversor do item anterior. Outro ponto positivo desta topologia que o controle de cada fase pode ser tomado como um inversor monofsico. Por outro lado, a grande dificuldade deste conversor o custo, pois so necessrios 6 braos de inversores (12 chaves).
[18]
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VCC
Carga
Carga
Carga
Figura 2.3 - Inversor composto por 3 pontes H.
2.1.3. Neutro Chaveado Neste inversor, existe um brao para controlar o neutro, desacoplado do resto das fases. Esta topologia ideal para o uso do controlador a base de Espao de Vetores. Ele trabalha com toda a tenso fornecida no barramento CC, assim como o conversor com 3 pontes H, logo uma soluo mais vivel economicamente, devido ao nmero de elementos comutadores. Porm, o controle de Espao de Vetores muito complexo e de difcil aplicao.
VCC
B C
Carga
Figura 2.4 - Inversor com Neutro Chaveado.
2.1.4. Ponto Central dos Capacitores Chaveado Esta topologia muito semelhante a do conversor trifsico para 4 fios com elo CC dividido, mas aqui foi adicionado mais um brao para garantir um caminho de retorno da corrente do neutro. Com isso, o tamanho do banco de capacitores diminui consideravelmente em relao ao descrito no item 2.1.1.
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VCC
2
A
Carga
B C
VCC
Figura 2.5 - Inversor com ponto central dos Capacitores Chaveado.
O quarto brao possui um controle independente dos controles das fases e ainda no precisa ser dimensionado para chavear toda a corrente do neutro j que o barramento CC consegue absorver uma parcela dessa corrente. Esta topologia consegue melhorar o problema dos capacitores do elo CC em relao ao conversor trifsico para 4 fios. No entanto, ainda continua com o mesmo chaveamento do barramento CC do conversor do item 1.1.1. ( ), assim, a tenso CC tem que ser elevada para garantir a mesma sada de um inversor com 3 pontes H, por exemplo. Aps o estudo destes conversores, foi escolhido o inversor composto por 3 pontes H para ser implementado neste trabalho, pois ele apresenta um bom aproveitamento do barramento CC com desacoplamento entre fases, permitindo que cada fase seja controlada individualmente.
2.2. Cargas para ensaio

Para determinao dos componentes do sistema, deve se conhecer a corrente mxima que a UPS deve trabalhar. Portanto, a corrente deve ser estimada atravs das cargas que sero utilizadas nas fases de projeto. Sero feitos testes tanto com cargas lineares quanto com no-lineares, e sabido que o caso crtico para a fonte a carga no-linear. De Acordo com a norma (IEC62040-3, 1999), a carga no linear, aplicada a testes de Fontes ininterruptas de energia, deve estar de acordo com a Figura 2.6.
INL
Vs
Rs
CL
RL
VCL
Figura 2.6 - Carga No-linear para teste dinmico de UPS.
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Deve ser considerado que o resistor consome 66% da potncia nominal, o resistor consome apenas 4%, e o ripple de tenso deve ser menor que 5%. Com isso e mais o fato de que a mdia de dada por, segundo (IEC62040-3, 1999): (2.1) Chegam-se os seguintes valores para os componentes desta carga: (2.2)
(2.3)
(2.4) Onde, a tenso de sada da rede, a potncia nominal da rede, fundamental de sada da rede, e a tenso retificada. a freqncia
Foi definido que a UPS fornecer como tenso de fase , mas a carga poder ser alimentada tanto por pela tenso de linha como por , logo as cargas sero dimensionadas para os dois casos. Sendo que a freqncia adotada como fundamental . Agora para definir as cargas monofsicas, resta definir a potncia nominal que ser entregue por cada fase. Foi definido no projeto deste trabalho que a UPS trifsica teria 10 kVA de potncia para simulao, e 1 kVA na implementao do prottipo. Assim, a carga monofsica de simulao deve ter 3,33 kVA e a carga para o prottipo deve ter 333 VA, que ligadas nas 3 fases resultam na potncia do projeto. As equaes (2.2) a (2.4) preenchem a Tabela 2.1, sabendo que a tenso de sada da UPS , para ligar a carga em delta (fase + fase), e ainda , para ligar a carga em estrela (fase + neutro).
Tabela 2.1 - Componentes da Carga No-linear de Teste.
Simulao Delta Valores Comerciais Estrela Valores Comerciais Delta
Prottipo Valores Comerciais Estrela Valores Comerciais
(paralelo)
(srie)
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2.3. Corrente Drenada pela Carga No Linear

Definida a carga no-linear, pode-se aproximar a forma da corrente drenada por essa em funes lineares por partes (Michels, 2006), que possui um pulso retangular em cada semi-ciclo da tenso de sada (Figura 2.7), ou melhor, aproximar com um pulso senoidal em cada semi-ciclo (Figura 2.7), chegando equao (2.5).
Is INL INL Is
ta
tb
T1/2
tc
td
T1/2
a) Pulso Retangular
b) Pulso Senoidal
Figura 2.7 - Aproximaes para a corrente drenada pela carga no-linear.
(2.5) Considerando inicialmente o pulso retangular, pode-se dizer que a sua amplitude dada por: (2.6) Onde o fator de crista da carga no-linear, e tenso nominal da sada da UPS. e so, respectivamente, a potncia e a
A largura deste pulso uma funo da energia consumida durante um ciclo. Este intervalo de tempo pode ser obtido por: (2.7) Onde um fator que relaciona a potncia da carga com a potncia nominal de sada, um fator de forma para compensar o fato de a corrente no ser constante durante todo o ciclo e o perodo da tenso de referncia. Substituindo (2.6) em (2.7), chega-se: (2.8) Como se trata de um pulso retangular, fica evidente que a rea de cada semi-ciclo ser: (2.9) Agora, pode-se melhorar a aproximao da corrente usando o pulso senoidal (Figura 2.7b), considerando que este pulso seja um semi-ciclo completo de uma senode com amplitude e freqncia angular , a rea deste pulso ser dada por:
[22]
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(2.10)
A freqncia angular pode ser encontrada considerando que as reas portanto igualando (2.9) e (2.10), tem-se:
so iguais,
(2.11) Para terminar a anlise, necessrio determinar os instantes expressos por: e , que podem ser
(2.12) (2.13) Onde o perodo de conduo de um semi-ciclo da Figura 2.7b, dado por: (2.14) E um fator que indicar o deslocamento do pulso senoidal em relao ao centro do semi-ciclo estudado. A determinao deste fator encontrada pela a aproximao da tenso no capacitor do retificador por uma reta decrescente, que recarregada somente nos picos da senide, (Figura 2.8).
Vs(t): Vermelho, Vcl(t): Azul, Vcl Mdio: Verde
Vclmax Vcl
(V)
te t (s)
tf
T1/2
Figura 2.8 - Aproximao da tenso sobre o capacitor CL.
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de
Na Figura 2.8, est defasado em relao Figura 2.7b somente para facilitar o clculo que encontrado a partir da seguinte igualdade. , para Onde: (2.16) (2.15)
(2.17) Em (2.17), e so dados por: (2.18) (2.19) A equao (2.15) no possui soluo analtica, assim ela ser resolvida em duas partes, quando , corresponde a e ,e obtido para .
Obtidos os instantes da senide:
, chega-se ao valor de deslocamento do pulso com relao ao pico
(2.20)
Agora, fazendo os clculos para as quatro cargas projetadas (Simulao e Prottipo), considerando fator de crista da carga , o fator de forma e o fator que relaciona a potncia da carga com a da sada , tem-se.
Tabela 2.2 - Correntes geradas pela carga no-linear de teste.
Simulao Delta Estrela
Prottipo Delta Estrela
2.4. Corrente de Limitao das Chaves do Inversor

A partir do caso crtico de corrente (carga no-linear em estrela) pode-se chegar corrente mnima que as chaves do inversor devem possuir, ou seja, deve-se garantir que estes interruptores consigam trabalhar com uma corrente suficiente para agentar o degrau de uma carga no-linear, porm, no conveniente que esta corrente seja superdimensionada, o que leva a chaves e
[24]
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indutores de sada maiores (mais custo no projeto). Assim, de acordo com (Michels, 2006), foi definido um fator de segurana para a corrente-limite nos interruptores, resultando em: (2.21) Portanto, a corrente de limitao das chaves usadas no inversor do estgio de sada da UPS deve ser , para que as condies descritas acima sejam satisfeitas.
Tabela 2.3 - Correntes de limitao dos interruptores do inversor.
Simulao
Prottipo
2.5. Capacitor do Barramento CC

Em (Michels, 2006), foi descrito uma metodologia para a determinao da capacitncia que deve ser inserida no barramento CC. Este capacitor do barramento CC deve assegurar que a tenso CC no sofra grandes variaes, mesmo com o chaveamento de cargas, para que a UPS projetada esteja dentro da classificao desejada, descrita em (IEC62040-3, 1999). A capacitncia pode ser encontrada atravs do balano de energia durante o degrau de carga. Assim, adota-se o pior caso, onde a UPS alimenta uma pequena carga no-linear e inserido outra carga no instante onde a tenso de sada tem o seu valor mximo, e o capacitor do elo CC est descarregado. Para o desenvolvimento deste clculo, as seguintes preposies foram assumidas de acordo com (Michels, 2006): O afundamento de tenso no capacitor O capacitor tem RMS da sada do inversor), no instante tem durao de ; ; (tenso
(tenso nominal do barramento CC) no instante inicial e
O capacitor carregado at no instante final do afundamento; A corrente mxima do indutor de sada limitada por ; O resistor dissipa potncia proporcionalmente a corrente ; O resistor dissipa potncia proporcionalmente a tenso ; O estgio de entrada desta UPS composto por um Retificador com correo de fator de potncia (PFC), que alimenta o barramento CC. Assim, no perodo entrada, esse retificador fornece a agir no perodo corrente , veja Figura 2.9. uma corrente aps o degrau de , sendo que o seu controle passa a
compensando a queda de tenso no barramento, fornecendo uma
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Iin2
Iin (t)(A)
Iin1
Epfc2 Epfc1
0 T1/4 t (s) 3T1/4
Figura 2.9 - Corrente fornecida para o barramento CC durante o degrau de carga.
O Balanceamento de energia deste intervalo estudado pode ser descrito com a seguinte equao: (2.22) Onde e respectivamente, e armazenada por , e so as energias do capacitor no instante final e inicial, so as energias fornecidas pelo retificador com PFC, a energia so as energias dissipadas por e , respectivamente.
As energias fornecidas pelo retificador so definidas pelas seguintes integrais, observe que os limites das integrais foram obtidos a partir da Figura 2.9, (2.23)
(2.24) As correntes necessrias para determinar essas integrais so: (2.25) Onde a proporo entre a potncia consumida pela carga antes do degrau e a potncia consumida depois do degrau de carga ( ). Logo, (2.26) As solues de (2.23) e (2.24) resultam nas energias do retificador com PFC:
[26]
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(2.27)
(2.28) A energia do capacitor obtida diretamente a partir de: (2.29) Onde se: (2.30) Para encontrar a energia dissipada pelos resistores da carga no-linear, deve-se ter em mente que eles so proporcionais a tenso sobre o capacitor e a corrente sobre drenada pela carga. Para simplificar os clculos, foi considerado que o carregamento do capacitor linear e dura o perodo de , como indicado na Figura 2.10. a tenso sobre este capacitor aps ele ser carregado. Com a equao (2.1), tem-
Vcl(t) (V): Azul, Il(t) (A): Vermelho
Vcl
ILim
T1/4 t (s)
3T1/4
Figura 2.10 - Tenso sobre o Capacitor
e corrente da carga durante o degrau de carga.
A energia dissipada pelo resistor
dada pela equao: (2.31)
Observando a Figura 2.10, pode-se afirmar que a tenso do capacitor equao de reta:
a seguinte
(2.32)
[27]
Unesp - Sorocaba Resolvendo a equao (2.31), tem-se:
(2.33) J a energia dissipada pelo resistor dada pela equao: (2.34) Observando a Figura 2.10, pode-se afirmar que a corrente drenada pela carga constante e limitada pela corrente mxima que os interruptores do inversor trabalham, para considerar possveis variaes durante este perodo, adota-se. (2.35) Resolvendo a equao (2.34), tem-se: (2.36) Por fim, devem-se encontrar as energias do capacitor no instante inicial e final do degrau de carga. As consideraes iniciais deste clculo j dizem que a tenso inicial sobre este capacitor e, no instante final, . Portanto, as energias so definidas como: (2.37) (2.38) Por fim, substituindo as equaes (2.37), (2.38) em (2.22), chega-se na estimao para a capacitncia do barramento CC. (2.39) Aps os clculos acima, foi estimada a capacitncia do barramento CC para as duas potncias de projeto, sendo que foram adotados como parmetros de projeto, , e a tenso nominal do barramento CC como tanto para a potncia de 333 VA quanto para a potncia de 3,33 kVA, isso porque, monofasicamente, cada uma das pontes trabalhar com e toma-se como base a corrente da carga calculada em estrela (Tabela 2.4).
[28]

Tabela 2.4 - Capacitor do barramento CC.
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Simulao Estrela Valores Comerciais (paralelo)
Prottipo Estrela Valores Comerciais
2.6. Filtro LC de sada

Um mtodo eficiente para a determinao do filtro de sada de um inversor senoidal com ponte H pode ser encontrado em (Negreti, 2008). Primeiramente, define-se que ser usado um transformador monofsico sem saturao com relao de espiras do primrio para o secundrio de 1:1. Assumindo que a queda de tenso mxima provocada pelo indutor do filtro de sada deva ter 10% da tenso nominal de sada , a tenso que o inversor deve ser: (2.40) Na seo 2.3, foi encontrada a forma de onda da corrente gerada pela carga no-linear e agora se faz necessrio determinar o valor eficaz desta corrente, que pode ser determinado por: (2.41) Resolvendo a equao (2.41), chega-se na seguinte expresso: (2.42) Assim, pode-se verificar que a impedncia base do filtro dada por: (2.43) Sabendo que a mxima queda de tenso do filtro causada pela reatncia do indutor e que no pode ultrapassar 10% do valor de tenso nominal, e ainda, deve ser considerado que a corrente mxima que o capacitor possa drenar 10% do valor de base, chega-se nas seguintes equaes para as reatncias do filtro LC de sada. (2.44) (2.45) Considerando uma freqncia para a fundamental, tem-se:
[29]
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(2.46)
(2.47) Note que os valores encontrados por (2.46) e (2.47) so determinados considerando os extremos dos parmetros de projeto (10% de queda de tenso no indutor e 10% da corrente nominal drenada pelo capacitor), assim, (2.46) o valor mximo do capacitor e (2.47) o valor mnimo do indutor. Aqui ser adotado o valor de como base para o filtro, assim, definido uma freqncia de , pode-se encontrar o capacitor para sintonizar este filtro atravs da equao (2.48). (2.48) Por fim, a resistncia presente no indutor no pode ser desprezada, e, neste modelo, ela ter 10% da reatncia do indutor dada por (2.44). (2.49) Assim, trabalhando com uma freqncia fundamental de 60 Hz e com uma freqncia de corte do filtro de sada igual a 600 Hz, aps os devidos clculos, chega-se aos filtros indicados na Tabela 2.5.
Tabela 2.5 - Componentes do filtro LC de sada.
corte
Simulao Filtro Calculado Valores Comerciais
Prottipo Filtro Calculado Valores Comerciais
Como a UPS deve fornecer somente a tenso fundamental, seria o ideal fixar a freqncia de corte em 100 Hz, por exemplo. No entanto, observou-se que a freqncia de corte de 600 Hz faz com que o capacitor fique no mximo valor permitido (determinado por (2.46)), assim, no permitido usar freqncias de corte menores que 600 Hz.
2.7. Transdutores
O controle desta UPS ser realizado por um DSP (do ingls, Digital Signal Processor), e foi adotado trabalhar com as variveis internas em p.u., ou seja, os sinais de corrente ou de tenso dentro do DSP tero range de . Portanto se faz necessrio o uso de transdutores que transformem as grandezas medidas para essa escala, logo eles devem possuir um ganho igual a [30] Luis Otvio de Pdua Filho
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(2.50) importante dizer que aqui foram adicionados 20% do mximo da varivel medida no clculo do ganho dos sensores, isso porque, picos de corrente ou tenso podem ocorrer durante os transitrios de carga ou durante a inicializao da UPS e importante que os sinais no cheguem ao controle com valor maior que 1. No prximo captulo, as variveis de controle sero discutidas com mais detalhes, mas, de modo geral, as principais grandezas medidas sero: a tenso de sada do filtro LC, a corrente sobre o capacitor, a corrente sobre o indutor desse filtro e a corrente da carga.
Tabela 2.6 - Especificao dos transdutores usados no controle da UPS.
Simulao
Prottipo
[31]
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CAPTULO 3
3. Projeto dos Controladores do Estgio de Sada
Como foi visto no captulo anterior, o estgio de sada de uma UPS composto por um inversor que converte uma tenso CC para uma CA, que deve ter amplitude e freqncia to constante quanto possvel para atender os parmetros de desempenho transitrio e de regime que os rgos regulamentrios exigem para esse tipo de equipamento. A maioria dos inversores usa algum tipo de controle em malha fechada para que a sua sada seja a mais robusta possvel, suportando cargas no-lineares e/ou variaes de carga. Um controle em malha fechada eficiente tambm permite o projeto do filtro LC de sada menor, assim, resultando em uma reduo de custos. O inversor deste projeto tem sinal de controle PWM (pulse width modulation), e essa tcnica possui diferentes tcnicas de modulao como a senoidal, a com vetores de espao ou a de histerese (Yu, et al., 1997), sendo que cada uma dessas tcnicas requer uma estratgia de controle diferente. A modulao com vetores de espao vem apresentando bons resultados como podem ser vistos em (Zhang, et al., 1997), (Chen, et al., 2000), mas o seu uso requer muito desenvolvimento matemtico e trabalho computacional. J o SPWM (do ingls, Sinusoidal Pulse Width Modulation) uma tcnica bastante difundida e apresenta uma sada do inversor bastante eficiente na alimentao de cargas lineares. Aqui o controlador tem a funo de gerar uma funo senoidal de referncia que ser comparada com uma onda triangular definindo os instantes e a ordem do chaveamento dos IGBTs do inversor. Mas o SPWM no consegue garantir baixo nvel de distoro harmnica para cargas no lineares. Para que esta falha seja compensada, pode-se citar alguns tipos de controles para o inversor a SPWM: - controle de ao preditiva (Cho, et al., 1999), (Yokoyama, et al., 2003): tambm conhecido como Deadbeat, tem como princpio o uso instantneo das entradas para atualizar as variveis de estado.
[32]
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Ele tem como caracterstica um timo desempenho transitrio, porm tem a tendncia de tornar o sistema instvel devido ao preditiva. - controle de ao repetitiva (Michels, 2006), (Kecun, et al., 2007): que tem como princpio de funcionamento a utilizao de informaes dos ciclos anteriores para melhorar o desempenho do instante corrente. A ao repetitiva tem bastante efeito sobre o sistema em regime, pois ela consegue diminuir a DHT (Distoro Harmnica Total) gerada por cargas cclicas no lineares. - controle com correo de harmnicas (Von Jouanne, et al., 1996): aqui tem uma malha fechada de tenso com um ou mais identificadores de harmnicas que so subtrados do erro de tenso, assim, no ser reproduzido pelo inversor. A grande dificuldade est no fato de este controlador exigir um identificador para cada harmnica a ser eliminada. Outra estratgia, bastante estudada (Abdel-Rahim, et al., 1996) e (Buso, et al., 2001) que comprovadamente apresenta bons resultados, a controle com mltiplas malhas tambm conhecido como controle multi-loop, na maioria das vezes, uma malha interna controlando corrente e outra externa controlando tenso. No controle multi-loop, tem-se a vantagem de poder usar mais de um tipo de controlador, ou seja, pode-se aplicar numa malha um controlador PID, e, na outra, um com ao preditiva, assim, tem-se um sistema de controle com maior flexibilidade. Em (Loh, et al., 2005), foi discutido o controle de um inversor monofsico multi-loop, sendo que o principal ponto de anlise qual a melhor corrente a ser controlada na malha interna, a corrente no indutor ou a corrente no capacitor do filtro de sada. O controle apresentado foi projetado com a ajuda das teorias clssicas de controle, assim, tem como vantagem a fcil implementao. Portanto, o controlador utilizado neste trabalho de graduao ter como referncia base o controle de (Loh, et al., 2005), onde se deve considerar as seguintes alteraes para o sistema trifsico aqui proposto: - como a topologia adotada usa trs pontes H para o inversor e considerando que usado um transformador de acoplamento com relao de 1:1, ou seja, a tenso de linha que chega a carga a mesma tenso sobre o capacitor do filtro de sada, tem-se uma independncia entre as fases, permitindo que o projeto dos controladores seja realizado monofasicamente. - o inversor que composto por elementos no-lineares ser considerado apenas como um ganho, isso porque ele possui na sua sada o filtro LC que no permite a passagem das harmnicas de alta freqncia geradas pelo inversor. Assim, o sistema pode ser projetado como monofsico, linear e invariante no tempo. Logo as teorias clssicas de controle sero aplicadas. Como foi sugerido em (Loh, et al., 2005), a malha externa de tenso ter como varivel medida a tenso sobre o capacitor do filtro de sada, e a malha interna de corrente ser estuda primeiramente com a corrente no capacitor e depois com a corrente no indutor do filtro de sada. Sendo que sero sintonizados um controlador PID na malha de corrente, um ganho de realimentao positiva e um controlador P+Ressonante (sintonizado na freqncia da fundamental) na malha de tenso.
[33]
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Sensores 1
Ponte H1
KIL
K IC
Filtro LC1
Rf Lf
KVO
Carga NL1
CH1
CH3
Rs
Cf
CL
RL
CH2
CH4
Sensores 2
Ponte H2
KIL
K IC
Filtro LC2
Rf Lf
KVO
Carga NL2
Barramento CC
CH1
CH3
Rs
C CC
Cf
CL
RL
CH2
CH4
Sensores 3
Ponte H3
KIL
K IC
Filtro LC3
Rf Lf
KVO
Carga NL3
CH1
CH3
Rs
Cf
CL
RL
CH2
CH4
Figura 3.1 Esquema geral do estgio de sada da UPS trifsica.
O inversor ser considerado como um ganho, que elevar um sinal de referncia em p.u. ( ), gerado pelo DSP, para um sinal que ter amplitude mxima igual a , sendo definido pela seguinte equao. (3.1)
[34]
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3.1. Malhas de controle com a corrente do capacitor

Aqui ser desenvolvida toda a matemtica necessria para determinar as funes de transferncias que controlam o sistema de uma fase da UPS representado pelo diagrama de blocos da Figura 3.2. Como este controle ser implementado atravs de um DSP, as variveis de controle sero medidas, e assim, os instrumentos sero considerados como ganhos ( , tenso e , corrente) para efeito de controle (os valores desses ganhos j foram discutidos no captulo 2). importante salientar, que as referncias tambm devem ser transformadas em p.u., para isso, os mesmos ganhos dos instrumentos so multiplicados nas entradas de referncia. No entanto, a Figura 3.2 no mostra um sistema MISO (Multiple Input Single Output), a malha de corrente interna a de tenso, o ramo que d origem a considerado apenas na anlise da resposta em freqncia da corrente do capacitor corrente de referncia, pois as deixa com a mesma unidade (Ampres). Duas funes de transferncias devem ser determinadas: a mais interna que relaciona a corrente do capacitor e a corrente de referncia do capacitor , e a mais externa, que relaciona a tenso de sada com a tenso de referncia da sada . Portanto, as malhas mais internas devem ser simplificadas at que se encontre as funes pedidas, e .
Comeando com a corrente sobre o indutor definida por:
, pela Figura 3.2, pode-se concluir que ela
(3.2) Onde a tenso sobre o indutor determinada pela diferena entre a tenso fornecida pelo inversor e as tenses de sada e a queda de tenso sobre a resistncia do indutor. Portanto, (3.3) O diagrama de blocos da Figura 3.2 ainda diz que: (3.4) (3.5) Substituindo (3.4) e (3.5) em (3.3), e seu resultado em (3.2), a relao entre a corrente no indutor , a tenso de referncia gerada pelo DSP e a corrente sobre o capacitor ficar determinada por: (3.6)
[35]
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Planta
Ic
1 sC f
1 sLf
IL
Vo
ILOAD
KPWM
KFWD
KVO
VREF
VINV
VL
Rf
KIC
Icref
PID
Controle no DSP
KVO
Figura 3.2 - Diagrama de Blocos do controle multi-loop com a corrente do capacitor de uma das fases da UPS.
[36]
Voref
Vo*
EVO
P+ Ressonante
Ic*
EIC
KIC
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Para simplificar os clculos, determinam-se as seguintes funes de transferncia intermedirias: (3.7) (3.8) (3.9) Logo, interna a corrente no capacitor . Mas, a varivel principal da malha , que tem a corrente da carga como uma perturbao. (3.10) Substituindo (3.6) em (3.10), tem-se (3.11) A partir deste ponto, o restante do controle passa pelo DSP, assim as variveis devem ser medidas, e os controladores sero tambm inseridos. O primeiro controlador o ganho feedforward , que entra no momento de gerar a tenso de referncia. (3.12) O erro entre a corrente no capacitor de referncia e a corrente no capacitor dado por: (3.13) A configurao clssica de PID foi utilizada no controlador aqui implementado, segundo (Ogata, 2003), a configurao clssica onde as trs parcelas (Proporcional, Integral e Derivativo) so somadas, chegando seguinte funo de transferncia. (3.14) Sendo que o ganho referente ao termo proporcional, integral, o ganho referente ao termo derivador. Substituindo (3.13) e (3.5) na equao (3.12), (3.15) Define-se ainda que: (3.16) o ganho referente ao termo
[37]
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Por fim, substituindo a equao (3.15) em (3.11), e lembrando que a corrente de referncia deve ter sua unidade convertida , chega-se na funo de transferncia da malha interna do controle multi-loop.
(3.17)
Fazendo as expanses, chega-se na funo de transferncia da corrente no capacitor em relao corrente de referncia e em relao corrente da carga. (3.18)
(3.19) Onde,
sada
Agora, falta encontrar a funo de transferncia da malha externa que relaciona a tenso de com a referncia e a corrente da carga .
Continuando a partir da equao (3.17) e do diagrama de blocos da Figura 3.2, tem-se que a corrente de referncia pode ser escrita por: (3.20) Onde a diferena entre a tenso de referncia com a tenso de sada medida com o ganho do instrumento ( ), ou seja, esse erro determinado por: (3.21)
[38]
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A funo de transferncia do controlador ressonante foi determinada assim como sugere (Negreti, 2008): (3.22) Sendo que o ganho referente ao termo proporcional, o ganho referente ao termo ressonante, determina a banda passante do termo ressonante, e a freqncia de ressonncia. Assim, com as devidas manipulaes matemticas, usando as equaes (3.21), (3.22) em (3.17), tem-se:
(3.23)
De acordo com a equao (3.5), referncia na unidade p.u., usando a relao
e resta ainda colocar a tenso de , portanto (3.23) fica:
(3.24)
Fazendo as expanses, chega-se na funo de transferncia da tenso de sada da UPS em relao tenso de sada de referncia e em relao corrente da carga. (3.25)
(3.26) Onde:
[39]
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3.2. Malhas de controle com a corrente do indutor

A outra abordagem que ser estudada o controle multi-loop com a varivel de controle da malha interna sendo a corrente do indutor. Com ela, o diagrama fica um pouco diferente do estudado no item 3.1, mas a teoria de compensao ser a mesma, com um ganho feedforward, um controlador PID na malha de corrente e um controlador P+Ressonante na malha de tenso. A Figura 3.3 mostra o novo diagrama de blocos. No controle da Figura 3.3, a corrente do indutor do filtro de sada passa ser a varivel de controle da malha interna. Assim, deve-se desenvolver as funes de transferncia em relao a ela. Note que o desenvolvimento at a equao (3.10) idntico para este caso, pois se trata da planta, porm, agora a varivel desejada a corrente do indutor, assim, feita a substituio de (3.10) em (3.6) para a essa varivel temos. (3.27) E agora, entrando nos laos com os controladores, as diferenas aumentam, pois o ganho de feedforward tem como entrada tanto a tenso de sada quanto tenso sobre a resistncia do indutor dada por , logo, define-se a equao (3.28):
[40]
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Planta
Ic
1 sC f
1 sLf
IL
Vo
ILOAD
KPWM
KFWD
VREF
VINV
VL
Rf
ILref
KVO
PID
Controle no DSP
EIL
IL*
KVO
Figura 3.3 - Diagrama de Controle Multi-loop com a corrente do indutor para uma das fases da UPS.
Voref
Vo*
EVO
P+ Ressonante
KIL
Rf
KIL
[41]
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(3.28) A equao (3.5) descreve a tenso de sada substituindo (3.6) nesta, chega-se na seguinte relao: em relao corrente do capacitor ,
(3.29) Lembrando ainda que: (3.30) Com (3.30) e (3.29) em (3.28), tem-se a tenso de referncia para o inversor em relao s correntes de controle: (3.31) Para efeito de simplificao, define-se: (3.32) (3.33) Assim, e tambm , substituindo em (3.27) e com algumas operaes matemticas chega-se em:
(3.34)
Definindo: (3.35)
(3.36) Fazendo as expanses, chega-se na funo de transferncia da corrente no indutor em relao corrente de referncia e em relao corrente da carga. (3.37)
(3.38) Onde:
[42]
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Por fim, a malha externa de tenso deve ser determinada, considerando que: (3.39) E a equao (3.21), fornece o erro de tenso, assim, considerando a transformao de unidade da funo de transferncia, conclui-se:
(3.40)
Fazendo as expanses, chega-se na funo de transferncia da tenso de sada da UPS em relao tenso de sada de referncia e em relao corrente da carga. (3.41)
(3.42) Onde:
[43]
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3.3. Determinao dos Controladores

Agora necessrio determinar os parmetros dos controladores que foram escolhidos tanto para o controle multi-loop com a corrente do capacitor e o controle com a corrente do indutor. No final desta seo a estratgia para determinao dos seguintes parmetros deve estar definida: ganho da realimentao positiva (feedforward); , , ganhos do controlador PID da malha interna de corrente; , ganhos do controlador P+Ressonante, sendo que o termo ressonante deve ser sintonizado na freqncia da fundamental (60 Hz), com uma banda passante de 10 Hz, pois garante que o erro estacionrio entre a tenso de sada e a referncia seja nulo. A metodologia de controle utilizada trabalha com a anlise das respostas em freqncia (Negri, 2008) das funes de transferncia encontradas em 3.1 e 3.2. O objetivo deste controle que a UPS seja capaz de fornecer uma tenso fundamental que no sofra alteraes da corrente da carga. J foi mostrado que tanto a malha de corrente quanto a malha de tenso so dependentes de uma referncia e da corrente da carga, logo, os controladores devem ser determinados de modo que o sistema tenha ganho unitrio para baixas freqncias em relao tenso de referncia e apresenta um ganho muito pequeno (tendendo a zero) em relao corrente da carga. Para tanto sero aplicados os teoremas do valor inicial e do valor final (Ogata, 2003). E ainda, a banda passante das malhas deve ser menor entre 50% da freqncia de amostragem (12
[44]
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kHz) de acordo com o critrio de estabilidade de Nyquist, garantindo que no haja problemas de aliasing na implementao do controle discreto pelo DSP. 3.3.1. Controladores para multi-loop com corrente do capacitor A primeira funo de transferncia a ser analisada a (3.18), onde se tem
O teorema do valor inicial resulta no ganho para baixas freqncias que deve ser unitrio, (3.43) J o teorema do valor final resulta no ganho para altas freqncias que deve ser muito pequeno , (3.44) Agora deve-se encontrar relaes para a malha externa de tenso, comeando por (3.25), note que ela apresenta um nmero maior de plos do que zero, isso j garante que o ganho para altas freqncias tenda a zero.
Assim, basta estudar o teorema do valor inicial que diz: (3.45) A equao (3.45) j vlida, pois os termos e possuem o mesmo valor.
Por fim, resta a relao de tenso de sada com a corrente do capacitor, mas como o nmero de plos maior que zero e o termo nulo, os dois teoremas garantem que os ganhos para baixas e altas freqncias tendam a zero.
Desenvolvendo as equaes (3.43) e (3.44), os seguintes parmetros so definidos: (3.46)
(3.47)
[45]
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A relao entre corrente do capacitor e corrente da carga no foi analisada, porque ela no possui termo de ordem 0 no numerador, e os termos de segunda ordem s depende de , que j foi definido em (3.47), assim, o critrio de altas freqncias no pode ser aqui aplicado. Os demais parmetros devem ser determinados de forma emprica, sempre respeitando os objetivos de projeto j discutido, em breve ser analisada a influncia dos demais ganhos atravs da resposta em freqncia das funes de transferncia encontradas. 3.3.2. Controladores para multi-loop com corrente do indutor Usando os mesmos conceitos, agora ser estudada a funo de transferncia entre a corrente do indutor e sua referncia (3.37), onde se tem:
O teorema do valor inicial resulta no ganho para baixas freqncias que deve ser unitrio, (3.48) J o teorema do valor final resulta no ganho para altas freqncias que deve ser muito pequeno , (3.49) A equao (3.38) mostra a relao entre corrente do capacitor e a corrente da carga, dada por:
O numerador desta funo de transferncia tem ordem menor que o denominador (nmero de plos > nmeros de zeros), logo, ela j apresenta ganho pequeno para altas freqncias, restando relao, (3.50) Agora deve-se encontrar relaes para a malha externa de tenso, comeando por (3.41), note que ela apresenta um nmero maior de plos do que zero, isso j garante que o ganho para altas freqncias tenda a zero.
Assim, basta estudar o teorema do valor inicial que diz
[46]
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(3.51) Est equao j vlida, pois os termos e so equivalentes.
Por fim, resta a relao de tenso de sada com a corrente da carga (3.42), mas como o nmero de plos maior que zero o teorema do valor final garante que o ganho para altas freqncias tenda a zero.
Assim, basta estudar o teorema do valor inicial que diz: (3.52) Desenvolvendo as equaes (3.48) e (3.49), os seguintes parmetros so definidos: (3.53)
(3.54) Com (3.50), tem-se o ganho para baixas freqncias da funo de transferncia da corrente do indutor em relao corrente da carga. Com o ganho de feedforward determinado por (3.53), temos um resultado nulo, o que indica que a corrente da carga no influenciar na corrente do indutor. J a relao (3.52) inversamente proporcional ao ganho proporcional da malha externa de tenso, assim, o ideal seria se este ganho fosse grande, mas ele deve ser projetado com cuidado, pois pode trazer instabilidade quando muito alto.
3.4. Anlise da Resposta em Freqncia

Por fim, os parmetros que ainda no foram definidos sero analisados atravs da anlise da resposta em freqncia (Diagrama de Bode), onde um parmetro ser variado dentro de uma faixa pr-determinada e o restante ser mantido fixo, escolhendo o valor que mais atender os requisitos de controle, e assim, sucessivamente at todos os ganhos serem definidos. Os grficos para o sistema de simulao monofsico (3,33 kVA) sero mostrados neste captulo, para definio dos seus parmetros. J os ganhos para o sistema experimental (333 kVA) passaro pelo mesmo procedimento, mas no ser detalhado aqui. 3.4.1. Anlise da resposta com a corrente do capacitor Atravs da ferramenta Matlab, a primeira anlise foi feita para o ganho proporcional do PID da malha de corrente, assim, os parmetros da planta foram fixados para potncia de 3,33 kVA, as equaes (3.46) e (3.47) resultaram nos seguintes ganhos
[47]
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Foram fixados os valores , e , o ganho foi variado com 0.1 (Azul), 1 (Verde), 2 (Vermelho), 3 (Ciano), 10 (Magenta) e 20 (Amarelo). Nas Figura 3.4 a Figura 3.7, so apresentadas as respostas em freqncias de . , e , respectivamente. Os
pontos em destaques destas figuras so referentes curva vermelha.

20
Magnitude (dB)
-20
-40
-3 dB 7762 Hz
Kp = Kp = Kp = Kp = Kp = Kp =
0,1 1 2 3 10 20
-60
-80 0
-20
Fase (graus)
-40
-60
-45 graus 7765 Hz
-80
-100 0 10
10
10
10
10
10
10
Frequncia (Hz)
Figura 3.4 - Resposta em freqncia da funo
com variao de
A Figura 3.7 mostra que quanto maior o valor de , menor ser a influncia da corrente da carga na tenso de sada. No entanto, ele aumenta a banda passante da funo da corrente do capacitor para a sua referncia (Figura 3.4), isso pode trazer problemas na discretizao do sistema, assim, define-se , que como mostrado nos grficos resulta em uma banda passante de aproximadamente 7762 Hz para , e um ganho para freqncia fundamental de -49 dB para
. A relao entre tenso de sada e referncia (Figura 3.6) se comportou como um filtro passabaixa com banda passante em quase 661 Hz, isso garante que a tenso de sada s tenha componentes harmnicas abaixo da banda passante, e a fase em 60 Hz aproximadamente -0.5, ou seja, a sada seguir a referncia sem defasagem.
[48]
Unesp - Sorocaba
0 -20 -40 -60 -80 -100 180 160 140
Magnitude (dB)
-3 dB 7943 Hz
0,1 1 2 3 10 20
Fase (graus)
120 100 80 60 40 20 0 -1 10 10
0
45 graus 7943 Hz
10
10
10
10
10
10
Frequncia (Hz)
com variao de
20 10
Magnitude (dB)
0 -10 -20 -30 -40 -50 -60 0 -20 -40
0 dB 60 Hz
-3 dB 661 Hz
0,1 1 2 3 10 20
Fase (graus)
-60 -80 -100 -120 -140 -160 -180 0 10 10

1
-0.85 graus 60 Hz
-51 graus 661 Hz
10
10
10
10
10
Frequncia (Hz)
com variao de
[49]
Unesp - Sorocaba
20 0
Magnitude (dB)
-20 -40 -60 -80 -100 200 150
-12 dB 2239 Hz -49 dB 60 Hz

Kp = Kp = Kp = Kp = Kp = Kp = 0,1 1 2 3 10 20
Fase (graus)
100 50 0 -50 -100 0 10

1 2 3 4 5 6
0 graus 2239 Hz
10
10
10
10
10
10
Frequncia (Hz)
com variao de
Definido o ganho proporcional, foi estudado o comportamento do ganho integral , com os seguintes valores: 0.1 (Azul), 1 (Verde), 10 (Vermelho), 100 (Ciano), 500 (Magenta) e 1000 (Amarelo). Os resultados foram descritos pelas Figura 3.8 a Figura 3.11. Os pontos em destaques destas figuras so referentes curva ciano. Fica evidente, que a variao do ganho no interfere muito nas respostas da corrente do capacitor a sua referncia nem da tenso de sada com a sua referncia. Por outro lado, o aumento desse ganho provoca uma reduo da interferncia da corrente da carga para baixas freqncias tanto na corrente quanto na tenso. Apesar desta boa caracterstica, no interessante deixar este ganho elevado, pois, assim, ele saturar facilmente a sada do controle ( ). Portanto, o sistema ser desenvolvido com o valor de .
[50]
Unesp - Sorocaba
20
Magnitude (dB)
-20
-3 dB 7762 Hz
Ki Ki Ki Ki Ki Ki
= = = = = =
0,1 1 10 100 500 1000
-40
-60
-80 0
-20
Fase (graus)
-40
-60
-45 graus 7762 Hz
-80
-100 0 10
10
10
10
10
10
10
10
10
10
Frequncia (Hz)
com variao de
0 -20 -40 -60 -80 -100 180 160 140
Magnitude (dB)
-3 dB 7943 Hz
Ki Ki Ki Ki Ki Ki
= = = = = =
0,1 1 10 100 500 1000
Fase (graus)
120 100 80 60 40 20 0 0 10 10
1
45 graus 7943 Hz
10
10
10
10
Frequncia (Hz)
com variao de
[51]
Unesp - Sorocaba
10 0
Magnitude (dB)
-10 -20 -30 -40 -50 -60 0 -20 -40
0 dB 60 Hz
-3 dB 661 Hz
Ki Ki Ki Ki Ki Ki
= = = = = =
0,1 1 10 100 500 1000
-0.85 graus 60 Hz
Fase (graus)
-60 -80 -100 -120 -140 -160 -180 0 10 10

1
-51 graus 661 Hz
10
10
10
10
Frequncia (Hz)
com variao de
-20
Magnitude (dB)
-40
-12 dB 2239 Hz -49 dB 60 Hz
-60
-80
-100 200 150
Ki Ki Ki Ki Ki Ki
= = = = = =
0,1 1 10 100 500 1000
Fase (graus)
100 50 0 -50 -100 0 10
0 graus 2239 Hz
10
10
10
10
10
Frequncia (Hz)
com variao de
[52]
Unesp - Sorocaba
Agora j esto definidos os compensadores da malha interna de corrente PID e Feedforward, logo, falta estudar o comportamento do P+Ressonante. Inicialmente, o ganho proporcional foi variado entre 0,1 (Azul), 1 (Verde), 2,5 (Vermelho), 5 (Ciano), 10 (Magenta) e 20 (Amarelo), Figura 3.12 a Figura 3.15. Os pontos em destaques destas figuras so referentes curva ciano. Como era esperado, as Figura 3.12 e Figura 3.13 mostram que a malha interna de corrente pode ser considerada independente deste compensador. J nas funes de transferncia da tenso de sada, pode-se ver que conforme o ganho proporcional aumenta, a banda passante da funo aumenta e ele vai anulando o efeito do
termo ressonante, o que no o ideal, pois este ltimo foi inserido na malha justamente pelo seu ganho na tenso fundamental. Portanto o ganho proporcional deve ser menor que o ganho do termo ressonante.
10 0 -10
Magnitude (dB)
-20 -30 -40 -50 -60 -70 -80 0
-3 dB 7762 Hz
K K K K K K
= = = = = =
0,1 1 2,5 5 10 20
-20
Fase (graus)
-40
-60
-45 graus 7762 Hz
-80
-100 0 10
10
10
10
10
10
10
10
10
10
Frequncia (Hz)
com variao de .
[53]
Unesp - Sorocaba
0 -20 -40 -60 -80 -100 180 160 140
Magnitude (dB)
-3 dB 7493 Hz
K K K K K K
= = = = = =
0,1 1 2,5 5 10 20
Fase (graus)
120 100 80 60 40 20 0 0 10 10
1
45 graus 7493 Hz
10
10
10
10
Frequncia (Hz)
com variao de .
20 10
Magnitude (dB)
0 -10 -20 -30 -40 -50 -60 0 -20 -40
0 dB 60 Hz -3 dB 661 Hz
K K K K K K
= = = = = =
0.1 1 2,5 5 10 20
-0.85 graus 60 Hz
Fase (graus)
-60 -80 -100 -120 -140 -160 -180 0 10 10

1
-51 graus 661 Hz
10
10
10
10
Frequncia (Hz)
com variao de .
[54]
Unesp - Sorocaba
0 -20 -40 -60 -80 -100 200 150
Magnitude (dB)
-12 dB 2239 Hz -49 dB 60 Hz

K K K K K K = = = = = = 0,1 1 2,5 5 10 20
Fase (graus)
100 50 0 -50 -100 0 10
0 graus 2239 Hz
10
10
10
10
10
Frequncia (Hz)
com variao de
Assim, fixando o ganho proporcional de e
em 5, j possvel estudar a resposta em freqncia
nas Figura 3.16 e Figura 3.17 para a variao do ganho do termo ressonante
de 1 (Azul), 5 (Verde), 10 (Vermelho), 30 (Ciano), 50 (Magenta) e 100 (Amarelo). Os pontos em destaques destas figuras so referentes curva ciano. Os grficos mostram que o termo ressonante pouco influi no grfico de tenso de sada do capacitor com a tenso de referncia, e reduz o ganho em na freqncia de ressonncia.
Esses efeitos so bons para os requisitos de projeto, mas, novamente vale citar que ganhos elevados podem levar o sistema instabilidade, assim, ser escolhido um ganho .
[55]
Unesp - Sorocaba
10 0
Magnitude (dB)
-10 -20 -30 -40 -50 -60 0
0 dB 60 Hz
-3 dB 661 Hz
Kn = Kn = Kn = Kn = Kn = Kn =
1 5 10 30 50 100
Fase (graus)
-50
-0.85 graus 60 Hertz
-100
-51 graus 661 Hz

-150
10
10
10
10
10
10
Frequncia (Hz)
com variao de
0 -10
Magnitude (dB)
-20 -30 -40 -50 -60 -70 -80 200 150
-12 dB 2239 Hz
-49 dB 60 Hz
Kn = Kn = Kn = Kn = Kn = Kn =
1 5 10 30 50 100
Fase (graus)
100 50 0 -50 -100 0 10
0 graus 2239 Hz
10
10
10
10
10
Frequncia (Hz)
com variao de
[56]
Unesp - Sorocaba
Com toda essa anlise, chega-se em um conjunto de ganhos que sero implementados em simulao e experimentalmente descritos pela Tabela 3.1, para validao da teoria at agora estudada. Cabe dizer, que foram estudadas as respostas em freqncia para o caso de . Isso porque, este sistema ser implementado em um DSP de ponto fixo, ou seja, possvel que este processador no tenha preciso para trabalhar com um to pequeno. Os resultados sem o ganho derivativo no apresentaram mudanas significativas.
Tabela 3.1 - Controladores para o Controle multi-loop com a corrente do capacitor.
Ganhos
Valor
Por fim, esse mesmo conjunto foi aplicado aos parmetros da planta de 1 kVA, e a resposta em freqncia foi praticamente a mesma, o que confirma um ponto interessante deste controle, a robustez s variaes da planta.
3.4.2. Anlise da resposta com a corrente do indutor
A segunda anlise tem o mesmo procedimento da seo anterior s que agora aplicado ao controle multi-loop com a corrente do indutor. As equaes (3.53) e (3.54) apresentaram os seguintes valores para o ganho derivativo e o ganho feedforward, respectivamente.
Foram fixados os valores , e , o ganho foi variado com 0.1 (Azul), 1 (Verde), 2 (Vermelho), 3 (Ciano), 10 (Magenta) e 20 (Amarelo). Nas figuras 2.18 a 2.20, so apresentadas as respostas em freqncias de pontos em destaques destas figuras so referentes curva ciano. O ganho de realimentao positiva da funo escolhido na seo 3.3.2. faz com que o numerador e , respectivamente. Os
seja nulo, ou seja, a corrente da carga no influenciar na corrente do indutor.
[57]
Unesp - Sorocaba
Quanto s Figura 3.18 e Figura 3.19 que mostram as relaes entre corrente do indutor com sua referncia e a tenso de sada com a sua referncia, respectivamente, pode-se verificar a semelhana com as encontradas para o controle com a corrente do capacitor (seo 3.4.1). E, novamente, o ganho proporcional da malha interna aumenta a banda passante dessas funes de transferncia, assim, ele fica restringido para que no resulte em altas bandas passantes. Com isso, perde-se o poder de reduzir o ganho da interferncia da corrente da carga na tenso, como mostrado na Figura 3.20. Felizmente, o termo ressonante consegue impor uma grande reduo para essa funo na freqncia de ressonncia (60 Hz), assim fica definido para continuar a definio dos controladores.
10
Magnitude (dB)
-10
-20
-3 dB 1072 Hz
-30
-40 0 -20
Fase (graus)
-40 -60 -80 -100 -120 10

0
0,1 1 2 3 10 20
1
-45 graus 1072 Hz
10
10
10
10
10
Frequncia (Hz)
com variao de
[58]
Unesp - Sorocaba
20 10
Magnitude (dB)
0 -10 -20 -30 -40 -50 -60 0 -50
8,3 dB 2541 Hz -3 dB 4027 Hz 0 dB 60 Hz
-151 graus 4027 Hz -0,1 graus 60 Hz

0
Fase (graus)
-100 -150 -200 -250 -300 -350 10 0,1 1 2 3 10 20 10

1
10
10
10
10
Frequncia (Hz)
com variao de
30 20
Magnitude (dB)
10 0 -10 -20 -30 -40 250 200
6 dB 2570 Hz
-28 dB 60 Hz
Fase (graus)
150 100 50 0 -50 -100 0 10 Kp = Kp = Kp = Kp = Kp = Kp = 0,1 1 2 3 10 20 10

1
10
10
10
10
Frequncia (Hz)
com variao de
[59]
Unesp - Sorocaba
Agora possvel verificar o comportamento do ganho integral , com os seguintes valores: 0.1 (Azul), 1 (Verde), 10 (Vermelho), 100 (Ciano), 500 (Magenta) e 1000 (Amarelo). Os resultados foram descritos pelas Figura 3.21 a Figura 3.23. Os pontos em destaques destas figuras so referentes curva ciano. As Figura 3.21 a Figura 3.23 mostram claramente que a variao deste parmetro no resulta em alguma alterao significativa da resposta em freqncia. O ganho conseguiu diminuir a perturbao da corrente da carga no controle com a corrente do capacitor, mas, nesta estrutura, ele no consegue nenhum resultado. Por outro lado, o termo integrativo importante para o regime transitrio das funes estudadas, assim, optou-se por no elimin-lo, deixando-o como definido para o outro controle, . Tendo a malha interna j projetada, resta analisar o controlador P+Ressonante da malha externa, assim como foi mostrado na estrutura de controle da seo 3.4.1., a malha interna do controle com corrente do indutor muito robusta em relao a esse controlador, no sofrendo alteraes com alguma variao de seus ganhos. Assim, primeiramente, o ganho proporcional do controlador P+Ressonante ser variado entre 0.1 (Azul), 1 (Verde), 5 (Vermelho), 10 (Ciano), 20 (Magenta) e 50 (Amarelo) (figuras 2.24 e 2.25). Os pontos em destaques destas figuras so referentes curva vermelha.
10
Magnitude (dB)
-10
-3 dB 1072 Hz
Ki Ki Ki Ki Ki Ki
= = = = = =
0,1 1 10 100 500 1000
-20
-30
-40 0 -20
Fase (graus)
-40 -60 -80 -100 0 10
-45 graus 1072 Hz
10
10
10
10
10
Frequncia (Hz)
com variao de
[60]
Unesp - Sorocaba
10 0
Magnitude (dB)
-10 -20 -30 -40 -50 -60 0
0 dB 60 Hz
-3 dB 4027 Hz
Fase (graus)
-50
-0.1 graus 60 Hz
Ki Ki Ki Ki Ki Ki
= = = = = =
0,1 1 10 100 500 1000
-100
-150
-151 graus 4027 Hz

0
10
10
10
10
10
10
Frequncia (Hz)
com variao de
20 10
Magnitude (dB)
0 -10 -20 -30 -40
6 dB 2541 Hz -28 dB 60 Hz
200
Fase (graus)
150 Ki Ki Ki Ki Ki Ki = 0,1 =1 = 10 =100 = 500 = 1000 10

1
100
50
0 0 10
10
10
10
Frequncia (Hz)
com variao de
[61]
Unesp - Sorocaba
A influncia do ganho proporcional praticamente a mesma do ganho proporcional da malha interna , quanto maior o seu valor, maior a reduo da influncia da corrente da carga na tenso de sada. Em contra partida, traz um aumento da banda passante da funo negativo como j discutido anteriormente. Principalmente na Figura 3.25, pode-se perceber que o ganho proporcional vai anulando a ao do termo ressonante, devido a isso, optou-se por permanecer com o ganho . A ltima anlise ficar sobre a variao do ganho do termo ressonante de 1 (Azul), 5 (Verde), 10 (Vermelho), 30 (Ciano), 50 (Magenta) e 100 (Amarelo). Os pontos em destaques destas figuras so referentes curva ciano. Assim como no controle com a corrente do capacitor, o ganho alteraes na funo a resposta em freqncia de no provoca grandes , ponto
, provavelmente, devido ao do ganho . Portanto, s ser mostrada (Figura 3.26).
40
20
Magnitude (dB)
-20
-40
-3 dB 4027 Hz
-60 0
Fase (graus)
-50
-100
-150
K K K K K K
0
= = = = = =
0,1 1 5 10 20 50 10
1
-151 degraus 4027 Hz
10
10
10
10
10
Frequncia (Hz)
com variao de .
[62]
Unesp - Sorocaba
60 40
Magnitude (dB)
20 0 -20 -40 -60 -80 -100 300 250
6 dB 2541 Hz
-28 dB 60 Hz
K K K K K K
= = = = = =
0,1 1 5 10 20 50
Fase (graus)
200 150 100 50 0 0 10
10
10
10
10
10
Frequncia (Hz)
com variao de .
30 20 10
Magnitude (dB)
0 -10 -20 -30 -40 -50 -60 250 200 Kn = Kn = Kn = Kn = Kn = Kn = 1 5 10 30 50 100
-28 dB 60 Hz
Fase (graus)
150 100 50
0 0 10
10
10
10
10
Frequncia (Hz)
com variao de
[63]
Unesp - Sorocaba
O ganho do termo ressonante consegue diminuir consideravelmente a interferncia da corrente da carga sobre a tenso de sada na freqncia de ressonncia (60 Hertz). Apesar disso, no ser escolhido o valor mximo estudado, pois a ao reguladora trabalharia na regio de saturao (DSP em p.u.). Portanto, assume-se . Com toda essa anlise, praticamente o mesmo conjunto definido em 3.4.1. apresentou uma boa resposta para esta estrutura de controle, tendo pequenas alteraes nos ganhos derivativo e proporcional (Tabela 3.2). Esse controle ser implementado em simulao e experimentalmente, para validao da teoria at agora estudada. Cabe dizer, que esse mesmo conjunto foi aplicado aos parmetros da planta de 1 kVA, e a resposta em freqncia foi praticamente a mesma, com exceo da funo que no ficou muito amortecida (ganhos negativos), assim, os ganhos
proporcionais devem ser aumentados no prottipo experimental at o limite onde os problemas de aliasing comecem a surgir.
Tabela 3.2 - Controladores para o Controle multi-loop com a corrente do capacitor.
Ganhos
Valor
Como consideraes finais deste captulo destacam-se que as duas estruturas de controle apresentam respostas semelhantes ao problema de seguir a referncia desejada, sendo que a grande diferena est no problema de perturbao sofrida devido corrente da carga, o controle multi-loop com a corrente resulta em uma resposta em freqncia para a funo (3.26) com ganhos menores em todo espectro do que a resposta fornecida pelo controle com a corrente , assim, o controle com a corrente no deve sofrer com as harmnicas da corrente da carga. Por outro lado, a funo de transferncia de tem banda passante em quase 8 kHz
(Figura 3.8), isso significa que as harmnicas de alta frequncia no so atenuadas, assim,o ripple gerado pelo chaveamento do conversor passa para a carga. Enquanto que passante em 1 kHz (Figura 3.18), logo, o controle com a corrente problema. , tem banda
tem desempenho superior neste
E ainda, preciso ter em mente que a teoria apresentada determina o comportamento das funes em regime permanente, sendo que a UPS tambm deve atender os critrios de avaliao do regime transitrio, onde sero abordados nas simulaes do sistema com chaveamento, desbalanceamento de cargas, etc. Portanto, alguma sintonia fina deve ser aplicada nos ganhos, mas este captulo definiu um bom conjunto de controladores para comear esses testes.
[64]
Unesp - Sorocaba
CAPTULO 4
4. Implementao dos Algoritmos de Identificao de Referncias
Seja no fornecimento de tenso por uma UPS ou a compensao de harmnicas de um filtro ativo, a maioria dos dispositivos condicionadores de energia gera o sinal de atuao a partir de um controle em malha aberta ou em malha fechada que necessitam de um sinal de referncia para o funcionamento adequado. Portanto, nos ltimos anos, existem diversas linhas de pesquisa com o objetivo de desenvolver novos ou melhorar os existentes identificadores de componentes fundamentais e/ou de harmnicas. Em (Marafo, 2004) e (Pdua, 2006), so detalhados diversos algoritmos de identificao de referncia para implementao digital, entre os principais, pode-se destacar: Filtros FIR (do ingls, finite impulse response) e IIR (do ingls, infinite impulse response) (Marafo, 2004): eles so sintonizados para que identifiquem ou rejeitem uma determinada freqncia, e com algumas manipulaes algbricas (soma, subtrao) chega-se no sinal filtrado desejado; Transformada Discreta de Fourier Recursiva (TDFR) (Pdua, 2006): algoritmo que fornece a freqncia e o ngulo de fase da componente fundamental atravs do clculo da TDFR; Filtro de Kalman (Kalman, 1960): esse filtro apresenta bons resultados, pois ele pode ser implementado de forma adaptativa, ou seja, seus ganhos vo alterando de acordo com a necessidade. Portanto, ele apresenta grande robustez a variaes da planta ou rudos damedio dos sinais. Em (Cardoso, et al., 2006), o F.K. aplicado para o sincronismo de sistemas monofsicos e trifsicos; PLL (do ingls, Phased Locked Loop): ele um algoritmo em malha fechada bastante utilizado devido a sua rpida convergncia e preciso. O PLL fornece a freqncia e o ngulo de fase da fundamental, sendo necessrio mais um malha para detectar a amplitude de uma fase no sistema monofsico ou da seqncia positiva no sistema trifsico.
[65]
Unesp - Sorocaba
O PLL pode ser implementado com diversas estruturas (Pdua, 2006), como o PLL baseado nas teorias de potncia ou o PLL baseado na ortogonalidade de vetores, esse ltimo escolhido para este trabalho.
4.1. Conceitos Bsicos do PLL

O PLL j aplicado h muito tempo para sincronismo de circuitos analgicos. Ele composto basicamente por um detector de fase entre um sinal de entrada e um sinal teoricamente ortogonal ao ltimo, gerado pelo PLL. Assim, quando no h ortogonalidade um sinal de erro gerado, seguindo para um filtro passa-baixa para chegar a um desvio de freqncia que ajustar o oscilador controlado por tenso que responsvel por gerar o sinal ortogonal. A teoria utilizada para montar a estrutura do PLL implementado neste trabalho a de ortogonalidade de vetores. De acordo com (Steinbruch, et al., 1987), dois vetores e , quando fatores de um produto escalar, resultam em: (4.1) E ainda, deve-se saber, que dois vetores sero ortogonais se e somente se a mdia do produto escalar desses vetores forem nulas em um determinado perodo for nula, assim, conclui-se que a equao (4.2), aplicada a implementao digital para sinais senoidais, ser nula quando os vetores e , forem ortogonais. Com isso, essa mdia ser o sinal de controle para o PLL. (4.2) onde o perodo da componente fundamental, o nmero de amostras por perodo, a dimenso dos vetores e , e o ndice da amostra em um dado instante. 4.1.1. PLL Monofsico e Detector de Amplitude Baseado nas informaes descritas acima, possvel definir o diagrama de blocos da Figura 4.1 que representa o controle do PLL monofsico. Veja que o sinal de referncia nulo, para que seja gerado um sinal ortogonal a entrada. As referncias (Pdua, 2006) e (Alves Neto, 2008) mostram que um controlador Proporcional + Integral (PI) consegue deixar o PLL com uma resposta transitria rpida e sem erro estacionrio para a freqncia fundamental e o ngulo de fase .
[66]
Unesp - Sorocaba
dp 0
+ -
KPs s
KI
1 s
1 1 sT s
dp
1 T
T
dp
v.u
v
sin
Figura 4.1 - PLL Monofsico.
Tanto a freqncia fundamental como o ngulo de fase ortogonal ao do sinal de entrada so as sadas do algoritmo PLL. Porm, importante conhecer a amplitude desse sinal, assim, proposto um segundo algoritmo que conhecido como detector de amplitude e se baseia na mdia do produto escalar de vetores em mesma fase, sendo um deles de amplitude V e outro, unitria. (4.3)
PLL
sin
90
V.u
V
2
v1
v.u
1 T
Figura 4.2 - Detector de Amplitude com PLL.
Os smbolos usados nas Figura 4.1 e Figura 4.2 so: vetor com o sinal de entrada, vetor com o sinal unitrio ortogonal ao de entrada, freqncia fundamental, freqncia fundamental de referncia, perodo do sinal de entrada, perodo de amostragem, o ngulo de fase ortogonal ao da rede, a amplitude do sinal de entrada encontrada pelo Detector, e, finalmente, e so os ganhos do controlador PI.
[67]
Unesp - Sorocaba 4.1.2. PLL Trifsico e Detector de Seqncia Positiva
O PLL para sistemas trifsicos pode ser implementado com a mesma malha estudada para o caso monofsico. Isso porque, o produto escalar de dois vetores resulta sempre em apenas um valor, e a equao ser vlida para o caso trifsico desde que as 3 componentes do vetor sejam ortogonais as componentes equivalentes do vetor . Com isso basta acrescentar as demais fases na malha da Figura 4.1.
dp* 0
e
-
KPs s
KI
1 s
1 1 sT s
dp
1 T
T
sin
dp
v.u
va vb v c
ua ub uc
sin
sin
120
240
Figura 4.3 - PLL Trifsico.
Novamente, as variveis de sada so apenas a freqncia fundamental e o ngulo de fase do sinal ortogonal de cada uma das fases, assim, precisa-se manipular os sinais unitrios que podem ser criados a partir do PLL, para encontrar a amplitude das fases do sistema. Em (Pdua, 2006), pode-se encontrar a definio da mdia do produto escalar dos vetores de mesma fase. (4.4)
sin 90
PLL
sin
sin
90
90
120
240
ua ub uc
V .u
V
2 3
T
va1 vb1 v c1
u a u bu c va vb vc
v.u
1 T
Figura 4.4 - Detector de Seqncia Positiva.
Onde , e so as amplitudes da componente fundamental dos sinais de entrada, e a amplitude da seqncia positiva, que nada mais que um valor intermedirio que corresponde a mdia das amplitudes das trs fases.
[68]
Trabalho de Concluso de Curso 4.1.3. Projeto do Controlador PI
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Ainda preciso definir os ganhos do controlador PI, assim, preciso desenvolver a funo de transferncia em malha fechada do PLL. Em (Pdua, 2006), foi provado que a funo de transferncia do bloco que gera a mdia do produto escalar unitria, logo ela pode ser desconsiderada. Com isso, s os blocos do controlador PI, o integrador e a funo de atraso definem a seguinte funo em malha aberta. (4.5) Considerando a realimentao negativa, chega-se em: (4.6) Portanto, o PLL um sistema de 3 ordem, mas se for considerado que a taxa de amostragem muito grande, um dos plos ficar muito distante do eixo imaginrio, assim, pode-se reduzir a ordem do PLL e assim, considerar o mtodo cannico para sistemas de 2 ordem (Pdua, 2006), que define para a equao (4.6): e (4.7)
Onde a freqncia natural do sistema em malha fechada e o fator de amortecimento. Em (Alves Neto, 2008), o PLL implementado em simulao e experimentalmente tanto para sistemas monofsicos quanto para trifsicos, sendo possvel estudar a estabilidade deste controle bem como a sintonia dos parmetros e para a melhor resposta do algoritmo PLL.
4.2. Aplicao do PLL na UPS projetada

As informaes descritas at esta seo so os fundamentos para que o PLL seja implementado neste projeto de sada da UPS como o algoritmo responsvel por gerar o sinal de referncia para o inversor. O primeiro ponto a ser discutido o motivo de seu uso e a estratgia adotada. A topologia escolhida para a UPS deste projeto a de dupla converso, tambm conhecida com on-line, que tem como uma de suas principais vantagens o fato de isolar completamente a carga da rede eltrica. Portanto, o caminho mais simples seria gerar a referncia do sinal de sada a partir de um seno perfeito guardado na memria do processador. No entanto, esta opo no deixaria a carga em fase com a rede, o que pode ser um grande problema no caso de uma possvel falha da UPS, em que uma chave de bypass ligaria a carga direto na rede. Uma soluo para este problema fazer com que a tenso de sada esteja sincronizada com a fornecida pela rede. Para que isso seja feito, o PLL ser aplicado, fornecendo a freqncia angular da componente fundamental da rede e o seu respectivo ngulo de fase. J a amplitude da sada foi definida nos captulos anteriores, logo, ela ser constante.
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O PLL precisa de um determinado perodo para estabilizar a sua sada, onde a freqncia gerada fica oscilando. Este transitrio no deve chegar a carga, assim, a inicializao do algoritmo fornece um seno perfeito at que o PLL esteja em regime, podendo assumir o sinal de referncia gerado. Quando a rede sofrer um afundamento de tenso muito grande, ou mesmo cair, levando o sinal de referncia do PLL para zerar, o algoritmo se perder. Para que isso no acontea, o detector de amplitude ou o detector de seqncia positiva ser inserido no algoritmo de referncia. Assim, a amplitude da rede ser monitorada constantemente e se ocorrer algum distrbio que possa prejudicar a gerao da senide unitria do PLL, uma lgica atuar sobre o PLL, armazenando a freqncia e o ltimo ngulo de fase, gerados pelo PLL, e liberando o seno perfeito com os valores atualizados de freqncia e ngulo de fase para o sinal de referncia. Ainda deve-se considerar que no retorno das condies normais de energia, a tenso da rede pode voltar com fase diferente da UPS. Ento, o detector de amplitude fica responsvel por avisar o retorno das condies normais. Mas o transitrio no pode chegar a carga, assim, somente quando o PLL estiver estabilizado que a alimentao da carga poder voltar a estar sncrona com a rede. Esta seo mostrar o algoritmo gerador de referncia para rede mono e trifsica funcionando no ambiente de simulao PSIM, software que permite simular circuitos de potncia com arquivos de lgica chamados de DLL (do ingls, Dynamic Link Library). Com esses arquivos, que so desenvolvidos em linguagem de programao C, a operao do processamento digital pode ser simulada, considerando taxa de amostragem para as converses A/D e D/A.
4.2.1. PLL Monofsico em Simulao A DLL contendo o algoritmo do PLL monofsico pode ser vista no Anexo B ou C, sendo que medida a tenso de entrada da rede ( ), e fornecida como sada: o sinal ortogonal a entrada em p.u. ( ), o sinal de referncia j convertido em V ( ), o sinal de entrada em p.u. ( ), a freqncia da fundamental estimada ( ), o ngulo de fase da ortogonal a tenso de entrada ( ), e a amplitude do sinal de entrada ( ). Assim como recomendado em (Alves Neto, 2008), foram adotados e para o controlador do PLL. A simulao do algoritmo desenvolvido foi configurada da seguinte maneira: o perodo total de simulao 3 segundos, a taxa de amostragem da DLL 12000 kHz,e a tenso de entrada inicial como um seno de 60 Hz com amplitude 180 V e ngulo de fase nulo. No instante , acontece um blackout, ou seja, a tenso de entrada fica nula, e, finalmente, a rede volta em , como um seno de 60 Hz com amplitude de 185 V e ngulo de fase igual a 10 mais 10% de 3 harmnica. Neste trabalho s sero apresentados os dados do sinal de entrada , da referncia gerada , da velocidade angular e a amplitude detectada da entrada , pois, com eles, j possvel analisar o transitrio do PLL, a sua preciso e o sua capacidade de detectar quedas da rede.
[70]
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Tenso de Entrada: Pontilhado, Sinal de Referncia Gerado: Contnuo

200 100 0 -100 -200 65
Frequncia do PLL (Hz) Amplitude (p.u.)
Tenso (V)
60
55 1 0.8 0.6 0.4 0.2 0 0 0.5 1 1.5 2 2.5 3
Tempo (s)
Figura 4.5 - Simulao do PLL monofsico: Graf. Superior (
), Graf. Meio ( ) e Graf. Inferior ( ).
Agora nas Figura 4.6 a Figura 4.8, so apresentados os intervalos de tempo com transitrio do resultado exposta na Figura 4.5. Na Figura 4.6, pode-se analisar o incio da simulao onde o PLL precisa de aproximadamente 360 milissegundos para sincronizar o sinal de referncia com o sinal de entrada. A freqncia da fundamental mostrada em , e aps o perodo transitrio, ela est com , que equivale freqncia fundamental do sinal de entrada. J a amplitude do sinal de referncia no possui a mesma amplitude do sinal de entrada, isso porque sua amplitude , como definido no captulo 2. J a Figura 4.7 descreve o instante em que a rede desligada, note que o detector de amplitude leva 1 ciclo da fundamental (16,66 ms) para detectar a perda do sinal, aps isso, o algoritmo despreza o sinal gerado pelo PLL. Assim que o detector de amplitude reconhece a queda, ele armazena a freqncia de regime do PLL e o ltimo ngulo de fase. E a partir deles, passa a gerar um seno perfeito. Note que o sinal de freqncia visto na Figura 4.7 o gerado pelo PLL e, durante a queda, ele estabiliza em , a lgica imposta no permite que esta variao chegue ao sinal de referncia gerado.
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200
Tenso (V)
100 0 -100 -200 62 60 58 56
Transio para o PLL
Frequncia do PLL (Hz)
w = 60 Hz t = 0.366 s
Amplitude (p.u.)
0.8 0.6 0.4 0.2 0 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5
A = 0.829 t = 0.263 s
Tempo (s)
Figura 4.6 - Incio do PLL monofsico: Graf. Superior (
No instante , tem-se o retorno da rede, apresentado em detalhes na Figura 4.8. Ao perceber o retorno da amplitude do sinal de entrada , o algoritmo retorna o clculo normal do erro do PLL, com isso, o sinal de referncia consegue entrar em fase novamente com a rede. Novamente o perodo para a sintonizao do PLL foi de 300ms, e volta para .
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200
Tenso (V)
100 0 -100 -200 62 60 58 56
Blackout
w = 59.95 Hz
16 ms
Amplitude (p.u.)
0.8 0.6 0.4 0.2 0 0.95 1 1.05 1.1
Tempo (s)
Figura 4.7 - Queda da rede no PLL monofsico: Graf. Superior (

200
Tenso (V)
100 0 -100 -200 63 62 61 60 59 58 1
Volta para o PLL
w = 60 Hz t = 2.302 s
Amplitude (p.u.)
0.8 0.6 0.4 0.2 0 1.95 2 2.05 2.1 2.15 2.2 2.25 2.3 2.35 2.4
A = 0.84 t = 2.105 s
Tempo (s)
Figura 4.8 - Volta da rede no PLL monofsico: Graf. Superior (
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4.2.2. PLL Trifsico em Simulao A DLL contendo o algoritmo do PLL trifsico pode ser vista no Anexo A, sendo que medidas as tenses de entrada da rede ( ), e fornecidas como sada: o sinal ortogonal a entrada em p.u. das trs fases ( ), o sinal de referncia j convertido em V( ), a freqncia da fundamental estimada ( ), o ngulo de fase da ortogonal tenso de entrada ( ), e a amplitude da seqncia positiva ( ). Como j foi discutido, o controle do PLL monofsico pode ser aplicado tambm neste caso. A mesma estratgia de simulao da seo anterior foi adotada, mas agora considerando trs fases de mesma amplitude e simtricas na entrada. A anlise dos resultados seguiu o mesmo formato, com a Figura 4.9 mostrando toda a simulao e as figuras seguintes focando cada transitrio ocorrido (Figura 4.10, incio; Figura 4.11, queda da rede; Figura 4.12, retorno da rede). O PLL trifsico apresentou resultados melhores que o monofsico. Como pode-se constatar nas Figura 4.10 e Figura 4.12, o transitrio para a sintonia da sada de referncia dura apenas 180 ms, 2 vezes mais rpido que o monofsico. E ainda, durante a queda da rede, a mesma lgica para desprezar o sinal de entrada foi implementada, e a freqncia durante esse perodo no sofreu alterao em relao ao anterior, como mostra a Figura 4.11. O detector de seqncia positiva apresentou praticamente o mesmo perodo para perceber a queda da rede que o detector implementado no algoritmo de apenas uma fase.
200 100 0 -100 -200
Frequncia do PLL (Hz) Amplitude (p.u.)
Tenso (V)
65 60 55 50 1 0.8 0.6 0.4 0.2 0 0 0.5 1 1.5 2 2.5 3
Tempo (s)
Figura 4.9 - Simulao do PLL Trifsico: Graf. Superior ( Graf. Inferior (
, ).
), Graf. Meio ( ) e
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Tenses de Entrada: Pontilhado, Sinais de Referncia Gerado: Contnuo

200
Tenso (V)
100 0 -100 -200
Transio para PLL t = 0,32 s
65 60 55 50 1
w = 60 Hz t = 0,1784 s
Amplitude (p.u.)
0.8 0.6 0.4 0.2 0 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35
Apos = 0,827 t = 0,1388 s
Tempo (s)
Figura 4.10 - Incio do PLL Trifsico: Graf. Superior ( Graf. Inferior (
, ).
), Graf. Meio ( ) e

200
Tenso (V)
100 0 -100 -200
Blackout
65 60 55 50 1
w = 60 Hz t = 1,03 s
Amplitude (p.u.)
16 ms
0.8 0.6 0.4 0.2 0 0.95 0.96 0.97 0.98 0.99 1 1.01 1.02 1.03 1.04 1.05
Tempo (s)
Figura 4.11 - Queda das fases no PLL Trifsico: Graf. Superior ( Meio ( ) e Graf. Inferior (
, ).
), Graf.
[75]
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200
Tenso (V)
100 0 -100 -200
Volta para o PLL
65 60 55 50 1
w = 60 Hz t = 2,1 s
Amplitude (p.u.)
0.8 0.6 0.4 0.2 0 1.95 2 2.05 2.1 2.15 2.2 2.25
Apos = 0.8275 t = 2.08 s
Tempo (s)
Figura 4.12 - Retorno das fases no PLL Trifsico: Graf. Superior ( Meio ( ) e Graf. Inferior (
, ).
), Graf.
[76]
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CAPTULO 5
5. Implementao dos Algoritmos de Controle
Nos captulos anteriores, a teoria necessria foi desenvolvida para que fosse definido o projeto da planta e do controle do estgio de sada de uma UPS trifsica. Agora, deve-se testar o sistema como um todo para que esse ltimo esteja dentro dos padres aceitveis determinados pela norma (IEC62040-3, 1999). Para tanto, o controle multiloop com corrente do capacitor e o controle multiloop com corrente do indutor sero analisados em regime e durante transitrios de cargas lineares e no lineares. No final deste captulo, ser escolhido um dos controladores para implementao experimental. Assim como o captulo 4, o ambiente de simulao utilizado o PSIM, sendo que o controle digital simulado atravs de um arquivo com extenso DLL, que foi programado em linguagem C, para atuar como o Processador Digital de Sinais. O controle monofsico com corrente do capacitor detalhado no Anexo B, enquanto o controle monofsico com a corrente do indutor est descrito no Anexo C.
5.1. Avaliao dos Controladores em Regime

O teste em regime para o estgio de sada da UPS deve analisar o comportamento da tenso de sada fornecida para carga, sendo observada tanto a Distoro Harmnica Total quanto o espectro em freqncia dessa tenso. A norma (IEC62040-3, 1999) define a porcentagem limite para cada harmnica com referncia a fundamental, segundo a Tabela 5.1. A idia bsica deste teste colocar a UPS sobre a situao mais crtica de operao, ou seja, com a carga no linear de potncia nominal. Feito isso, verificar se a tenso de sada obtida tem espectro de freqncia dentro dos limites impostos pela norma.
[77]
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Tabela 5.1 - Limites de Distoro Harmnica para a tenso de sada de uma UPS (IEC62040-3, 1999).
Harmnicas mpares (no mltiplas de 3) Ordem Tenso Harmnica Harmnica (n) (%) 5 6 7 5 11 3,5 13 3 17 2 19 1,5 23 1,5 25 1,5 >25 0,2+0,5*25/n
Harmnicas mpares (mltiplas de 3) Ordem Tenso Harmnica Harmnica (n) (%) 3 5 9 1,5 15 0,3 21 0,2 >21 0,2
Harmnicas Pares Ordem Harmnica (n) 2 4 6 8 10 12 >12 Tenso Harmnica (%) 2 1 0,5 0,5 0,5 0,2 0,2
O esquema eltrico de uma das fases da UPS pode ser visto na Figura 5.1. Nele, possvel verificar que variveis devem ser monitoradas e como os sensores devem estar dispostos na planta. Essa simulao tambm foi usada no teste de transitrio, por isso a chave e as cargas em srie na sada do transformador de acoplamento.
Figura 5.1 - Esquema Eltrico de uma UPS monofsica no ambiente de simulao PSIM.
5.1.1. Controle Multiloop com Corrente do Capacitor Inicialmente, o controle com corrente do capacitor com varivel interna de controle ser estudado, lembrando que a freqncia de chaveamento do PWM 12 kHz, a taxa de amostragem das variveis monitoradas, 12 kHz, e assim sendo, o simulador trabalhou com uma taxa de 120 kHz para mostrar com fidelidade as formas de onda coletadas.
[78]
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Considerando uma tenso de referncia de 127 Vrms com 60 Hz de freqncia e os ganhos para os compensadores da Tabela 3.1, obteve-se a seguinte sada.
200 150 100 8
Magnitude das Harmnicas de Vo (%)
V referncia (V) V out (V) I Load (A)
7 6 5 4 3 2 1 0
IEC 61000-2-2 V out
DHT =2.33 %
Amplitude (V, A)
50 0 -50 -100 -150 -200
0.85
0.855
0.86
0.865
10
20
30
40
50
60
70
80
Tempo (s)
Ordem das Harmnicas
Figura 5.2 - Simulao do controle com corrente do capacitor com ganhos de projeto em carga No-Linear plena no domnio do tempo e seu espectro harmnico.
Na figura acima, possvel observar um perodo completo da tenso de sada e o espectro harmnico correspondente. No grfico do espectro harmnico, pode ser visto em azul, os limites permitidos pela norma (IEC62040-3, 1999) para a UPS em regime. O controle com a corrente do capacitor resultou em uma boa resposta com exceo de algumas harmnicas de alta freqncia (ordem 60 a 65). Um ajuste fino foi aplicado nos ganhos proporcionais do controle com o intuito de melhorar a sada. Colocando o ganho proporcional da malha interna em 2,75 e o da malha externa em 4,4, obteve-se os resultados da Figura 5.3.
200 150 100 8
7 6 5 4 3 2 1 0
IEC 61000-2-2 V out
DHT =2.01 %
Amplitude (V, A)
50 0 -50 -100 -150 -200
0.85
0.855
0.86
0.865
10
20
30
40
50
60
70
80
Tempo (s)
Ordem das Harmnicas
Figura 5.3 - Simulao do controle com corrente do capacitor com ganhos ajustados em carga No-Linear plena no domnio do tempo e seu espectro harmnico.
[79]
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Com o novo ajuste, o controle atende os requisitos da norma, pois a FFT do sinal (Figura 5.3) tem as magnitudes das harmnicas sempre menores que as da FFT do limite permitido pela norma (Tabela 5.1). O nvel de distoro harmnica total ficou em 2,01 %. 5.1.2. Controle Multiloop com Corrente do Indutor O controle com corrente do indutor como varivel interna de controle tambm foi estudado, usando a freqncia de chaveamento do PWM de 12 kHz e a taxa de aquisio, 12 kHz. Considerando uma tenso de referncia de 127 Vrms com 60 Hz de freqncia e os ganhos para os compensadores da Tabela 3.2, obteve-se a seguinte sada.
200 150 100 8
7 6 5 4 3 2 1 0
IEC 61000-2-2 V out
DHT =12.5 %
Amplitude (V, A)
50 0 -50 -100 -150 -200
0.85
0.855
0.86
0.865
10
20
30
40
50
60
70
80
Tempo (s)
Ordem das Harmnicas
Figura 5.4 - Simulao do controle com corrente do indutor com ganhos de projeto em carga No-Linear plena no domnio do tempo e seu espectro harmnico.
O projeto do controle com corrente do indutor no foi to eficiente quanto o anterior. O nvel de distoro harmnica foi superior a 12 %. Portanto, o ajuste fino foi aplicado nos ganhos proporcionais (Kp = 2,5 e K = 3,5), e o resultado obtido apresentado na Figura 5.5.
200 150 100 9
8 7 6 5 4 3 2 1 0
IEC 61000-2-2 V out
Amplitude (V, A)
50 0 -50 -100 -150 -200
DHT =8.77 %
0.85
0.855
0.86
0.865
10
20
30
40
50
60
70
80
Tempo (s)
Ordem das Harmnicas
Figura 5.5 - Simulao do controle com corrente do indutor com ganhos ajustados em carga No-Linear plena no domnio do tempo e seu espectro harmnico.
[80]
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Com o ajuste, o problema apresentado no controle com foi eliminado, ou seja, o controle com no apresenta harmnicas de alta freqncia. Porm, esse controle mais vulnervel a corrente da carga. Assim, como pode ser visto no domnio do tempo, a tenso de sada no consegue acompanhar sua referncia durante o perodo que a carga exige corrente. Assim, a distoro harmnica reduziu para 8,77 %, porm o nvel de terceira e quinta harmnica ainda esto acima da norma. Para deixar o controle do indutor dentro da norma, a sada inserir mais termos ressonantes na malha de controle, sintonizados nas freqncias de 3 e 5 harmnica. No captulo 2, foi mostrado que o termo ressonante s interfere na resposta da tenso de sada em relao a corrente de carga, assim, no preciso fazer outro estudo com os novos termos. A simulao resultante pode ser vista na Figura 5.6.
200 150 100 8
7 6 5 4 3 2 1 0
IEC 61000-2-2 V out
DHT =2.88 %
Amplitude (V, A)
50 0 -50 -100 -150 -200
0.85
0.855
0.86
0.865
10
20
30
40
50
60
70
80
Tempo (s)
Ordem das Harmnicas
Figura 5.6 - Simulao do controle com corrente do indutor com termos ressonantes de 3 e 5 harmnica em carga No-Linear plena no domnio do tempo e seu espectro harmnico.
5.2. Avaliao dos Controles durante transitrio de carga

O teste em regime para o estgio de sada da UPS precisa analisar o comportamento da tenso de sada fornecida para carga, durante a aplicao de degraus de cargas lineares e nolineares. A norma (IEC62040-3, 1999) define a carga no-linear de prova, como foi explicado no captulo 2, e especifica como aplicar os degraus de carga. A idia bsica deste teste primeiramente aplicar um degrau de carga linear resistiva de 20% para 100%, e aps a estabilizao do controle, voltar para 20%. Considerando que a potncia nominal de uma das fases deve ser 3,33 kVA, o resistor de carga plena utilizado possui 4,7 k. Feito isso, a UPS ainda deve passar por um degrau de carga no-linear, comeando de 25% para 100%, e por fim, retornar a 25%. A carga no-linear de prova foi definida pela Tabela 2.1, na coluna simulao estrela.
[81]
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Com a resposta obtida nos degraus acima, a norma classifica a UPS em 3 categorias de acordo com os grficos mostrado na Figura 5.7. Nos grficos abaixo, o eixo y a porcentagem do erro mximo e mnino entre a tenso de sada e a sua referncia com relao ao valor nominal e o eixo x a durao do transiente em milissegundos disposta em escala logartmica. Logo, deve-se plotar apenas dois pontos sobre as curvas, considerando a durao do transiente, e o erro mximo e mnimo ocorridos neste transiente. As categorias definidas so: Classificao I onde o mximo e o mnimo erro permitido de apenas 30% para qualquer valor de transiente; Classificao II onde, para transientes com durao menor que 1 ms, permitido qualquer valor erro tanto em sobretenso ou afundamento; Classificao III onde qualquer nvel de sobretenso admissvel durante 1 ms, e qualquer nvel de afundamento admissvel durante 10 ms.
Figura 5.7 - Classificaes da performance dinmica da tenso de sada da UPS. Fonte: (IEC62040-3, 1999)
5.2.1. Controle Multiloop com Corrente do Capacitor Usando a mesma simulao da Figura 5.1, foram escolhidos os instantes e , para que os degraus de sobrecarga e de afundamento sejam aplicados, respectivamente. Isso porque, a tenso de sada nesses instantes possui o valor de pico, sendo a pior situao para um degrau de carga. A resposta obtida durante a alimentao de uma carga linear resistiva apresentada na Figura 5.8. Nela, tanto o degrau de carga positivo quanto o negativo so mostrados em detalhe, bem
[82]
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como o desempenho dinmica da UPS, que plotada na cor magenta das curvas a direita da Figura 5.8. Nessas curvas, as classificaes definidas em (IEC62040-3, 1999) so sobrepostas na curva de performance, onde, a curva em preto representa o limite da Classificao I, a curva em vermelho representa os limites da Classificao II, e, por fim, a curva em azul, os limites da Classificao III.
100 7.73% 0.8ms
Variao de Vo (%)
200
Amplitude (V, A)
100 0 -100 -200 0 0.005 0.01 0.015 0.02 0.025
50 0 -50 -100 -1 10 100
-22.24% 0.8ms 10
0
10
10
10
Tempo (s)
Tempo (ms)
Variao de Vo (%)
200
Amplitude (V, A)
100 0 -100 -200 0 0.005 0.01 0.015 0.02 0.025
50 0 -50 -100 -1 10
21.97% 1.7ms
-49.26% 1.7ms 10
0
10
10
10
Tempo (s)
200
Tempo (ms)
V ref V out I load
Amplitude (V, A)
100 0 -100 -200 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
Tempo (s)
Figura 5.8 - Performance Dinmica da Tenso de sada com o controle de corrente no capacitor em degrau de carga linear.
O controle do capacitor apresentou uma resposta muito rpida para o degrau de carga linear, tendo durao de transiente menores que 2 ms. No entanto, o erro percentual durante o degrau de descida foi de aproximadamente 50%, assim, este controle j tira a UPS da classificao I, como pode ser visto na figura acima. Agora trocando a carga linear por uma no-linear com a mesma potncia nominal (Figura 5.9), o transitrio de subida muito crtico, ele provoca uma grande queda da tenso de sada fazendo que a corrente da carga fique com altos nveis. A durao do transiente de subida fica em 9 ms, os erros obtidos extrapolaram as trs categorias definidas pela norma. J a resposta do degrau de descida foi muito interessante, pois, o controle se estabilizou em menos de 0.5 ms com erros dentro dos limites da classificao I. Luis Otvio de Pdua Filho [83]
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100
Variao de Vo (%)
400
Amplitude (V, A)
50 0 -50 -100 -1 10 100
88.26% 9.1ms
200 0 -200 0 0.005 0.01 0.015 0.02 0.025
< -100% 9.1ms 10

0
10
10
10
Tempo (s)
Tempo (ms)
Variao de Vo (%)
200
Amplitude (V, A)
100 0 -100 -200 0 0.005 0.01 0.015 0.02 0.025
50 0 -50 -100 -1 10
25.16% 0.3ms
-5.99% 0.3ms 10
0
10
10
10
Tempo (s)
200
Tempo (ms)
V ref V out I load
Amplitude (V, A)
100 0 -100 -200 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
Tempo (s)
Figura 5.9 - Performance Dinmica da Tenso de sada com o controle de corrente no capacitor em degrau de carga no-linear.
5.2.2. Controle Multiloop com Corrente do Indutor O controle com corrente do indutor foi testado sobre as mesmas condies da seo anterior. O degrau de carga linear apresentado na Figura 5.10 e o degrau de carga no-linear mostrado na Figura 5.11, com os mesmos detalhes das figuras do desempenho dinmico do controle com corrente do capacitor. O controle com corrente do indutor se comportou de maneira mais suave que o anterior, sem erros grandes, porm tem uma resposta mais lenta. J na anlise com carga linear o tempo de acomodao foi aproximadamente 8 ms, cerca de 5 vezes maior que o controle com o capacitor. Como os maiores erros ficaram entre 22%, esta resposta ainda pode ser classificada como I. Quando aplicados os degraus de carga no-linear, novamente o controle teve um erro grande durante o degrau de subida, com um afundamento de 70% em relao referncia, tendo tempo de acomodao em 34 ms, assim, ele fica fora das classificaes especificadas pela norma. J o degrau de descida praticamente igual ao de carga linear.
[84]
Unesp - Sorocaba
100
Variao de Vo (%)
200
Amplitude (V, A)
100 0 -100 -200 0 0.005 0.01 0.015 0.02 0.025
50 0 -50 -100 -1 10 100 -22.13% 8ms 10

0
10
10
10
Tempo (s)
Tempo (ms)
22.53% 7.9ms
Variao de Vo (%)
200
Amplitude (V, A)
100 0 -100 -200 0 0.005 0.01 0.015 0.02 0.025
50 0 -50 -100 -1 10
10
10
10
10
Tempo (s)
200
Tempo (ms)
V ref V out I load
Amplitude (V, A)
100 0 -100 -200 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
Tempo (s)
Figura 5.10 - Performance Dinmica da Tenso de sada com o controle de corrente no indutor em degrau de carga linear.
Agora os testes em regime e de performance dinmica j foram expostos, e pode-se concluir que os dois controles possuem pontos positivos e negativos opostos, ou seja, o controle com corrente do capacitor possui um excelente comportamento em regime permanente, superando o controle com corrente do indutor. Por outro lado, em performance dinmica, apesar de ser mais lento, o controle com corrente do indutor no to agressivo quanto o com corrente do capacitor, assim, ele poupa a planta e carga com menores afundamentos de tenso e sobre-correntes durante o transitrio. Assim, considerando a aplicao dos termos ressonantes de 3 e 5 harmnicas, o controle com corrente do indutor ser escolhido para implementao experimental deste trabalho, pois ele pode ser colocado na classificao I da norma IEC durante todos os testes de transitrio com exceo do degrau de subida da carga no-linear, e seu espectro harmnico est dentro dos limites impostos pela norma. Outro ponto, onde o controle com a corrente do indutor mais interessante, na corrente a ser amostrada pelo processador. O capacitor drena todas as correntes harmnicas de alta freqncia geradas pelo chaveamento PWM, com isso deve-se impor uma alta taxa de amostragem para que o
[85]
Unesp - Sorocaba
sinal de corrente do capacitor seja amostrado com fidelidade. Porm todo o desenvolvimento dos controladores foi baseado com a taxa fixa de 12 kHz, assim, a corrente do indutor que no fica com as harmnicas do chaveamento, ser melhor amostrada, gerando maior eficincia em seu controle.
100
Variao de Vo (%)
400
Amplitude (V, A)
50 0 -50 -100 -1 10 100 -72.94% 34.44ms

0 1 2 3
200 0 -200 0 0.01 0.02 0.03 0.04 0.05 0.06
10
10
10
10
Tempo (s)
Tempo (ms)
Variao de Vo (%)
200
Amplitude (V, A)
100 0 -100 -200 0 0.01 0.02 0.03 0.04 0.05 0.06
50 0 -50 -100 -1 10
15.8% 8.3ms
10
10
10
10
Tempo (s)
200
Tempo (ms)
V ref V out I load
Amplitude (V, A)
100 0 -100 -200 0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
Tempo (s)
Figura 5.11 - Performance Dinmica da Tenso de sada com o controle de corrente no indutor em degrau de carga no-linear.
5.3. Simulao da UPS trifsica

Para finalizar este captulo de simulaes, o controle multiloop com a corrente do indutor foi expandido para o caso trifsico. A Figura 5.12 mostra o esquema eltrico para a aplicao do estgio de sada da UPS trifsica. Como j havia sido discutido, o inversor trifsico adotado o composto de trs pontes H, aqui uma das sadas de cada fase foram ligadas em um ponto comum (Neutro).
[86]
Unesp - Sorocaba
Figura 5.12 - Esquema Eltrico da UPS Trifsica.
[87]
Unesp - Sorocaba
Essa simulao consiste em representar a operao usual de uma UPS trifsica com a potncia de projeto. Portanto, essa UPS deve ser capaz de fornecer a energia para o funcionamento das cargas a ela conectadas, independente do tipo de carga e sua distribuio entre as fases. Para observar o resultado de sua operao, o chaveamento de cargas lineares e no lineares foram foradas tanto na alimentao fase-fase (220 Vrms) quanto na fase-neutro (127 Vrms). Os resultados so apresentados nas Figura 5.13 a Figura 5.16.
Tenso de Fase em A: azul; em B: verde; em C: vermelho 200
Tenso (V)
100 0 -100 -200 0 50 0.01 0.02 0.03 0.04 0.05 0.06
dVa = 20V dt = 3ms
0.07
0.08
0.09
0.1
Corrente de Fase em A: azul; em B: verde; em C: vermelho
Corrente (A)
Ia = 18,1 A t = 0.083 s 0
-50
0.01
0.02
0.03
0.04
0.05
0.06
0.07
0.08
0.09
0.1
Tenso de Linha em AB: azul; em BC: verde; em CA: vermelho 400
Tenso (V)
200 0 -200 -400 0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09 0.1
Tempo (s)
Figura 5.13 - Inicializao da UPS e insero de Carga Linear (R=10) entre as fases B e C.
Como pode ser visto nas figuras desta seo, a UPS trifsica funcionou muito bem em regime permanente, tendo as mesmas caractersticas dos transitrios estudados nos itens anteriores, ou seja, muita robustez para degraus de cargas lineares, e um erro grande no incio do transitrio de carga no-linear, nas figuras, a maior variao de tenso e a durao do transiente esto em destaques. O mais importante desta simulao a confirmao da independncia das fases devido a topologia do inversor adotada. Durante a simulao aqui apresentada, as cargas foram ligadas e desligadas aleatoriamente, com isso, no houve balanceamento de cargas. No entanto, a UPS no sentiu com esta m distribuio. Note que as tenses de fase A e B no sofrem nada com o degrau da Figura 5.14 (instante 0,25 s) e o mesmo acontece com as outras figuras.
[88]
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Tenso (V)
100 0 -100 -200 0.2 0.22 0.24 0.26 0.28 0.3 0.32 0.34 0.36 0.38 0.4 dVc = 90 V dt = 55 ms
Corrente de Fase em A: azul; em B: verde; em C: vermelho 200
Corrente (A)
100 0 -100 -200 0.2 lc > 200 A 0.22 0.24 0.26 0.28 0.3 0.32 0.34 0.36 0.38 0.4
Tenso (V)
200 0 -200 -400 0.2 0.22 0.24 0.26 0.28 0.3 0.32 0.34 0.36 0.38 0.4
Tempo (s)
Figura 5.14 - Insero de Carga No-Linear (Nominal Estrela) na tenso de fase C.

Tenso (V)
100 0 -100 -200 0.45 200 0.5 0.55 0.6 0.65 dVc = 50 V dt = 40 ms
Corrente (A)
Ic = 142 A 100 0 -100 -200 0.45 0.5 0.55 0.6 0.65
Tenso (V)
200 0 -200 -400 0.45 0.5 0.55 0.6 0.65
Tempo (s)
Figura 5.15 - Desligamento das cargas anteriores e insero de Carga No-linear (Nominal Delta) na tenso de linha BC.
[89]
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Tenso (V)
100 0 -100 -200 0.7 50 0.72 0.74 0.76 0.78 0.8 0.82 0.84 0.86 0.88 dVa = 20 V dt = 3 ms
Corrente (A)
Ib = 41 A 0
Ia = 16 A
-50 0.7
0.72
0.74
0.76
0.78
0.8
0.82
0.84
0.86
0.88
Tenso (V)
200 0 -200 -400 0.7 0.72 0.74 0.76 0.78 0.8 0.82 0.84 0.86 0.88
Tempo (s)
Figura 5.16 - Insero de carga linear (
) na tenso de fase A.
[90]
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CAPTULO 6
6. Prottipo Experimental
No captulo anterior, a eficcia do controle multi-loop pde ser testada tanto em regime permanente quanto em transitrios de cargas. O controle multi-loop com corrente do indutor de sada na malha interna foi escolhido para implementao experimental, pois apesar de ter um desempenho um pouco inferior em regime permanente, em relao ao controle com corrente do capacitor, ele mais robusto a perturbaes na carga, com picos de correntes menores. Neste captulo, sero apresentados os equipamentos e os passos necessrios para que o estgio de sada projetado seja colocado em operao. Depois de deixar funcional o hardware, a DLL (Anexo C) que contm o controle multi-loop com a corrente do indutor foi passada para o DSP. Os resultados dos testes com o prottipo sero apresentados com mais detalhes nas sees a seguir.
6.1. Hardware
A planta do estgio de sada de uma UPS monofsica foi discutida no captulo 2. No entanto, alguns componentes tiveram que ser modificados para que se encaixassem nos valores comerciais. A lista de componentes usados no prottipo experimental pode ser encontrada na tabela abaixo.
Tabela 6.1 - Componentes da planta do prottipo implementado.
Descrio IGBTs (Ponte H) Capacitor do Link CC Ponte Retificadora Indutor de sada Capacitor de sada
Fabricante Semikron Epcos Semikron Jotrans Lorenzeti
Modelo Caracterstica SKM75GB128D 2 unidades ligadas em paralelo 8KD25/08 2 unidades ligadas em srie
[91]
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Quanto s cargas de teste, foram utilizados: um banco de resistncia CA, que pode atingir vrias resistncias com as combinaes de suas chaves (vide Tabela 6.2); e a carga no-linear foi montada com um resistor de linha ( ), uma ponte retificadora no controlada, quatro capacitores de ligados em srie e um banco de resistncia CC (vide Tabela 6.3).
Tabela 6.2 - Resistncias do Banco de Resistores CA.
Chave/Potncia ( 0,2 0,3 0,5 1,0
Resistncia ( 1,425 0,968 0,580 0,292
Tabela 6.3 - Resistncias do Banco de Resistores CC.
Resistncia ( Chave/Potncia ( 0,2 0,3 0,5 1,0 ) 0,626 0,407 0,244 0,121
Alm dos componentes de potncia citados, para implementar o controle digital, ainda devese discutir os circuitos de condicionamento de sinais, que preparam os sinais medidos da planta para o DSP, e tambm, o sinais que o DSP envia para planta. Para entender como funcionar o fluxo de sinais no prottipo, pode-se analisar a Figura 6.1, nela esto descritas as ligaes fsicas entre as placas. A seguir encontra-se a descrio da funo de cada placa: - Sensores: necessrio medir as tenses da rede e da sada da UPS, bem como a corrente do indutor de sada. Assim, foram utilizado sensores de efeito Hall para medir estas grandezas. O transdutor de tenso o LV-20-P e o transdutor de corrente o LA-55-P, ambos fabricados pela LEM. Eles transmitem um valor de corrente proporcional ao sinal que esto medindo. - Interface AD (Apndice A.2): esta placa recebe os sinais de corrente enviados pelos sensores, os quais so convertidos para tenso atravs de um trimpot. Este ltimo que regula o ganho dos sensores e , isso porque, antes de ir para a placa Conexo Texas, os sinais medidos devem estar em um range de , assim, devemos ajustar o trimpot para que quando o transdutor ler o sinal no fundo da escala desejado, o valor de tenso seja de . - Conexo Texas (Apndice A.1): o sinal medido chega com algum valor entre , porm o conversor A/D do DSP s trabalha com um sinal de entrada de 0 a 3 V. Portanto, nesta placa, contm alguns circuitos analgicos que transformam o sinal da placa Interface AD/PWM para um range de 0 a 3 V. Esta placa ainda contm outras funcionalidades, como um conversor D/A, fundamental no desenvolvimento e verificao do controle implementado no DSP. - DSP: o processador escolhido para implementao o TMS320F2812 da Texas, o qual trabalha com ponto fixo, com palavras de 32 bits, e pode operar com at 150 MHz. Ele est embarcado em um kit de desenvolvimento chamado de eZdspTMF2812, fabricado pela Spectrum Digital. Esse kit se encaixa com a placa Conexo Texas, recebendo ou enviando as informaes para o [92] Luis Otvio de Pdua Filho
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resto do prottipo atravs dela. Depois de converter os sinais de entrada, e executar o controle multi-loop, o DSP gera o sinal de comando para o PWM. Novamente, o DSP trabalha com sinal de 0 a 3 V e envia-o para a placa Interface AD/PWM. - Interface PWM (Apndice A.2): esta placa recebe o sinal de comando para o PWM e gera um sinal negado do recebido, os dois sinais passam por um circuito optoacoplador, o que isola as placas anteriores de alguma possvel falha do inversor. Depois do opto, os dois sinais so um trem de pulsos de 0 a 5 V, que vo para a placa Disparadores. - Interface Disparadores (Apndice A.3): os IGBTs descritos na Tabela 6.1 so controlados pelo driver da Semikron SKHI 23/12. Sendo que esses drivers precisam de um sinal de PWM que varie de 0 a 15 V. Portanto, a placa Interface Disparadores recebe o sinal de comando do PWM da placa Interface AD/PWM e os converte para um trem de pulsos de 0 a 15 V, podendo envia-lo, assim, para o circuito driver dos IGBTs. - Proteo (Apndice A.4): o DSP pode ser programado para atender uma interrupo externa chamada de TRIP, quando o seu pino vai para nvel lgico 0. Com o intuito de criar uma rotina de proteo, foi desenvolvido um circuito comparador que possui 4 entradas, sendo que se alguma delas tiver valor maior que 2,5 V ou menor que -2,5 V, a sada do circuito ir para nvel baixo.
SENSOR Va
+15 V GND -15V CONEXO TEXAS
+5V GND DSP SENSOR Vb
SENSOR Vc
6 Cabos De 4 vias
CABO Flat 10 vias - PWM CABO Flat 20 vias - GPIO SENSOR Ifa INTERFACE AD / PWM SENSOR Ifb
1 CABO 4 vias - TRIP CABO Flat 20 vias - AD
+5V GND -5V PROTEO
4 fios
8 Cabos DB9 9 vias
SENSOR Ifc
INTERFACE DISPARADORES
6 Cabos Flat 14 pinos
PONTE H Fase A
PONTE H Fase B
PONTE H Fase C
Figura 6.1 - Distribuio das placas de condicionamento do prottipo da UPS.
[93]
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Todos os circuitos descritos foram montados. No entanto, apenas uma ponte H ser implementada neste trabalho, ou seja, o prottipo o estgio de sada de uma UPS monofsica. Abaixo possvel ver algumas imagens do prottipo montado na bancada do Laboratrio do GASI Grupo de Automao de Sistemas Integrveis, na Unesp de Sorocaba.
Figura 6.2 - Fontes de Alimentao CC: A Direita, +- 15V; A Esquerda, +- 5V.
Figura 6.3 - Placas de Condicionamento de Sinais: Conexo Texas, Proteo, Interface AD/PWM e Disparadores.
Figura 6.4 - Sensores de Tenso e Corrente por Efeito Hall.
[94]
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Figura 6.5 - Inversor (Ponte H) Semikron e viso geral da planta na bancada.
Figura 6.6 - Carga No-Linear de teste.
Figura 6.7 - Banco de Cargas Resistivas CA.
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6.2. Software
Para comear a trabalhar com o DSP da Texas, vale consultar o datasheet do processador (2007), pois ele contm toda a arquitetura do DSP e ensina como trabalhar com os perifricos que esto embarcados na pastilha do TMS320F2812. Outro arquivo fundamental o IQmath library (2002), que ensina como trabalhar com a lgica de ponto fixo disponvel para o DSP. A linguagem de programao utilizada pelo software CodeComposer (descarrega e trabalha online com o DSP da Texas) a C, o que facilita muito o desenvolvimento do programa, j implementado atravs das DLLs durante as etapas de simulao da UPS. O programa que executa o controle multi-loop com corrente do indutor apresentado no Anexo D. Vale destacar alguns pontos que no so triviais quanto ao desenvolvimento deste algoritmo: - Configurao do Conversor D/A: o conversor D/A que est instalado na placa Conexo Texas recebe os dados digitais serialmente para 4 sadas analgicas. Ele est ligado aos pinos do DSP que permitem uma comunicao serial via SPI (do ingls, Serial Peripheral Interface). Portanto devese tomar muito cuidado com esta transmisso de dados, para que o DSP seja capaz de carregar os 4 canais durante apenas um ciclo de amostragem, caso contrrio, o DSP tenta carregar uma nova palavra no D/A, trucando as informaes. Neste programa, escolhido um Baud Rate adequado, foi definido que ao amostrar um sinal, o DSP envia uma palavra para o canal 0 do D/A, quando terminar a transmisso uma interrupo gerada e uma nova palavra enviada para o canal 1, e assim, sucessivamente, at o canal 3, tudo isso antes de acontecer uma nova amostragem. Trabalhando com a interrupo do SPI, pode-se deixar o DSP livre para executar outras atividades (gerar o sinal de PWM, por exemplo). - Configurao do PWM: o PWM senoidal no DSP da Texas pode ser configurado com a ajuda de um dos timers, que tem o papel de ser a portadora triangular. Por exemplo, a amostragem desta UPS ocorre a cada 12 kHz, para isso um timer configurado para contar at 6250 e disparar uma interrupo. Se o timer operar no modo Up/Down, ele sara de 0 at 6250 em um ciclo e depois retornar a 0 no prximo ciclo, assim, preciso pegar o sinal de sada do controle multiloop e compar-lo com o valor do timer em um determinado instante. Antes de comparar, deve-se ter certeza que o sinal foi convertido para um valor entre 0 e 6250. - IQmath: a lgica de ponto fixo que defini a quantidade de nmeros depois da virgula tero as variveis declaradas como IQ. Qualquer operao com este tipo de varivel tem seu comando especfico, logo, muito fcil confundir com os smbolos usuais, daqui vem a importncia do documento IQmath Library (2002), que lista as funes dessa biblioteca.
6.3. Resultados
Depois que o hardware e o software foram montados e testados. Os resultados foram obtidos em partes, comeando pelo funcionamento do gerador de referncia, passando pelo chaveamento do conversor, e finalmente, trabalhando com o controle em malha fechada.
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6.3.1. PLL monofsico No captulo 4, foi desenvolvido o algoritmo para gerao da referncia de tenso para a UPS, usando um PLL. Com o algoritmo implementado no DSP, os resultados podem ser vistos nas Figura 6.8 Figura 6.10. Aqui s foi usado um sensor de tenso ajustado com como , e os sinais mostrados nas figuras abaixo foram colocados nas sadas do DAC da placa Conexo Texas e coletados com o auxlio de um osciloscpio. importante salientar que o DAC considera como , logo a escala do grficos abaixo de 124V/div.
Figura 6.8 - Referncia da UPS sincronizada com o sinal da Rede.
Figura 6.9 - Queda da Rede sem perder o sinal de referncia.
Na Figura 6.8, o algoritmo de gerao de referncia est em regime, pois com a rede estabilizada em , a sada do algoritmo est fornecendo um seno em fase com a rede na amplitude de . Um ponto interessante desta figura, que a rede apresenta uma pequena
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Unesp - Sorocaba
distoro do sinal de tenso, porm o PLL no replica este erro na sada, o que garante um seno perfeito como referncia para o controle da tenso de sada da UPS. Durante uma interrupo da rede, o algoritmo no pode interromper a gerao do sinal de referncia. Para que isso no ocorra, a lgica implementada neste algoritmo continua gerando este sinal sem nenhuma modificao, como mostrado na Figura 6.9. Agora o algoritmo passa a funcionar sem a rede, porm, quando a rede voltar com seu valor nominal, o sinal de referncia pode no estar mais em fase com a rede (Figura 6.10). Assim, o PLL sofrer um transitrio antes de entrar em sincronismo novamente. Depois que este perodo de oscilao termina, o algoritmo passa a enviar o sinal do PLL como referncia, este instante est indicado na Figura 6.10.
Figura 6.10 - Retorno da Rede e o instante de sincronismo.
6.3.2. PWM em malha aberta O prximo recurso que foi testado o chaveamento PWM no inversor. Novamente, nesta etapa s foi utilizado um sensor de tenso, medindo a rede para o funcionamento do gerador de referncia, calibrado com o mesmo valor do item anterior. O sinal de gerado pelo algoritmo foi colocado na sada do PWM do DSP. Foi definido anteriormente, que seria mais interessante trabalhar com PWM de 3 nveis. Portanto, foi necessrio usar duas sadas PWM, uma gerada a partir do sinal de referncia, e a outra, a partir do sinal de referncia negado. A Figura 6.11 o resultado da sada do PWM em 3 nvel em malha aberta. O Link CC foi ajustado para e o sinal de referncia est com amplitude de , os sinais de tenso no link CC e na sada da ponte H foram medidos com uma ponteira de alta tenso da Tektronix, e a sua escala de 100V/div. O Sinal de referncia obtido pela sada do DAC e a sua escala contnua com
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124V/div. Como o DSP est atuando em malha aberta, no h compensao e o PWM segue o mximo permitido pelo link CC.
Figura 6.11 - Tenso de Sada do conversor gerada pelo PWM.
Na Figura 6.12, o filtro LC de sada foi inserido na planta. Assim, a tenso de sada passou a ser medida sobre o capacitor e tambm a corrente do indutor foi monitorada com uma ponteira, que est com 2 A/div no grfico, j que ela ser instrumentada nos prximos testes. Aqui, fica evidente a ao do filtro passa-baixa, pois a sada da ponte H ficou praticamente um seno puro, ainda no seguindo a referncia, j que a UPS continua com a malha aberta. A figura abaixo foi capturada em modo contnuo, e por isso, fica ntida a quantidade de rudo que o inversor gera na corrente do indutor. Esse rudo uma das grandes dificuldades do prottipo, pois pode acionar o circuito de proteo desnecessariamente.
Figura 6.12 - Tenso de Sada no filtro LC gerada pelo PWM.
[99]
Unesp - Sorocaba
6.3.3. Controle Multi-loop sem carga Agora que as funcionalidades do DSP foram testadas e o algoritmo de referncia est funcionando corretamente, a malha do controle de tenso de uma das fases foi fechada. Portanto, sero utilizados mais um transdutor de tenso para medir a tenso de sada da UPS (configurado para como ), e mais um transdutor de corrente para medir a corrente do indutor de sada (configurado para como ). Na Figura 6.13, podem ser encontradas as tenses de referncia u ref (PLL) e V out do filtro LC, ambas com 124 V/div, a corrente do indutor do filtro de sada, com 4 A/div, e ainda o erro entre as tenses de referncia e de sada, com 12,4 V/div. No item a), o controle foi implementado sem o termo ressonante na malha externa de tenso e no item b) o termo ressonante sintonizado em foi inserido no controle. Fica evidente a importncia do termo ressonante, pois ele conseguiu reduzir um erro de de pico para de pico, aproximadamente.
Figura 6.13 - Controle Multi-loop sem carga a) sem o termo ressonante na malha externa de tenso; b) com o termo ressonante de primeira ordem.
Figura 6.14 - Controle Multi-loop da tenso de sada sem carga (coletado por ponteiras de tenso e corrente).
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Unesp - Sorocaba
Como pode ser visto na Figura 6.15 (regime permanente do controle sem carga), o link CC foi fixado em , o que permite que o inversor trabalhe com uma certa liberdade, j que este deve gerar uma tenso de apenas . Nesta figura a corrente medida apresentada com a escala de 5 A/div, e os sinais de tenso com 100 V/div. 6.3.4. Controle Multi-loop com carga Resistiva Com o estgio de sada funcionando sem carga, o prximo teste verificar o resultado quando a UPS alimentar cargas lineares. As mesmas configuraes dos testes anteriores foram aplicadas aqui, porm, a rotina de proteo comeou atuar constantemente durante a inicializao. Aps um estudo das possveis causas, foi constado que um fundo de escala de era muito pouco para os sensores de tenso, devido ao chaveamento de . Para corrigir este problema, os sensores de tenso foram ajustados para que seja equivalente a . Como j foi descrito, um banco de cargas resistivas CA (Tabela 6.2) foi utilizado neste teste. Aps a UPS entrar em regime, as chaves do banco foram ligadas seqencialmente at que se atingisse a mxima corrente. A Figura 6.15 mostra os resultados coletados pelo DAC no item a) onde a escala dos sinais de tenso 140 V/div, a escala do sinal de corrente 8 A/div e a escala do sinal de erro de 70 V/div. E tambm o item b) mostra os resultados obtidos com as ponteiras de alta tenso, onde, para os sinais de tenso, a escala de 100 V/div e para os sinais de corrente, 5 A/div, o modo de captura do osciloscpio foi alterado para mostrar a mdia de 16 amostras, para que os rudos de corrente j discutidos no polussem a imagem.
Figura 6.15 - Controle Multi-loop com Carga resistiva a) coletada do DAC do DSP b) coletado por ponteiras de tenso e corrente.
A figura acima confirma que o controle multi-loop j consegue obter um bom resultado em regime somente com o termo ressonante de . A corrente mxima de pico atingida foi em torno de , o que resulta em uma potncia de aproximadamente . A carga resistiva, por ser muito maior que o filtro LC, fez com que a corrente do indutor ficasse praticamente em fase com a tenso. Outra conseqncia de inserir uma carga, foi a queda da tenso no link CC, como mostra a Figura 6.15.b). Isso ocorre, pois ainda a tenso CC do inversor no est sendo controlada, mas isso no traz problemas para compensao j que a tenso de referncia est com apenas de pico. O teste de transiente de cargas no pode ser feito da mesma maneira que foi executado no ambiente de simulao, j que o banco de resistncia possui chaves manuais, ou seja, o seu
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Unesp - Sorocaba
desligamento no ocorre de forma instantnea. A Figura 6.16 apresenta um abaixamento de carga, como pode ser visto ele acontece de forma suave, e o controle se comportou muito bem, com a carga menor, o barramento CC aumenta e o erro entre a referncia diminui.
Figura 6.16 - Controle Multi-loop durante transistrio de reduo de carga resistiva.
6.3.5. Controle Multi-loop com carga No-Linear O ltimo teste realizado no prottipo foi a insero de carga no-linear padro, definida no captulo 2. O resistor da carga o banco de resistncia CC (Tabela 6.3), e o seu chaveamento gera grandes picos de corrente, assim, para que a proteo no atuasse nestes casos, o sensor de corrente foi calibrado para que seja o fundo de escala ( ).
Figura 6.17 - Controle Multi-loop com carga No-Linear a) com termo ressonante de 1 b) com termos ressonantes de 1 + 3 + 5.
Assim como no teste anterior, a UPS foi ligada sem carga at que ela entrasse em regime. Aps atingir o regime, o banco de resistores foi chaveado e o resultado pode ser visto na Figura 6.17.a). Observa-se que o erro ficou bem grande nos picos de corrente, sendo que esta figura [102] Luis Otvio de Pdua Filho
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bastante semelhante a Figura 5.5 (Simulao sem os termos ressonantes de 3 e 5 harmnica. Para melhorar a resposta nestas condies, foi necessrio inserir os termos ressonantes de 3 e 5 harmnica. O controle modificado em regime apresentado na Figura 6.17.b), apesar da sada de tenso ainda apresentar uma distoro harmnica considervel, o erro de tenso diminui em relao ao controle sem esses termos ressonantes. A Figura 6.18 mostra a tenso de sada e a corrente da carga quando o banco de resistncias est na sua maior potncia, a corrente apresentou picos de aproximadamente (escala de 10 A/div). Com auxilio de um instrumento que mede o espectro harmnica de tenso ou corrente, pode-se verificar que a tenso de sada da UPS da Figura 6.18 possui uma DHT de aproximadamente . Novamente, o link CC no consegue se manter nos , ajustados na condio inicial.
Figura 6.18 - Controle Multi-loop com Carga No-Linear (coletado por ponteiras de tenso e corrente).
O transitrio de cargas tambm no pde ser analisado da melhor forma, devido ao mesmo problema da seo anterior (chaves manuais no banco resistivo). Na Figura 6.19, pode-se analisar um aumento de carga no-linear. A corrente demora alguns ciclos para atingir o seu valor mximo de regime, porm visvel picos de corrente de curta durao. A tenso de sada apresentou um pequeno afundamento nos ciclos iniciais, que foi compensado quando o sistema atingiu o regime novamente. Esse foi o ltimo teste realizado no prottipo. importante dizer que a UPS monofsica implementada neste projeto apresentou resultados muito semelhantes aos obtidos em simulao, apesar de existir algumas modificaes das caractersticas da planta em relao especificao descrita no Captulo 1. Os testes descritos aqui mostram que o controle funcionou perfeitamente dentro do esperado alimentadando cargas com potncia em torno de .
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Figura 6.19 - Controle Multi-loop durante transitrio de aumento de Carga No-Linear.
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CAPTULO 7
7. Consideraes Finais
O primeiro ponto a ser discutido sobre algoritmo de gerao de referncia baseado em PLL que atendeu s expectativas nesta aplicao, pois, ao detectar um sinal de tenso da rede, a referncia sincronizava em alguns microssegundos, e, na interrupo da rede, a referncia no sofreu nenhum tipo de perturbao. Vale destacar, que os resultados experimentais do algoritmo de referncia ficaram idnticos ao de simulao, mostrando a qualidade do DSP utilizado, e confirmando que o uso de DLL uma grande ferramenta para o projeto de controladores digitais, j que ela consegue simular fielmente o funcionamento do processador. J, com o estudo das duas variaes do controle multi-loop para a tenso de sada da UPS, pde-se analisar a eficincia do controle usando a corrente do capacitor do filtro de sada como varivel controlada da malha interna, e do controle usando a corrente do indutor do filtro de sada na malha interna. Deve-se ter em mente, que ambos os controles apresentaram resultados satisfatrios, atendendo aos requisitos mnimos da norma reguladora (IEC62040-3, 1999), quando se trata da resposta em regime permanente. Porm, as estratgias estudadas apresentaram transitrios com grande erro e durao maiores que o permitido pela norma. Assim, a corrente do indutor foi escolhida para implementao no prottipo experimental, pois ela teve um resultado melhor durante estes transientes, com erros menores. O controle Multi-loop com a corrente implementado no prottipo tambm gerou resultados satisfatrios. Os componentes do prottipo sofreram pequenas modificaes (Filtro LC, Capacitor do barramento CC), considerando os valores especificados para a UPS de , porm as respostas obtidas esto semelhantes ao que foi concludo no captulo 5. Isso porque, para uma boa compensao da tenso com cargas no-lineares, os termos ressonantes tiveram que ser inseridos na malha externa de tenso. O desenvolvimento deste prottipo uma grande contribuio para o estudo de UPSs ou de novos condicionadores de energia, pois a topologia do inversor de tenso (ponte completa) e o controle Multi-loop tambm so aplicados em outros dispositivos, como o DVR ou o Filtro Paralelo. Logo, futuros trabalhos podero abordar aspectos como: Luis Otvio de Pdua Filho [105]
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Desenvolver uma estratgia para que o transiente de cargas no-lineares no seja to agressivo; Montar o prottipo trifsico do estgio de sada da UPS, validando os resultados aqui obtidos em simulao; Estudar e implementar o estgio de entrada da UPS, que composto, basicamente, por um retificador de tenso controlado, se possvel com correo de fator de potncia, e o conjunto de baterias, responsvel por fornecer energia quando a rede estiver inoperante. Finalmente, este trabalho acrescentou muita experincia na formao tcnica do autor, pois este ltimo teve que enfrentar as principais etapas do desenvolvimento de um produto/tecnologia. O trabalho foi bem estruturado onde teve uma intensa pesquisa inicial sobre o assunto, buscando entender as funcionalidades e aplicaes da UPS, bem como, o que vem sendo pesquisado atualmente no assunto, tanto nas topologias quanto nas estratgias de compensao. Com a bagagem terica, foram definidos os objetivos a serem alcanados e as caractersticas da UPS a ser projetada. Depois de desenvolvida toda a especificao do estgio de sada da UPS e o seu controle em simulao, a UPS foi implementada experimentalmente, o que exigiu um intenso trabalho na montagem de placas e no desenvolvimento do software, culminando em resultados que comprovaram as concluses obtidas em simulao.
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Anexo A Gerador de Referncia Trifsico

/**************************************************************************** * PLL trifsico para UPS * * Luis Otvio - Unesp * * julho - 2008 * * ltima alterao: 18/08/2008 * ****************************************************************************/ #include <math.h> #include <float.h> __declspec(dllexport) void simuser (t, delt, in, out) double t, delt; double *in, *out; { static static static static static static static static double Kp, Ki, wn, qsi, intw; double Ts, va, vb, vc, ua, ub, uc, theta; double Apos, uaref, ubref, ucref; double dp, dpa[200], dpsoma, dpm, dpe, dw, wo, w; double pvu, pvua [200], pvusoma, pvum; double thetamed, wmed = 2*M_PI*60, Out_Mem_A, Out_Mem_B, Out_Mem_C; double Out_PLL_A, Out_PLL_B, Out_PLL_C; int i = 0, a = 0, b = 0, c = 0, k, cond_a, cond_b, cond_c;
va = in[0]; vb = in[1]; vc = in[2]; /**************************************************************************** * Inicializao de Variveis * ****************************************************************************/ Ts = pow(12000,-1); wo = 2*M_PI*60; thetamed = thetamed + Ts*wmed; if (thetamed > M_PI) { thetamed = thetamed - 2*M_PI; } /**************************************************************************** * controlador sintonizado * * atravs do mtodo cannico para eq. de 2 ordem * ****************************************************************************/ wn = 25; qsi = 1; Kp = 2*qsi*wn; Ki = wn*wn; /**************************************************************************** * gerao do erro (mdia Mvel) * ****************************************************************************/ i++; if (i == 200) i = 0; dp = va*ua + vb*ub +vc*uc; dpsoma = dpsoma + dp - dpa[i]; dpa[i] = dp; dpm = dpsoma/200; dpe = -dpm;
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/**************************************************************************** * saida PLL * ****************************************************************************/ intw = intw + Ki*Ts*dpe; dw = intw + Kp*dpe; w = dw + wo; theta = theta + Ts*w; if (theta > M_PI) { theta = theta - 2*M_PI; } ua = sin(theta); ub = sin(theta - 2*M_PI/3); uc = sin(theta - 4*M_PI/3); /**************************************************************************** * Detector de Sequencia positiva * ****************************************************************************/ uaref = sin(theta + M_PI_2); ubref = sin(theta - 2*M_PI/3 + M_PI_2); ucref = sin(theta - 4*M_PI/3 + M_PI_2); pvu = va*uaref + vb*ubref + vc*ucref; pvusoma = pvusoma + pvu - pvua[i]; pvua[i] = pvu; pvum = pvusoma/200; Apos = 2*pvum/3; /**************************************************************************** * Sincronia para UPS * ****************************************************************************/ if ((dpm > -0.01) && (dpm < 0.01) && (Apos > 0.75)) { if(k<600) k++; } else k = 0; Out_Mem_A = sin(thetamed + M_PI_2); Out_Mem_B = sin(thetamed - 2*M_PI/3 + M_PI_2); Out_Mem_C = sin(thetamed - 4*M_PI/3 + M_PI_2); Out_PLL_A = sin(theta + M_PI_2); Out_PLL_B = sin(theta - 2*M_PI/3 + M_PI_2); Out_PLL_C = sin(theta - 4*M_PI/3 + M_PI_2); if (((Out_Mem_A - Out_PLL_A) < 0.05) && ((Out_Mem_A - Out_PLL_A) > -0.05)) a = 1; else a = 0; if (((Out_Mem_B - Out_PLL_B) < 0.05) && ((Out_Mem_B - Out_PLL_B) > -0.05)) b = 1; else b = 0; if (((Out_Mem_C - Out_PLL_C) < 0.05) && ((Out_Mem_C - Out_PLL_C) > -0.05)) c = 1; else c = 0; if (k > 500) { if (a == 1) { wmed = w; cond_a = 1; }
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if (b == 1) cond_b = 1; if (c == 1) cond_c = 1;
} if (cond_a == 0) uaref = 180*sin(thetamed + M_PI_2); else uaref = 180*sin(theta + M_PI_2); if (cond_b == 0) ubref = 180*sin(thetamed - 2*M_PI/3 + M_PI_2); else ubref = 180*sin(theta - 2*M_PI/3 + M_PI_2); if (cond_c == 0) ucref = 180*sin(thetamed - 4*M_PI/3 + M_PI_2); else ucref = 180*sin(theta - 4*M_PI/3 + M_PI_2); if ((Apos < 0.75) && (cond_a == 1) && (cond_b == 1) && (cond_c == 1)) { cond_a = 0; cond_b = 0; cond_c = 0; thetamed = theta; } out[0] = ua; out[1] = ub; out[2] = uc; out[3] = w/(2*M_PI); out[4] = theta; out[5] = Apos; out[6] = uaref; out[7] = ubref; out[8] = ucref; }
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Anexo B Controle Multiloop com corrente do Capacitor

/**************************************************************************** * Controle Multiloop com a Corrente do Capacitor * * Luis Otvio - Unesp * * julho - 2008 * ****************************************************************************/ #include <math.h> #include <float.h> __declspec(dllexport) void simuser (t, delt, in, out) double t, delt; double *in, *out; { static static static static static static static static static static static static double Kvo, Kic, LimI; double Evo, Evoress[3], Outress[3] , Eic, Eic_ant, Icref; double Prop, Int, Der, PID; int i = 0, j, k=0, flagpll; double a0, a1, a2, b0, b1, b2; double Vref_pu, Vo_pu, pwm, Ic_pu, uref; double Ts, wo, K, Kn, Kp, Ki, Kd, Kfwd; double Kp_pll, Ki_pll, wn, qsi, intw, wmed = 2*M_PI*60, thetamed; double u, theta, A, saidamem, saidapll; double dp, dpa[200], dpsoma, dpm, dpe, dw, w; double pvu, pvua [200], pvusoma, pvum; int i_pll = 0, j_pll, k_pll, a, b;
Vref_pu = in[3]; Vo_pu = in[2]; Ic_pu = in[1]; /**************************************************************************** * Inicializao de Variveis * ****************************************************************************/ Ts = pow(12000,-1); wo = 2*M_PI*60; K = 4.4;//5 Kp = 2.75;//3; Ki = 100; Kd = 4.4608*0.000000001; Kfwd = 0.72464; /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*60 * ****************************************************************************/ a0 = 1.00000000000000; a1 = -1.99380106303549;//-1.99734893706268; a2 = 0.99477853206349;//0.99833499475163; b0 = 0.00261073396826;//5.02497507872552; b1 = 0;//-9.98674468531338; b2 = -0.00261073396826;//4.96669989503264; /**************************************************************************** * Algoritmo p/ Referncia * ****************************************************************************/
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thetamed = thetamed + Ts*wmed; if (thetamed > M_PI) { thetamed = thetamed - 2*M_PI; }
/**************************************************************************** * controlador sintonizado * * atravs do mtodo cannico para eq. de 2 ordem * ****************************************************************************/ wn = 25; qsi = 1; Kp_pll = 2*qsi*wn; Ki_pll = wn*wn; /**************************************************************************** * gerao do erro (mdia Mvel) 1 * ****************************************************************************/ i_pll++; if (i_pll == 200) i_pll = 0; dp = Vref_pu*u; dpsoma = dpsoma + dp - dpa[i_pll]; dpa[i_pll] = dp; dpm = dpsoma/200; dpe = -dpm; /**************************************************************************** * saida PLL 1 * ****************************************************************************/ intw = intw + Ki_pll*Ts*dpe; dw = intw + Kp_pll*dpe; w = dw + wo; theta = theta + Ts*w; if (theta > M_PI) { theta = theta - 2*M_PI; } u = sin(theta); /**************************************************************************** * Detector de Amplitude * ****************************************************************************/ pvu = Vref_pu*sin(theta + M_PI_2); pvusoma = pvusoma + pvu - pvua[i_pll]; pvua[i_pll] = pvu; pvum = pvusoma/200; A = 2*pvum; /**************************************************************************** * Sincronia para UPS * ****************************************************************************/ saidamem = sin(thetamed+M_PI_2); // esta a sada com um seno perfeito saidapll = sin(theta+M_PI_2); // esta a sada gerada pelo PLL if (((saidamem - saidapll) < 0.05) && ((saidamem - saidapll) > -0.05)) { j_pll = 1; // j_pll o flag que indica se as duas sadas (seno } //perfeito e PLL) so aproximadamente iguais: else // j_pll = 1, sinais com mesmo valor { // j_pll = 0, sinais com valores diferentes
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j_pll = 0; } if ((dpm > -0.01) && (dpm < 0.01) && (A > 0.5)) { //k_pll uma varivel que incrementada if (k_pll<600) k_pll++; //quando o erro do pll aprox. 0 e a } // amplitude da rede maior q 0.5 else k_pll = 0; // caso contrario, k_pll = 0 if ((k_pll > 500) && (j_pll==1)) { //com os flags nas condioes ideais wmed = w; // ocorre a transio b = 1; // atualizando a frequencia do seno perfeito } // levando o flag b = 1 if (b == 0) { uref = 180*0.0046*sin(thetamed + M_PI_2); } else { uref = 180*0.0046*sin(theta + M_PI_2); } if ((A < 0.5) && (b == 1)) // est a condio quando a rede cai { // caso a amplitude da rede seja < 0.5 pu b = 0; // b volta pra 0, thetamed = theta; // o angulo de fase atual do pll } // vai para o seno perfeito /*************************************************************************** * Malha Externa Tenso * ***************************************************************************/ Evo = uref - Vo_pu; Evoress[2] Evoress[1] Evoress[0] Outress[2] Outress[1] Outress[0] a2*Outress[2])/a0; = = = = = = Evoress[1]; Evoress[0]; Evo; Outress[1]; Outress[0]; (b0*Evoress[0]+b1*Evoress[1]+b2*Evoress[2]-a1*Outress[1]-
Icref = K*Evo + 100*Outress[0]; Eic_ant = Eic; Eic = Icref - Ic_pu;
Prop = Kp*Eic; Int = Int + Ki*Ts*Eic; Der = Kd*(Eic - Eic_ant)/Ts; /*************************************************************************** * PID com saturao Dinmica * ***************************************************************************/ LimI = 1-Eic*Kp; //Definindo o limite para o integrador da corrente if (Eic<0) LimI = 1+Eic*Kp; // Definindo o limite para Eic < que zero if (LimI<0) LimI=0;
if(Int<(-LimI)) Int=(-LimI);
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else { if(Int>LimI) Int=LimI; } PID = Prop + Int + Der; pwm = PID + Kfwd*Vo_pu; if (pwm >= 1) pwm = 1; if (pwm <= -1) pwm = -1; out[0] = pwm; out[1] = uref; }
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Anexo C Controle Multiloop com corrente do Indutor

/**************************************************************************** * Controle Multiloop com a Corrente do Indutor * * Luis Otvio - Unesp * * julho - 2008 * ****************************************************************************/ #include <math.h> #include <float.h> __declspec(dllexport) void simuser (t, delt, in, out) double t, delt; double *in, *out; { static static static static static static static static static static static static static static double Kvo, Kic, LimI; double Evo, Evoress[3], Outress[3] , Eil, Eil_ant, Ilref; double Prop, Int, Der, PID; int i = 0, j, k=0, flagpll; double a0, a1, a2, b0, b1, b2; double a3, a4, a5, b3, b4, b5, Evoress3h[3], Outress3h[3]; double a6, a7, a8, b6, b7, b8, Evoress5h[3], Outress5h[3]; double Vref_pu, Vo_pu, pwm, Il_pu, uref; double Ts, wo, K, Kn, Kp, Ki, Kd, Kfwd; double Kp_pll, Ki_pll, wn, qsi, intw, wmed = 2*M_PI*60, thetamed; double u, theta, A, saidamem, saidapll; double dp, dpa[200], dpsoma, dpm, dpe, dw, w; double pvu, pvua [200], pvusoma, pvum; int i_pll = 0, j_pll, k_pll, a, b;
Vref_pu = in[3]; Vo_pu = in[2]; Il_pu = in[0]; /**************************************************************************** * Inicializao de Variveis * ****************************************************************************/ Ts = pow(12000,-1); wo = 2*M_PI*60; K = 3.5;//3.5 5; Kn = 100; Kp = 2.5;//2.5 3; Ki = 100; Kd = 4.4608*0.000000001; Kfwd = 0.72464; /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*60 * ****************************************************************************/ a0 = 1.00000000000000; //1.00000000000000; a1 = -1.99734893706268; //-1.99380106303549; a2 = 0.99833499475163; //0.99477853206349; b0 = 0.001*0.83250262418400;//0.00261073396826; b1 = 0.001*-0.00000000000044;//0; b2 = 0.001*-0.83250262418355;//-0.00261073396826;
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/**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*180 * ****************************************************************************/ a3 = 1.00000000000000; //1.00000000000000; a4 = -1.98948121979922; //-1.99380106303549; a5 = 0.99833827187123; //0.99477853206349; b3 = 0.001*0.83086406438571;//0.00261073396826; b4 = 0.001*0.00000000000022;//0; b5 = 0.001*-0.83086406438593;//-0.00261073396826; /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*300 * ****************************************************************************/ a6 = 1.00000000000000; //1.00000000000000; a7 = -1.97383833399923; //-1.99380106303549; a8 = 0.99834478756134; //0.99477853206349; b6 = 0.001*0.82760621932798;//0.00261073396826; b7 = 0.001*0.00000000000022;//0; b8 = 0.001*-0.82760621932831;//-0.00261073396826; /**************************************************************************** * Algoritmo p/ Referncia * ****************************************************************************/ thetamed = thetamed + Ts*wmed; if (thetamed > M_PI) { thetamed = thetamed - 2*M_PI; } /**************************************************************************** * controlador sintonizado * * atravs do mtodo cannico para eq. de 2 ordem * ****************************************************************************/ wn = 25; qsi = 1; Kp_pll = 2*qsi*wn; Ki_pll = wn*wn; /**************************************************************************** * gerao do erro (mdia Mvel) 1 * ****************************************************************************/ i_pll++; if (i_pll == 200) i_pll = 0; dp = Vref_pu*u; dpsoma = dpsoma + dp - dpa[i_pll]; dpa[i_pll] = dp; dpm = dpsoma/200; dpe = -dpm; /**************************************************************************** * saida PLL 1 * ****************************************************************************/ intw = intw + Ki_pll*Ts*dpe; dw = intw + Kp_pll*dpe; w = dw + wo; theta = theta + Ts*w; if (theta > M_PI)
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{ theta = theta - 2*M_PI; } u = sin(theta);
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/**************************************************************************** * Detector de Amplitude * ****************************************************************************/ pvu = Vref_pu*sin(theta + M_PI_2); pvusoma = pvusoma + pvu - pvua[i_pll]; pvua[i_pll] = pvu; pvum = pvusoma/200; A = 2*pvum; /**************************************************************************** * Sincronia para UPS * ****************************************************************************/ saidamem = sin(thetamed+M_PI_2); // esta a sada com um seno perfeito saidapll = sin(theta+M_PI_2); // esta a sada gerada pelo PLL if (((saidamem - saidapll) < 0.05) && ((saidamem - saidapll) > -0.05)) { j_pll = 1; // j_pll o flag que indica se as duas sadas (seno } //perfeito e PLL) so aproximadamente iguais: else // j_pll = 1, sinais com mesmo valor { // j_pll = 0, sinais com valores diferentes j_pll = 0; } if ((dpm > -0.01) && (dpm < 0.01) && (A > 0.5)) { //k_pll uma varivel que incrementada if (k_pll<600) k_pll++; //quando o erro do pll aprox. 0 e a } // amplitude da rede maior q 0.5 else k_pll = 0; // caso contrario, k_pll = 0 if ((k_pll > 500) && (j_pll==1)) { //com os flags nas condioes ideais wmed = w; // ocorre a transio b = 1; // atualizando a frequencia do seno perfeito } // levando o flag b = 1 if (b == 0) { uref = 180*0.0046*sin(thetamed + M_PI_2); } else { uref = 180*0.0046*sin(theta + M_PI_2); } if ((A < 0.5) && (b == 1)) // est a condio quando a rede cai { // caso a amplitude da rede seja < 0.5 pu b = 0; // b volta pra 0, thetamed = theta; // o angulo de fase atual do pll } // vai para o seno perfeito /**************************************************************************** * Malha Externa Tenso * ****************************************************************************/ Evo = uref - Vo_pu; Evoress[2] = Evoress[1]; Evoress[1] = Evoress[0]; Evoress[0] = Evo;
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Outress[2] = Outress[1]; Outress[1] = Outress[0]; Outress[0] = (b0*Evoress[0]+b1*Evoress[1]+b2*Evoress[2]-a1*Outress[1]a2*Outress[2])/a0; Evoress3h[2] = Evoress3h[1]; Evoress3h[1] = Evoress3h[0]; Evoress3h[0] = Evo; Outress3h[2] = Outress3h[1]; Outress3h[1] = Outress3h[0]; Outress3h[0] = (b3*Evoress3h[0]+b4*Evoress3h[1]+b5*Evoress3h[2]a4*Outress3h[1]-a5*Outress3h[2])/a3; Evoress5h[2] = Evoress5h[1]; Evoress5h[1] = Evoress5h[0]; Evoress5h[0] = Evo; Outress5h[2] = Outress5h[1]; Outress5h[1] = Outress5h[0]; Outress5h[0] = (b6*Evoress5h[0]+b7*Evoress5h[1]+b8*Evoress5h[2]a7*Outress5h[1]-a8*Outress5h[2])/a6; Ilref = K*Evo + Kn*Outress[0] + Kn*Outress3h[0] + Kn*Outress5h[0]; Eil_ant = Eil; Eil = Ilref - Il_pu; Prop = Kp*Eil; Int = Int + Ki*Ts*Eil; Der = Kd*(Eil - Eil_ant)/Ts; /**************************************************************************** * PID com Saturao Dinmica do Integrador * ****************************************************************************/ LimI = 1-Eil*Kp; // Definindo o valor limite para o integrador da corrente if (Eil<0) LimI = 1+Eil*Kp; // Definindo o limite para erroa menor que zero if (LimI<0) LimI=0; if(Int<(-LimI)) {Int=(-LimI);} else { if(Int>LimI) {Int=LimI;} } PID = Prop + Int + Der; pwm = PID + Kfwd*(Vo_pu+Il_pu*0.033); if (pwm >= 1) pwm = 1; if (pwm <= -1) pwm = -1; out[0] out[1] out[2] out[3] } = = = = pwm; uref; Evo; Eil;
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Anexo D Algoritmo com o Controle com IL para o DSP

/*########################################################################### FILE: TITLE: CL_IND.c programa com o controle multiloop com corrente do indutor
DESCRIPTION: REVISION: 22/11/2008 - created AUTHOR: Luis Padua ###########################################################################*/
// Users source file #include "DSP281x_Device.h" #include "DSP281x_Examples.h"
// DSP281x Examples Include File
#define GLOBAL_Q 22 #include "IQMathLib.h" //This variable is used by the GEL functions to determine the current GLOBAL_Q setting. long GlobalQ = GLOBAL_Q; // Definitions for this program #define N_CAL 1000 // OUTDAC_BITS modificado para trabalhar com o DAC7625 struct OUTDAC_BITS { // bits description Uint16 DADOS:12; // 0-11 Uint16 NA:2; // 12-13 Uint16 CANAL:2; // 14-15 }; union OUTDAC_REG { Uint16 all; struct OUTDAC_BITS bit; }; union OUTDAC_REG OUTDAC; //----------------------- Variveis pra ADC e DAC --------------------------// int32 adc[15]; int32 adc_offset[15]; _iq vsa; int intadc=0, x, j; _iq buff_graph1[200], buff_graph2[200], buff_graph3[200]; int cont_adc=0, control_scope[4], flagscope = 0; int cont=0, flag=0; //--------------------------------------------------------------------------// //----------------------- Tempo de Amostragem ------------------------------// // 12kHz - 200 amostras por ciclo de 60Hz // _iq Ts = _IQ(0.000083333333); // //--------------------------------------------------------------------------//
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//--------------------- Phase Loked Loop (PLL) -----------------------------// _iq M_PI_2 = _IQ(1.5707963267948966192313216916398); // _iq M_PI = _IQ(3.1415926535897932384626433832795); // _iq M_2PI =_IQ(6.2831853071795); // _iq PLL_dp=_IQ(0), PLL_dpa[200], PLL_dpsoma=_IQ(0), PLL_dpm=_IQ(0), PLL_dpe=_IQ(0); // _iq PLL_thetamed, PLL_wmed; _iq PLL_wn=_IQ(22.63), PLL_qsi=_IQ(0.707), PLL_Kp; _iq21 PLL_Ki; _iq Vref_pu, PLL_u, uref, PLL_saidamem, PLL_saidapll; _iq PLL_theta, PLL_u, PLL_w, PLL_wo, PLL_intw, PLL_dw; _iq PLL_pvu, PLL_pvusoma, PLL_pvua[200], PLL_pvum, PLL_A; int PLL_i = 0, PLL_j = 0, PLL_k = 0, PLL_a = 0, PLL_b = 0; //--------------------------------------------------------------------------// //----------------------- Variveis para PWM -------------------------------// Uint16 prot=0; _iq rampa; //--------------------------------------------------------------------------// //----------------- Variveis para controle multiloop ----------------------// _iq K, Kn, Kp, Ki, Kd, Kfwd; _iq Vo_pu, pwm, Il_pu; _iq Kvo, Kic, LimI; _iq Evo, Eil, Eil_ant, Ilref; _iq Prop, Int, Der, PID; _iq a0, a1, a2, b0, b1, b2, Evoress[3], Outress[3]; _iq a3, a4, a5, b3, b4, b5, Evoress3h[3], Outress3h[3]; _iq a6, a7, a8, b6, b7, b8, Evoress5h[3], Outress5h[3]; int i = 0, j, k = 0, flagpll; //--------------------------------------------------------------------------// // Prototype statements for functions found within this file. // veja o comentrio do programa principal para a definio dos nomes das funes // de interrupo; utilizar os nomes definidos em DefaultIsr.c, comentando l quando // definidas aqui interrupt void rotina_adc(void); // rotina de interrupo do conversor AD void adc_init(void); void scope(_iq16 input, _iq16 max, int canal ); void calibra(void); interrupt void end_spiinta(void); // SPI-A void spi_init(void); void spi_xmit(int16 a); void referencia_PLL(_iq Vref); interrupt void protecao(void); void eva_init(void); void evb_init(void); void pulso(int16 tipo); void multiloop(_iq refcont); void init_var(void); //----- Rotina de Principal--------------------------------------------------// void main() { // Step 1. Initialize System Control: // PLL, WatchDog, enable Peripheral Clocks // This example function is found in the DSP281x_SysCtrl.c file.
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InitSysCtrl(); // Step 2. Initalize GPIO: EALLOW; //---- GRUPO A ------------------------------------//Habilita sinais PWMx (x=1,2,3,4,6) do grupo A //Habilita sinais T1PWM e T2PWM do grupo A //Configura demais pinos do grupo A como porta de I/O GpioMuxRegs.GPAMUX.all = 0x00FF; //Configura todos os pinos do grupo A como sada. GpioMuxRegs.GPADIR.all = 0xFFFF;
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//---- GRUPO B ------------------------------------//Habilita sinais PWMx (x=7,8,9,10,11) do grupo B //Habilita sinais T3PWM e T4PWM do grupo B //Configura demais pinos do grupo B como porta de I/O GpioMuxRegs.GPBMUX.all = 0x00FF; //Configura todos os pinos do grupo B como sada. GpioMuxRegs.GPBDIR.all = 0xFFFF; //---- GRUPO D ------------------------------------//Habilita pinos de entrada PDPINTA e PDPINTB. GpioMuxRegs.GPDMUX.bit.T1CTRIP_PDPA_GPIOD0 = 1; GpioMuxRegs.GPDMUX.bit.T3CTRIP_PDPB_GPIOD5 = 1; GpioMuxRegs.GPBQUAL.bit.QUALPRD=0x03; //qualification period para os pinos Pdinta e pdintb = sysclkout/8=18.75MHz. //para a janela de size 6 do QUAL, resulta 320ns. GpioMuxRegs.GPDDIR.bit.GPIOD0 = 0; //pino de entrada //---- GRUPO F ------------------------------------// conf. portF para trabalhar com o DAC // s os pinos de CLOCK e SPITX so usados // mais os GPIOF6 e GPIOF7 para o ChipSelect e para o LOADDAC GpioMuxRegs.GPFMUX.all = 0x0005; GpioMuxRegs.GPFDIR.all = 0xFFFF; // base de clock = ... SysCtrlRegs.HISPCP.all // SysCtrlRegs.HISPCP.all // SysCtrlRegs.HISPCP.all // SysCtrlRegs.HISPCP.all // SysCtrlRegs.HISPCP.all // SysCtrlRegs.HISPCP.all // SysCtrlRegs.HISPCP.all // SysCtrlRegs.HISPCP.all EDIS; // Step 3. Clear all interrupts and initialize PIE vector table: // Disable CPU interrupts DINT; // // // // Initialize PIE control registers to their default state. The default state is all PIE interrupts disabled and flags are cleared. This function is found in the DSP281x_PieCtrl.c file.
= = = = = = = =
0x0000; 0x0001; 0x0002; 0x0003; 0x0004; 0x0005; 0x0006; 0x0007;
// // // // // // // //
150MHz/1 150MHz/2 150MHz/4 150MHz/6 150MHz/8 150MHz/10 150MHz/12 150MHz/14
-> 150 -> 75 -> 37,5 -> 25 -> 18,75 -> 15 -> 12,5 -> 10,71
Mhz Mhz Mhz Mhz Mhz Mhz Mhz Mhz
= = = = = = = =
6,66 13,33 26,66 40 53,33 66,66 80 93,33
ns ns ns ns ns ns ns ns
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InitPieCtrl();
// Disable CPU interrupts and clear all CPU interrupt flags: IER = 0x0000; IFR = 0x0000; // // // // // // Initialize the PIE vector table with pointers to the shell Interrupt Service Routines (ISR). This will populate the entire table, even if the interrupt is not used in this example. This is useful for debug purposes. The shell ISR routines are found in DSP281x_DefaultIsr.c. This function is found in DSP281x_PieVect.c. InitPieVectTable(); InitAdc(); // // // // // // // // ------------------------------- Vetores de interrupcao aloca o vetor de interrupo para o endereo da rotina de servio interessante usar o mesmo nome das rotinas definidas em DefaultIsr.c (e comentar a respectiva defino l) pois, ao ligar todas as otmizaes, os novos vetores das rotinas de interrupo no foram carregados, e o programa parava na rotina padro definida em DefaultIsr.c reforando: utilizar os nomes definidos em DefaultIsr.c, comentando l quando definidas aqui
EALLOW; // PIE Group1, Int1.1 e Int1.2 PieVectTable.PDPINTA = &protecao; //carrega vetor de PieVectTable.PDPINTB = &protecao; //carrega vetor de // PIE Group1, Int1.6 PieVectTable.ADCINT = &rotina_adc; //carrega vetor // PIE Group6, Int6.1 e Int6.2 PieVectTable.SPITXINTA = &end_spiinta; //carrega vetor PieVectTable.SPIRXINTA = &end_spiinta; //carrega vetor EDIS;
interrup. da PWM interrup. da PWM de interrup. do AD de interrup. da SPI de interrup. da SPI
// ------------------------------- habilita e prepara para atender interrupes //Habilita PDPINTA dentro do grupo INT1. PieCtrlRegs.PIEIER1.bit.INTx1 = 1; EvaRegs.EVAIMRA.bit.PDPINTA = 1; //Habilita PDPINTB dentro do grupo INT1. PieCtrlRegs.PIEIER1.bit.INTx1 = 1; EvbRegs.EVBIMRA.bit.PDPINTB = 1; //Habilita ADCINT dentro do grupo INT1. PieCtrlRegs.PIEIER1.bit.INTx6 = 1; //Habilita SPITXINTA e SPIRXINTA dentro do grupo INT6. PieCtrlRegs.PIEIER6.bit.INTx1 = 1; PieCtrlRegs.PIEIER6.bit.INTx2 = 1; IER |= M_INT6; IER |= M_INT1; EINT; EALLOW; //configura pino do botao on_off GpioMuxRegs.GPAMUX.bit.C2TRIP_GPIOA14=0;//pino de I/O GpioMuxRegs.GPADIR.bit.GPIOA14=0;//pino de entrada
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//GpioMuxRegs.GPAQUAL.bit.QUALPRD=0x03; //qualification period para os pinos Pdinta e pdintb = sysclkout/8=18.75MHz. //para a janela de size 6 do QUAL, resulta 320ns. EDIS; GpioDataRegs.GPBSET.bit.GPIOB14=1; GpioDataRegs.GPBCLEAR.bit.GPIOB14=1;//ESTE O ENABLE DO BUFFER 74F245 QUE PERMITE A PASSAGEM DOS PULSOS PWM PELA PLACA DE INTERFACE DSP - INVERSOR SEMIKRON // Step 4. Initialize all the Device Peripherals: // This function is found in DSP281x_InitPeripherals.c // InitPeripherals(); adc_init(); eva_init(); evb_init(); spi_init(); //Enable global interrupts and higher priority real-time debug events. EINT; //Enable global interrupt INTM. ERTM; //Enable global realtime interrupt DBGM. // Step 5. User specific code: init_var(); while(1); } //----- FIM da Rotina de Principal--------------------------------------------// //----- Rotina de Configurao da SPI ---------------------------------------// void spi_init() { // Configura hardware para transmisso SPI SpiaRegs.SPICCR.all = 0x000F; // Reset on, rising edge, 16-bit char SpiaRegs.SPICTL.all = 0x0007; // Master Mode, Talk and Interrupt Enable SpiaRegs.SPIBRR = 0x0019; // Divisor do Baud Rate SpiaRegs.SPIPRI.bit.FREE = 1; SpiaRegs.SPICCR.bit.SPISWRESET = 1; // libera o SPI GpioDataRegs.GPFDAT.bit.GPIOF6 = 0; GpioDataRegs.GPFDAT.bit.GPIOF7 = 0; } //----- FIM da Rotina de Configurao da SPI
--------------------------------//
//----- Rotina para iniciar a transmisso da SPI ----------------------------// void spi_xmit(int a) { SpiaRegs.SPITXBUF = a; } //----- FIM da Rotina para iniciar a transmisso da SPI ----------------------// //----- Rotina para Sincronizar Int do SPI com o LOAD do DAC ----------------// interrupt void end_spiinta(void) { GpioDataRegs.GPFDAT.bit.GPIOF7 = 0; SpiaRegs.SPICCR.bit.SPISWRESET = 0; SpiaRegs.SPICCR.bit.SPISWRESET = 1; PieCtrlRegs.PIEACK.all |= PIEACK_GROUP6; // Issue PIE ack
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switch (flagscope) { case 0:
case 1:
case 2:
case 3: } return;
GpioDataRegs.GPFDAT.bit.GPIOF7 = 1; spi_xmit(control_scope[1]); flagscope++; break; GpioDataRegs.GPFDAT.bit.GPIOF7 = 1; spi_xmit(control_scope[2]); flagscope++; break; GpioDataRegs.GPFDAT.bit.GPIOF7 = 1; spi_xmit(control_scope[3]); flagscope++; break; flagscope = 0; break;
} //----- FIM da Rotina para Sincronizar Int do SPI com o LOAD do DAC -----------// //------- Rotina de visualizao de dados com o DAC7625P ----------------------// void scope(_iq16 input, _iq16 max, int canal ) /* --> "input" o sinal que vai ser visualizado (no formato Q16). --> "max" o valor de pico do sinal (importante para escalonar os valores). --> "canal" o canal (0 a 3). Dica: ajuste as sadas do seu DAC para -1 V e + 1 V. Dessa forma voc sabe que 1 diviso do osciloscpio (na escala de 1 V) corresponde ao valor colocado em "max1" (fundo de escala da converso DA). */ { DINT; //Seta o bit LDAC. GpioDataRegs.GPFDAT.bit.GPIOF7 = 1; //Escolhe o canal. OUTDAC.bit.CANAL = canal; OUTDAC.bit.NA = 0; input = input; //Formata o valor de sada para caber em 12 LSB. input = input + max; //Soma offset. input = _IQ16div(input,(max<<1)); //Converte em pu. input = _IQ16mpy(input,_IQ16(4095)); //Multiplica pelo range de 12 bits. input = input>>16; //Coloca nmero nos 12 LSB. OUTDAC.bit.DADOS = input; control_scope[canal] = OUTDAC.all; //Escreve o valor no DAC. spi_xmit(control_scope[0]); } //------- FIM da Rotina de visualizao de dados com o DAC7625P ---------------// //----- Rotina de Configurao da ADC ---------------------------------------// void adc_init(void)
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{ //Configura sistema de converso AD. //Ajusta a freqncia de clock. AdcRegs.ADCTRL1.bit.CPS = 1; AdcRegs.ADCTRL1.bit.SEQ_CASC=1; AdcRegs.ADCTRL3.bit.ADCCLKPS = 100; //Setup 2 conv's on SEQ1. AdcRegs.ADCMAXCONV.all = 0x000F; AdcRegs.ADCCHSELSEQ1.bit.CONV00 AdcRegs.ADCCHSELSEQ1.bit.CONV01 AdcRegs.ADCCHSELSEQ1.bit.CONV02 AdcRegs.ADCCHSELSEQ1.bit.CONV03 AdcRegs.ADCCHSELSEQ2.bit.CONV04 AdcRegs.ADCCHSELSEQ2.bit.CONV05 AdcRegs.ADCCHSELSEQ2.bit.CONV06 AdcRegs.ADCCHSELSEQ2.bit.CONV07 AdcRegs.ADCCHSELSEQ3.bit.CONV08 AdcRegs.ADCCHSELSEQ3.bit.CONV09 AdcRegs.ADCCHSELSEQ3.bit.CONV10 AdcRegs.ADCCHSELSEQ3.bit.CONV11 AdcRegs.ADCCHSELSEQ4.bit.CONV12 AdcRegs.ADCCHSELSEQ4.bit.CONV13 AdcRegs.ADCCHSELSEQ4.bit.CONV14 AdcRegs.ADCCHSELSEQ4.bit.CONV15 = = = = = = = = = = = = = = = = 0x00; 0x01; 0x02; 0x03; 0x04; 0x05; 0x06; 0x07; 0x08; 0x09; 0x0A; 0x0B; 0x0C; 0x0D; 0x0E; 0x0F;
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//Permite incio da converso pelo EVA. AdcRegs.ADCTRL2.bit.EVA_SOC_SEQ1 = 1; //Desabilita pedido de interrupo. AdcRegs.ADCTRL2.bit.INT_ENA_SEQ1 = 1; } //----- FIM da Rotina de Configurao da ADC --------------------------------//
//------- Rotina de Converso AD ----------------------------------------------// interrupt void rotina_adc(void) { cont = cont + 1; //L valores do conversor AD. if (cont <= N_CAL) { EvaRegs.ACTRA.all = 0x0000; //PWM forced low (para resetar inversor). EvbRegs.ACTRB.all = 0x0000; //PWM forced low (para resetar inversor). calibra(); } else { if(cont == N_CAL+1) { EvaRegs.ACTRA.all = 0x0666; //PWM em operao normal. EvbRegs.ACTRB.all = 0x0666; //PWM em operao normal. } cont = N_CAL + 2; adc[0] = AdcRegs.ADCRESULT0; //Adquire valor da converso
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adc[0] = adc[0] - adc_offset[0]; adc[0] = adc[0]<<(GlobalQ-15); vsa = adc[0];
adc[1] = AdcRegs.ADCRESULT1; //Adquire valor da converso adc[1] = adc[1] - adc_offset[1]; adc[1] = adc[1]<<(GlobalQ-15); Vo_pu = adc[1]; adc[2] = AdcRegs.ADCRESULT2; //Adquire valor da converso adc[2] = adc[2] - adc_offset[2]; adc[2] = adc[2]<<(GlobalQ-15); Il_pu = adc[2]; buff_graph1[cont_adc]= pwm; buff_graph2[cont_adc]= PID; buff_graph3[cont_adc]= Evo; cont_adc++; if (cont_adc==200) cont_adc=0; // pulso(1); scope(_IQtoIQ16(Vo_pu), _IQ16(1), 0); scope(_IQtoIQ16(uref), _IQ16(1), 1); scope(_IQtoIQ16(Il_pu), _IQ16(1), 2); scope(_IQtoIQ16(Evo), _IQ16(1), 3); referencia_PLL(vsa); multiloop(uref); EvaRegs.CMPR1 = (Uint16) _IQ18int(_IQ18mpy(_IQtoIQ18((pwm+_IQ(1))>>1),_IQ18(6250))); EvaRegs.CMPR2 = (Uint16) _IQ18int(_IQ18mpy(_IQtoIQ18((_IQmpy(pwm,_IQ(1))+_IQ(1))>>1),_IQ18(6250))); // pulso(0); } //Reinitialize for next ADC sequence. AdcRegs.ADCTRL2.bit.RST_SEQ1 = 1; //Reset SEQ1. AdcRegs.ADCST.bit.INT_SEQ1_CLR = 1; //Clear INT SEQ1 bit . PieCtrlRegs.PIEACK.all |= PIEACK_GROUP1; //Acknowledge interrupt to PIE. return; } //------- FIM da Rotina de Converso AD -----------------------------------// //------- Rotina de Calibrao da Converso AD ----------------------------// void calibra() { // coloca zero nos CMPR do PWM EvaRegs.CMPR1 = 0; EvaRegs.CMPR2 = 0; EvaRegs.CMPR3 = 0; adc[0] adc[1] adc[2] adc[3] adc[4] adc[5] adc[6] adc[7] adc[8] = = = = = = = = = AdcRegs.ADCRESULT0; AdcRegs.ADCRESULT1; AdcRegs.ADCRESULT2; AdcRegs.ADCRESULT3; AdcRegs.ADCRESULT4; AdcRegs.ADCRESULT5; AdcRegs.ADCRESULT6; AdcRegs.ADCRESULT7; AdcRegs.ADCRESULT8; // Tenso da Rede (Referncia para UPS) // Tenso de Sada da UPS // Corrente do Indutor do Filtro de Sada
[128]

adc[9] = AdcRegs.ADCRESULT9; adc[10] = AdcRegs.ADCRESULT10; adc[11] = AdcRegs.ADCRESULT11; adc[12] = AdcRegs.ADCRESULT12; adc[13] = AdcRegs.ADCRESULT13; adc[14] = AdcRegs.ADCRESULT14; adc[15] = AdcRegs.ADCRESULT15; adc_offset[0] = adc_offset[0] + adc_offset[1] = adc_offset[1] + adc_offset[2] = adc_offset[2] + adc_offset[3] = adc_offset[3] + adc_offset[4] = adc_offset[4] + adc_offset[5] = adc_offset[5] + adc_offset[6] = adc_offset[6] + adc_offset[7] = adc_offset[7] + adc_offset[8] = adc_offset[8] + adc_offset[9] = adc_offset[9] + adc_offset[10] = adc_offset[10] adc_offset[11] = adc_offset[11] adc_offset[12] = adc_offset[12] adc_offset[13] = adc_offset[13] adc_offset[14] = adc_offset[14] adc_offset[15] = adc_offset[15] adc[0]; adc[1]; adc[2]; adc[3]; adc[4]; adc[5]; adc[6]; adc[7]; adc[8]; adc[9]; + adc[10]; + adc[11]; + adc[12]; + adc[13]; + adc[14]; + adc[15];
Unesp - Sorocaba
flag = flag + 1; if (flag >= N_CAL) { adc_offset[0] = adc_offset[0]/N_CAL; adc_offset[1] = adc_offset[1]/N_CAL; adc_offset[2] = adc_offset[2]/N_CAL; adc_offset[3] = adc_offset[3]/N_CAL; adc_offset[4] = adc_offset[4]/N_CAL; adc_offset[5] = adc_offset[5]/N_CAL; adc_offset[6] = adc_offset[6]/N_CAL; adc_offset[7] = adc_offset[7]/N_CAL; adc_offset[8] = adc_offset[8]/N_CAL; adc_offset[9] = adc_offset[9]/N_CAL; adc_offset[10] = adc_offset[10]/N_CAL; adc_offset[11] = adc_offset[11]/N_CAL; adc_offset[12] = adc_offset[12]/N_CAL; adc_offset[13] = adc_offset[13]/N_CAL; adc_offset[14] = adc_offset[14]/N_CAL; adc_offset[15] = adc_offset[15]/N_CAL; } } //------- FIM da Rotina de Calibrao da Converso AD ---------------------// //------- Rotina de Gerao de Referncia para UPS ------------------------// void referencia_PLL(_iq Vref) { Vref_pu = Vref; PLL_thetamed += _IQmpy(Ts,PLL_wmed); if(PLL_thetamed > M_PI) { PLL_thetamed -= M_2PI; }
[129]
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/*-------------------------------** ** gerao do erro (Mdia Mvel) ** **-------------------------------*/ PLL_i++; if(PLL_i == 200) PLL_i = 0; PLL_dp = _IQmpy(Vref_pu,PLL_u); PLL_dpsoma += PLL_dp - PLL_dpa[PLL_i]; PLL_dpa[PLL_i] = PLL_dp; PLL_dpm = _IQmpy(PLL_dpsoma,_IQ(0.005)); PLL_dpe = -PLL_dpm;
/*--------------** ** sada do PLL ** **--------------*/ PLL_intw += _IQmpy(_IQ21toIQ(PLL_Ki),PLL_dpe); PLL_dw = PLL_intw + _IQmpy(PLL_Kp,PLL_dpe); PLL_w = PLL_dw;// + PLL_wo; PLL_theta += _IQmpy(Ts,PLL_w); if(PLL_theta >= M_PI) { PLL_theta -= M_2PI; } PLL_u = _IQsin(PLL_theta); /*-----------------------** ** detector de amplitude ** **-----------------------*/ PLL_pvu = _IQmpy(Vref_pu,_IQsin(PLL_theta + M_PI_2)); PLL_pvusoma += PLL_pvu - PLL_pvua[PLL_i]; PLL_pvua[PLL_i] = PLL_pvu; PLL_pvum = _IQmpy(PLL_pvusoma,_IQ(0.005)); PLL_A = _IQmpy(_IQ(2),PLL_pvum); /*--------------------** ** sincronia para UPS ** **--------------------*/ PLL_saidamem = _IQsin(PLL_thetamed + M_PI_2); PLL_saidapll = _IQsin(PLL_theta + M_PI_2); if( ((PLL_saidamem-PLL_saidapll) < _IQ(0.05)) && ((PLL_saidamem-PLL_saidapll) > _IQ(-0.05)) ) { PLL_j = 1; } else { PLL_j = 0; } if( (PLL_dpm > _IQ(-0.01)) && (PLL_dpm < _IQ(0.01)) && (PLL_A > _IQ(0.5)) ) { if(PLL_k < 600) PLL_k++; } else {
[130]
Unesp - Sorocaba
PLL_k = 0; } if((PLL_k > 500) && (PLL_j == 1)) { PLL_wmed = PLL_w; PLL_b = 1; } if(PLL_b == 0) { uref = _IQmpy(_IQ(0.52),_IQsin(PLL_thetamed + M_PI_2)); //para 127 rms - > 0.581 } else { uref = _IQmpy(_IQ(0.52),_IQsin(PLL_theta + M_PI_2)); //para 127 rms > 0.581 } if((PLL_A < _IQ(0.3)) && (PLL_b == 1)) { PLL_b = 0; PLL_thetamed = PLL_theta; } } //----- Fim da Rotina de Gerao de Referncia para UPS ----------------------// //----- Rotina de proteo ---------------------------------------------------// void protecao (void) { prot++; //Conta quantas vezes a proteo foi acionada. EvaRegs.EXTCONA.bit.INDCOE = 0; EvbRegs.EXTCONB.bit.INDCOE = 0; EvaRegs.COMCONA.bit.FCOMPOE = 0; EvbRegs.COMCONB.bit.FCOMPOE = 0; //Reabilita interrupes. PieCtrlRegs.PIEACK.all = PIEACK_GROUP1; EvaRegs.EVAIFRA.bit.PDPINTA = 1; EvbRegs.EVBIFRA.bit.PDPINTB = 1; return; } //----- FIM da Rotina de proteo --------------------------------------------// //----- Rotina que gera um pulso de teste -------------------------------------// void pulso(int16 tipo) { if (tipo==0) { //Produz um pulso de teste na sada GPI0B15. GpioDataRegs.GPBCLEAR.bit.GPIOB15=1; } if (tipo==1) { //Produz um pulso de teste na sada GPI0B15. GpioDataRegs.GPBSET.bit.GPIOB15=1; } }
[131]
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//----- FIM da Rotina que gera um pulso de teste -----------------------------// //----- Rotina de Configurao da EV-A --------------------------------------// void eva_init(void) { EvaRegs.EXTCONA.bit.INDCOE = 0; //Configura ao dos comparadores da EVA //sobre os pinos PWMx, x=1,2,3,4,5,6. EvaRegs.ACTRA.all = 0x0666; //Controla os comparadores. Entre outras coisas, //habilita o efeito da comparao sobre os pinos //PWMx (x=1,2,3,4,5,6). EvaRegs.COMCONA.all = 0xA600; EvaRegs.COMCONA.bit.FCOMPOE = 1;
//
//Timer Control Register A. EvaRegs.GPTCONA.all = 0x0100; // GPTCONA - pgina 5.6 do manual SPRU066A // 15 = 0 - Bit reservado // 14 = 0 - Bit s de leitura // 13 = 0 - Bit s de leitura // 12 = 0 // 11 = 0 // 10-9 = 00 - Period interrupt flag starts ADC (timer 2) // 8-7 = 10 - DISPARA O CONVERSOR A/D NO FINAL DO PERIODO DO TIMER (SERIA MELHOR NO COMPARE MATCH) // demais = 0 EvaRegs.GPTCONA.bit.T1CTRIPE = 0; //Configura o contador EvaRegs.T1CON.all = 0x084B; // T1CON - pgina 5.4 do manual SPRU065A // 15-14 = 00 - Stop immediately on emulation suspend // 13 = 0 - Reserved // 12-11 = 10 - Continuous up/down mode // 10-8 = 000 - Input clock prescaler x/1 // 7 = 0 - Use own TENABLE bit // 6 = 1 - Enable timer operations (SERIA MELHOR, HABILITAR LOGO ANTES DO FOR(;;)) // 5-4 = 00 - Clock source -> internal (HSPCLK) // 3-2 = 10 - Timer compare register reload condition -> immediately // 1 = 1 - Timer compare enable // 0 = 1 - Use T1PR //Valor de T1PR para 12 kHz. EvaRegs.T1PR = 6250; //T1PR = perodo/2 //clock = 150 MHz //2*6250 clocks = 1/12000 s //Configura dead-band. //EvaRegs.DBTCONA.all = 0x0930; EvaRegs.DBTCONA.all = 0x00; EvaRegs.T1CNT = 0x0002; //Inicializa o contador A. }
[132]
Unesp - Sorocaba
//----- FIM da Rotina de Configurao da EV-A --------------------------------// //----- Rotina de Configurao da EV-B --------------------------------------// void evb_init(void) { //Configurao do grupo B: EvbRegs.EXTCONB.bit.INDCOE = 0; //Configura ao dos comparadores da EVB //sobre os pinos PWMx, x=1,2,3,4,5,6. EvbRegs.ACTRB.all = 0x0000; //Controla os comparadores. Entre outras coisas, //habilita o efeito da comparao sobre os pinos //PWMx (x=1,2,3,4,5,6). EvbRegs.COMCONB.all = 0xA600; EvbRegs.COMCONB.bit.FCOMPOE = 1; //Timer Control Register B. EvbRegs.GPTCONB.all = 0x0080; // GPTCONA - pgina 5.6 do manual SPRU066A // 15 = 0 - Bit reservado // 14 = 0 - Bit s de leitura // 13 = 0 - Bit s de leitura // 12 = 0 // 11 = 0 // 10-9 = 00 - Period interrupt flag starts ADC (timer 2) // 8-7 = 10 - Period interrupt flag stargs ADC (timer 1) // demais = 0 //Configura o contador EvbRegs.T3CON.all = 0x084B; // T3CON - pgina 5.4 do manual SPRU065A // 15-14 = 00 - Stop immediately on emulation suspend // 13 = 0 - Reserved // 12-11 = 10 - Continuous up/down mode // 10-8 = 000 - Input clock prescaler x/1 // 7 = 0 - Use own TENABLE bit // 6 = 1 - Enable timer operations (SERIA MELHOR HABILITAR ANTES DO FOR(;;)) // 5-4 = 00 - Clock source -> internal (HSPCLK) // 3-2 = 10 - Timer compare register reload condition -> immediately // 1 = 1 - Timer compare enable // 0 = 1 - Use T1PR //Valor de T3PR para 12 kHz. EvbRegs.T3PR = 6250; //T3PR = perodo/2 //clock = 150 MHz //2*6250 clocks = 1/12000 s //Configura dead-band. //EvbRegs.DBTCONB.all = 0x0930; EvbRegs.DBTCONB.all = 0x00; EvbRegs.T3CNT = 0x0000; //Inicializa o contador B. } //----- FIM da Rotina de Configurao da EV-B -------------------------------//
//
[133]
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//----- Rotina do Controle Multiloop ---------------------------------------// void multiloop(_iq refcont) { /**************************************************************************** * Rampa para evitar degrau de StartUP * ****************************************************************************/ if (rampa < _IQ(1)) { rampa += _IQ(0.000005); } else { rampa = _IQ(1); } // refcont = _IQmpy(uref, rampa); /**************************************************************************** * Malha Externa Tenso * ****************************************************************************/ Evo = refcont - Vo_pu; Evo = _IQmpy(Evo,rampa); Evoress[2] = Evoress[1]; Evoress[1] = Evoress[0]; Evoress[0] = Evo;//Evo Outress[2] = Outress[1]; Outress[1] = Outress[0]; Outress[0] = _IQmpy(b0,Evoress[0])+_IQmpy(b1,Evoress[1])+_IQmpy(b2,Evoress[2])_IQmpy(a1,Outress[1])-_IQmpy(a2,Outress[2]); Evoress3h[2] = Evoress3h[1]; Evoress3h[1] = Evoress3h[0]; Evoress3h[0] = Evo; Outress3h[2] = Outress3h[1]; Outress3h[1] = Outress3h[0]; Outress3h[0] = _IQmpy(b3,Evoress3h[0])+_IQmpy(b4,Evoress3h[1])+_IQmpy(b5,Evoress3h[2])_IQmpy(a4,Outress3h[1])-_IQmpy(a5,Outress3h[2]); Evoress5h[2] = Evoress5h[1]; Evoress5h[1] = Evoress5h[0]; Evoress5h[0] = Evo; Outress5h[2] = Outress5h[1]; Outress5h[1] = Outress5h[0]; Outress5h[0] = _IQmpy(b6,Evoress5h[0])+_IQmpy(b7,Evoress5h[1])+_IQmpy(b8,Evoress5h[2])_IQmpy(a7,Outress5h[1])-_IQmpy(a8,Outress5h[2]); if (rampa < _IQ(1)) { Ilref = _IQmpy(K,Evo);// + _IQmpy(Kn,Outress[0]) + _IQmpy(Kn,Outress3h[0]) + _IQmpy(Kn,Outress5h[0]); } else { Ilref = _IQmpy(K,Evo) + _IQmpy(Kn,Outress[0]) + _IQmpy(Kn,Outress3h[0]) + _IQmpy(Kn,Outress5h[0]); } Eil_ant = Eil;
[134]

Eil = Ilref - Il_pu; Eil = _IQmpy(Eil,rampa); Prop = _IQmpy(Kp,Eil); Int = Int + _IQmpy(Ki,_IQmpy(Ts,Eil)); Der = _IQdiv(_IQmpy(Kd,(Eil - Eil_ant)),Ts);
Unesp - Sorocaba
//
/**************************************************************************** * PID com Saturao Dinmica do Integrador * ****************************************************************************/ LimI = _IQ(1) - _IQmpy(Eil,Kp); if (Eil < _IQ(0)) LimI = _IQ(1) + _IQmpy(Eil,Kp); if (LimI < _IQ(0)) LimI = _IQ(0); if (Int < -LimI) Int = -LimI; else { if (Int > LimI) Int = LimI; } PID = Prop + Int + Der; pwm = PID + _IQmpy(Kfwd,Vo_pu+_IQmpy(Il_pu,_IQ(0.0667))); //Ganho do sensor de corrente = 0.1 if (pwm >= _IQ(1)) pwm = _IQ(1); if (pwm <= _IQ(-1)) pwm = _IQ(-1); } //----- FIM da Rotina do Controle Multiloop ---------------------------------// //----- Rotina para inicializao das Variaveis ----------------------------// void init_var(void) { /**************************************************************************** * Ganhos do PLL * ****************************************************************************/ PLL_wmed=_IQmpy(M_2PI,_IQ(60)); PLL_wo = PLL_wmed; PLL_intw = PLL_wmed; PLL_Kp = _IQmpy(_IQmpy(_IQ(2),PLL_wn),PLL_qsi); PLL_Ki = _IQmpy(_IQmpy(_IQtoIQ21(PLL_wn),_IQtoIQ21(PLL_wn)), _IQtoIQ21(Ts)); PLL_A = _IQ(0); PLL_pvu = _IQ(0); PLL_pvusoma = _IQ(0); PLL_pvum = _IQ(0); for (j=0;j<16;j++) { adc[j] = _IQ(0); // zera os vetores da mdia mvel do PLL adc_offset[j] = _IQ(0); } for (PLL_i=0;PLL_i<200;PLL_i++) { PLL_dpa[PLL_i] = _IQ(0); // zera os vetores da mdia mvel do PLL PLL_pvua[PLL_i] = _IQ(0); } j = 0;
[135]
Unesp - Sorocaba
PLL_i = 0;
/**************************************************************************** * Ganhos do Multiloop * ****************************************************************************/ K = _IQ(2.5);//3.5 5; Kn = _IQ(30);//30 Kp = _IQ(2.5);//2.5 3; Ki = _IQ(100);//100 Kd = _IQmpy(_IQ(4.4608),_IQ(0.000000001)); Kfwd = _IQ(1.1667); //0.72464 for (j=0;j<3;j++) { Evoress[j] = Outress[j] = Evoress3h[j] Outress3h[j] Evoress5h[j] Outress5h[j] }
_IQ(0); _IQ(0); = _IQ(0); = _IQ(0); = _IQ(0); = _IQ(0);
/**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*60 * ****************************************************************************/ a0 = _IQ(1.00000000000000); //1.00000000000000; a1 = _IQ(-1.99734893706268); //-1.99380106303549; a2 = _IQ(0.99833499475163); //0.99477853206349; b0 = _IQ(0.00083250262418400);//0.00261073396826; b1 = _IQ(-0.00000000000000044);//0; b2 = _IQ(-0.00083250262418355);//-0.00261073396826; /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*180 * ****************************************************************************/ a3 = _IQ(1.00000000000000); //1.00000000000000; a4 = _IQ(-1.98948121979922); //-1.99380106303549; a5 = _IQ(0.99833827187123); //0.99477853206349; b3 = _IQ(0.00083086406438571);//0.00261073396826; b4 = _IQ(0.00000000000000022);//0; b5 = _IQ(-0.00083086406438593);//-0.00261073396826; /**************************************************************************** * Termos Discretos do termo ressonante * * Kn = 30, wc = 10, w0 = 2*pi*300 * ****************************************************************************/ a6 = _IQ(1.00000000000000); //1.00000000000000; a7 = _IQ(-1.97383833399923); //-1.99380106303549; a8 = _IQ(0.99834478756134); //0.99477853206349; b6 = _IQ(0.00082760621932798);//0.00261073396826; b7 = _IQ(0.00000000000000022);//0; b8 = _IQ(-0.00082760621932831);//-0.00261073396826; adc[0] = _IQ(0); adc[1] = _IQ(0); adc[2] = _IQ(0);
[136]

adc[3] = _IQ(0); rampa = _IQ(0); prot = 0;
Unesp - Sorocaba
} //----- FIM da Rotina para inicializao das Variaveis ----------------------//
[137]
3V3
CONECTORES DA PLACA DSP TMS320F2812

J1
XD0 XD2 XD4 XD6 XD8 XD10 XD12 XD14 XA0 XA2 XA4 XA6 XA8 XA10 XA12 XA14 DGND XZCSOAND1n XREADY XRnW XWE 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39 41 43 45 47 49 51 53 55 57 59 XD1 XD3 XD5 XD7 XD9 XD11 XD13 XD15 XA1 XA3 XA5 XA7 XA9 XA11 XA13 XA15 DGND XZCS2n R10K1 R10K2 XRDn XNMI 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 42 44 46 48 50 52 54 56 58 60
J6
J5
1 3 5 7 9 11 13 15 17 19 FLAT20 2 4 6 8 10 12 14 16 18 20 ADCINA0 ADCINA1 ADCINA2 ADCINA3 ADCINA4 ADCINA5 ADCINA6 ADCINA7 VREFLO
J2
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 XINT2 MCLKXA MCLKRA MFSXA MFSRA MDXA MDRA DGND CAP5 CAP6 T3PWM T4PWM TDIRB TCLKINB XF SCITXDB SCIRXDB DGND CONN-SIL20
Apndice A Esquemas das placas do prottipo
SCITXDA XINT1n2 CAP2 PWM1 PWM3 PWM5 T1PWM TDIRA DGND
J3
1 2 3 4 5 6 7 8 9 10 C1TRIPn C2TRIPn C3TRIPn T2CTRIPn C4TRIPn C5TRIPn C6TRIPn T4CTRIPn
J4
1 2 3 4 5 6 7 8 9 10 CONN-SIL10 ADCINB0 ADCINB1 ADCINB2 ADCINB3 ADCINB4 ADCINB5 ADCINB6 ADCINB7 ADCREFM ADCREFP
SPISIMOA SPICLKA CANTXA XCLKOUT PWM8 PWM10 PWM12 T1CTRIP DGND
1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40
SCIRXDA CAP1 CAP3 PWM2 PWM4 PWM6 T2PWM TCLKINA DGND XINTIN SPISOMIA SPISTEA CANRXA PWM7 PWM9 PWM11 CAP4 T3CTRIP DGND
FLAT_40 CONN-SIL10
3
XRSn DGND DGND XA16 XA18 XHOLDAn DGND DGND XA17 XHOLDn FLAT_60 CONECTOR COM PINOS COMPRIDOS PERMITINDO MEDIDAS E CONEXES
3
DGND
CONECTORES DE PINOS PARA TESTE

5
J7
3V3 GND ADCINA0 ADCINA2 ADCINA4 ADCINA6 ADCINB0 ADCINB2 ADCINB4 ADCINB6 GND 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 GND ADCINA1 ADCINA3 ADCINA5 ADCINA7 ADCINB1 ADCINB3 ADCINB5 ADCINB7 GND
J10 J9
PWM1 PWM5 PWM9 T1PWM T3PWM 1 3 5 7 9 2 4 6 8 10 PWM3 PWM7 PWM11 T2PWM T4PWM
C48
100n
FLAT10
DGND CAP1 CAP3 CAP5 SCITXDA TDIRB C1TRIPn C3TRIPn C5TRIPn SCITXDB
1 3 5 7 9 11 13 15 17 19
2 4 6 8 10 12 14 16 18 20
DGND CAP2 CAP4 CAP6 SCIRXDA TCLKINB C2TRIPn C4TRIPn C6TRIPn TCLKINA
R104
10k
FLAT20
FLAT20
A.1 Conexo Texas
PITRIP
1 2 3 CONN-SIL3
DGND
PDPINT
T3CTRIP T1CTRIP
C49
10n
Unesp - Sorocaba
DGND
PEA - POLI
9 SIZE A B C D E F G
CONEXO DSP TEXAS
DATE:
USP
A3
CONECTORES
30/11/2008
BY:
GIARETTA
REV:
of
[138]
FILE NAME:
conexo texas_reg5.DSN
PAGE:
Unesp - Sorocaba
CONECTORES FLATS PARA PLACA DE INTERFACE

0
+5VDD +15VA
R103 J11
1 2 3 1 2
J12
VIN0 VIN2 VIN4 VIN6 VIN8 VIN10 VIN12 VIN14 FLAT20 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 VIN1 VIN3 VIN5 VIN7 VIN9 VIN11 VIN13 VIN15
J14 J13
PWM1 PWM5 PWM9 T1PWM T3PWM 1 3 5 7 9 FLAT10 2 4 6 8 10 PWM3 PWM7 PWM11 T2PWM T4PWM
J8 C46
100u 1SMB5919BT3 LED 100n
330R
C47 D35 LD3
2
-15VA
DGND
TBLOCK-I3 ANALGICA
TBLOCK-I2 DIGITAL
DGND CAP1 CAP3 CAP5 SCITXDA TDIRB C1TRIPn C3TRIPn C5TRIPn SCITXDB
1 3 5 7 9 11 13 15 17 19
2 4 6 8 10 12 14 16 18 20
DGND CAP2 CAP4 CAP6 SCIRXDA TCLKINB C2TRIPn C4TRIPn C6TRIPn TCLKINA
FLAT20
DGND
J17
MCLKXA MCLKRA MFSXA MFSRA 13 11 9 7 5 3 1 FLAT14 14 12 10 8 6 4 2
J16 JP2
SPISTEA TDIRA 3 1 4 2 JUMPER2X2 SRIE - JUMPER POS. 1-2 PARA. - JUMPER POS. 3-4
SPISOMIA SPICLKA
JP4
MDRA
SPISIMOA
5
JUMPER2X2 SRIE - JUMPER POS. 1-2 PARA. - JUMPER POS. 3-4
3 1
4 2
1 3 5 7 9
2 4 6 8 10
FLAT10
JP5
MDXA 3 1 JUMPER2X2 SRIE - JUMPER POS. 1-2 PARA. - JUMPER POS. 3-4 4 2 DGND
1
DGND
JP1 JP3
JUMPER2 SERIE - COM JUMPER PARA. - SEM JUMPER
2
JUMPER2 SERIE - COM JUMPER PARA. - SEM JUMPER
DGND
DGND
PEA - POLI
CONEXO DSP TEXAS
DATE:
USP
A3 H
CONECTORES
30/11/2008
FILE NAME: GIARETTA
PAGE:
BY:
REV:
of
CONECTOR E JUMPERS UTILIZADOS SOMENTE SE A COMUNICAO FOR REALIZADO POR McBSP
CONECTOR E JUMPERS UTILIZADOS SOMENTE SE A COMUNICAO FOR REALIZADO POR SPI
[139]
C7
1nF
R3
0
10k 1% 12k 1% Cod. Farnell: 933-6125 +5V
R4
U1:A
VIN0 (-2.5V- 2.5V) 10k 1% Cod. Farnell: 933-5765 1 3
4
+5V
+5V
-5V
1
20k 1% Cod. Farnell: 933-5870 7 5 10R 6
R5 R6
ADCINA0
R1
U1:B
CD1
100n
CD1D1
10MQ040 Cod. Farnell: 63J7992
100n
+2.5V
R2
4
AD822A AD822A 1nF 1% -5V -5V
C8 D2
10k
BZV55-C3V3 Cod. Farnell: 1097197
C9
1nF
R9
10k 1% 12k 1% +5V +5V -5V +5V
R10
3
VIN1 (-2.5V- 2.5V) 10k 1% 1 3
4
U2:A R11
20k 1% 5
4 8
R7
2 6 7 AD822A AD822A
U2:B R12
ADCINA1 10R
CD2
100n
CD2C10
1nF
100n
+2.5V
R8
10k 1% -5V
D4
BZV55-C3V3 -5V
D3
10MQ040
C11 1nF R15

10k 1%
R16
12k 1% +5V
5
+5V
U3:A
VIN2 (-2.5V- 2.5V) 10k 1% 3
4 +2.5V
2 1 AD822A
R17
20k 1% 6 5
R13
U3:B R18
7 AD822A
4
+5V
-5V
ADCINA2 10R
CD3 C12
1nF 100n
CD3D6
BZV55-C3V3
100n
R14
10k 1% -5V
D5
10MQ040 -5V
C13 1nF R21

10k +5V 1% +5V -5V
R22
12k 1%
U4:A
+5V
8
CD4 R19
8
CD4U4:B
10k 1% 2 1 3
4
Unesp - Sorocaba
8
VIN3 (-2.5V- 2.5V)
100n
100n
R23
20k AD822A 1% 6
R24
7 5
+2.5V
ADCINA3 10R
R20
10k 1% -5V
AD822A
C14
1nF -5V
D8
BZV55-C3V3
D7
10MQ040
PEA - POLI
CONEXO DSP TEXAS
DATE:
USP
SIZE A B C D E F G A3 H
CONDICIONAMENTO
30/11/2008
FILE NAME: BY: GIARETTA
PAGE:
REV:
of
[140]
Unesp - Sorocaba
C15 1nF R27

0
10k 1% 12k 1% Cod. Farnell: 933-6125 +5V
R28
+5V
-5V
U5:A
VIN4 (-2.5V- 2.5V) 10k 1% Cod. Farnell: 933-5765 1 3 20k 1% Cod. Farnell: 933-5870 7 5 10R 6 2
+5V
R29 R30
ADCINA4
R25
1
4
U5:B CD5
100n
CD5-
100n
+2.5V
R26
4
AD822A AD822A 10k 1% -5V -5V BZV55-C3V3 Cod. Farnell: 1097197 1nF
C16 D10 D9
C17 1nF R33

10k 1% 12k 1% +5V +5V
R34
VIN5 (-2.5V- 2.5V) 10k 1% 1 3 20k 1% 7 5 10R 6 AD822A 2
R35 R36
ADCINA5 AD822A
R31
U6:A U6:B
+5V
-5V
CD6 C18
1nF 100n
CD6D12
BZV55-C3V3
100n
+2.5V
R32
4
10k 1% -5V -5V
D11
10MQ040
C19 1nF R39

10k 1%
R40
12k 1% +5V +5V
5
+5V
-5V
U7:A
VIN6 (-2.5V- 2.5V) 10k 1% 1 3 20k AD822A 2
R41
1% 6 5
R37
U7:B CD7 R42

7 AD822A ADCINA6 10R 100n
CD7-
100n
6
4 +2.5V
R38
10k 1% -5V
C20
4
1nF -5V
D14
BZV55-C3V3
D13
10MQ040
C21 1nF
7
R45
10k +5V 1%
+5V
-5V
R46
12k 1%
CD8 U8:A
VIN7 (-2.5V- 2.5V) 10k 1% +5V 100n
CD88
100n
2 1 3 AD822A
R47
20k 1% 6
U8:B R48
7 ADCINA7
R43
10R
+2.5V
R44
10k 1% -5V
AD822A
C22
1nF -5V
D16
BZV55-C3V3
D15
10MQ040
PEA - POLI
CONEXO DSP TEXAS
DATE:
USP
CONDICIONAMENTO
30/11/2008
PAGE:
REV:
of
[141]
C41 1nF R51

0
10k 1% 12k 1% Cod. Farnell: 933-6125 +5V
R52
+5V
-5V
U9:A
4
+5V
2 20k 1% Cod. Farnell: 933-5870 7 5 10R 6
R53 R54
ADCINB0
R49
1
U9:B
CD9 C23
CD9-
100n
100n
+2.5V
R50
4
AD822A AD822A 1nF 1% -5V -5V
D18
BZV55-C3V3 Cod. Farnell: 1097197
D17
10k
C24 1nF R57

10k 1% 12k 1% +5V +5V
R58
VIN9 (-2.5V- 2.5V) 10k 1% 1 3

4
2 20k 1% 7 5
4
R59
6 AD822A
R55
U10:A U10:B
+5V
-5V
R60
ADCINB1 10R
AD822A
CD10 C25
1nF
CD10D20
BZV55-C3V3
100n
100n
+2.5V
R56
10k 1% -5V
D19
10MQ040 -5V
C26 1nF R63

10k 1%
R64
12k 1% +5V +5V
5
+5V
-5V
U11:A
VIN10 (-2.5V- 2.5V) 10k 1% 3
4
2 1 AD822A
R65
20k 1% 6 5
R61
U11:B R66
7 AD822A
4
CD11
ADCINB2 10R
CD11-
100n
100n
6
+2.5V
R62
10k 1% -5V
C27
1nF -5V
D22
BZV55-C3V3
D21
10MQ040
C28 1nF
7
R69
10k +5V 1%
R70
12k 1%
+5V
-5V
U12:A
+5V
8
Unesp - Sorocaba
VIN11 (-2.5V- 2.5V)
10k
1%
2 1 3
4
R71
20k AD822A 1% 6
U12:B R67 R72

7 5 ADCINB3 10R AD822A
CD12
CD12-
100n
100n
+2.5V
R68
10k 1% -5V
C29
4
1nF -5V
D24
BZV55-C3V3
D23
10MQ040
PEA - POLI
CONEXO DSP TEXAS
DATE:
USP
CONDICIONAMENTO
30/11/2008
PAGE:
REV:
of
[142]
Unesp - Sorocaba
C30 1nF R75

0
10k 1% 12k 1% Cod. Farnell: 933-6125 +5V
R76
U13:A
4
+5V
+5V
-5V
1
20k 1% Cod. Farnell: 933-5870 7 5 10R 6
R77 R78
ADCINB4
R73
U13:B
CD13
CD13-
100n
100n
+2.5V
R74
4
AD822A AD822A 1nF BZV55-C3V3 Cod. Farnell: 1097197 1% -5V -5V
C31 D26 D25
10k
C32 1nF R81

10k 1% 12k 1% +5V +5V
R82
3
VIN13 (-2.5V- 2.5V) 10k 1% 1 3
4
U14:A R83
20k 1% 7 5
4 8
R79
2 6 10R AD822A
U14:B R84
ADCINB5
+5V
-5V
AD822A
CD14 C33
1nF
CD14D28
BZV55-C3V3
+2.5V
R80
10k 1% -5V -5V
D27
10MQ040
100n
100n
C34 1nF R87

10k 1%
R88
12k 1% +5V +5V
5
+5V
-5V
U15:A
VIN14 (-2.5V- 2.5V) 10k 1% 1 3
4
2 20k AD822A
R89
1% 6 5
R85
U15:B R90
7 AD822A
4
CD15
ADCINB6 10R
CD15C35
1nF -5V
6
+2.5V
100n
100n
R86
10k 1% -5V
D30
BZV55-C3V3
D29
10MQ040
R93
10k +5V 1%
+5V
-5V
R94
12k 1%
U16:A
8
VIN15 (-2.5V- 2.5V) 10k
+5V
8
CD16 U16:B
2
8
CD16-
100n
100n
R91
1%
R95
1 3
4
20k AD822A
1%
6 7 5
4
R96
ADCINB7 10R AD822A
+2.5V
R92
10k 1% -5V
C37
1nF -5V
D32
BZV55-C3V3
D31
10MQ040
PEA - POLI
CONEXO DSP TEXAS
DATE:
USP
CONDICIONAMENTO
30/11/2008
PAGE:
REV:
of
C36 1nF
[143]
1
+5V
-5V
U18
1 2 3 4 TP VIN NC GND ADR441BRZ TP1 NC1 VOUT TRIM 8 7 6 5
4
U19:B
2.5V +5V
-5V
5 7 6
2
22u 100n 10n
CD18B CD18A C39

100n
CD18 C40
10n
2
8
CD19
AD822A
CD19-
100n
100n
3
+5V
-2.5V
R98
2.5V
10k
1%
+5V
4
+5V
U19:A R97 CD17A

10k
1%
AD822A 22u +5V
CD17 C38
100n 100n
-5V
U17 J15
6
DACA DACB DACC DACD 1 2 3 4 5 6 CONN-H6
-2.5V
DACD DACC
+2.5V
DACB DACA
1 2 3 4 5 6 7 8
VDD VOUTD VOUTC VREFL VREFH VOUTB VOUTA VSS DAC7614U
RESETSEL RESET LOAD NC CS CLK SDI GND
16 15 14 13 12 11 10 9
U21
18 17 16 15 14 13 12 11 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 D0 D1 D2 D3 D4 D5 D6 D7 2 3 4 5 6 7 8 9 CANRXA DGND CANTXA SPICLKA SPISIMOA DGND DGND DGND
+2.5V
+2.5V
+2.5V
+2.5V
+2.5V
+2.5V
+2.5V
+2.5V
-2.5V
CD17A7
22u
CD17100n DGND -5V
OE1 OE2 74HCT541 GND=DGND VCC=+5VDD
1 19
C58
100n DGND +5VDD
C57
100n
C55
100n
C56
C50
C52
C53
C54
C51
100n
100n
100n
100n
100n
100n
Unesp - Sorocaba
CD21
100n
9
DGND
PEA - POLI USP

CONEXO DSP TEXAS
DATE:
DAC
30/11/2008
PAGE:
REV:
of
[144]
Unesp - Sorocaba
3
+15VA +5V
U22 R99
1 VI
GND
7805 VO 3
R101
330R
10R
100u
100u
330n
C42
C59
C44
C1
100n
C5
100u
C3
10n
D33
1SMB5919BT3
LD1
LED
GND
C43
100u 100u
C60
C45
330n
1 GND
C2
100n
C4 C6
100u 10n
D34
1SMB5919BT3
LD2
LED
5
2 VI VO 3
R100
10R
R102 U20
7905 -5V 330R
-15VA
PEA - POLI USP

CONEXO DSP TEXAS REGULADORES
DATE:
30/11/2008
PAGE:
REV:
of
[145]
A
+5VDD
0
JUMPER
1
+3V3 TEST PIN ` 3 PWMTRIP2
JPWM1 R2
680R 1 2 3 3 4
GND VCC
PT1 C1
100p 8 7 6 5 100n 1
HCPL-2200
CD4 U2
100n
PI8 U4:A
IN1 OUT1+ 2
CONN-D9F
U1:A
1 2
PWM1
CD2
DZ1
BZX284C5V6
C3
100u
5 10
ENA1,2 GND
OUT1VCC
4 20
1
10k SMD HCPL-2200
R1
74HCT132 GND=DGND VCC=+5VDD +5VDD
DZ2
DZ3
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
CD1
DGND 100n
CD4A
10n +5VDD
CD1A
2
10n +3V3 JUMPER DGND
1
JPWM2
TEST PIN ` 1 3 PWMTRIP2
PT2 R4
680R 1 2 6 3 4
GND
C4
100p
U3
HCPL-2200
PI9
VCC
U1:B
4 5
8 7 6 5 HCPL-2200 9
U4:B
IN2 OUT2+ 8
CONN-D9F
3
PWM3
CD3
100n
DZ4
BZX284C5V6
C6
100u SN75174DW
OUT2-
R3
10k SMD 74HCT132 GND=DGND VCC=+5VDD
DZ5
DZ6
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
Conectados no mesmo terra na placa de disparadores
4
DGND
+5VDD
+3V3 JUMPER 1 3 PWMTRIP2
JPWM3 U1:C
10 8 9
1
PT3
TEST PIN `
R6
680R
C7
100p 1 2 3 4
U15
HCPL-2200
PI10
VCC
8 7 6
GND
U4:C
11 5 HCPL-2200 IN3 OUT3+ 12
CONN-D9F
5
2
PWM5
CD15
100n
DZ7
BZX284C5V6
C9
100u
15
ENA3,4 SN75174DW
OUT3-
14
R5
10k SMD
74HCT132 GND=DGND VCC=+5VDD
DZ8
DZ9
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
6
DGND +5VDD
A.2 Interface AD/PWM
+3V3 JUMPER
JPWM4
1
2
PT4
TEST PIN `
1
PWMTRIP2
R8 U1:D
13 11 12 680R
C10
100p 1 2 3 4
U5
HCPL-2200
PI11
VCC
8 7 6 19 5
U4:D
IN4
GND
CONN-D9F
OUT4+
18
PWM7
CD5 R7
10k SMD
DZ10 PTGND1
TEST PIN 74HCT132 GND=DGND VCC=+5VDD 100n HCPL-2200 BZX284C5V6
C12
100u SN75174DW
OUT4-
16
DZ11
DZ12
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
Unesp - Sorocaba
8
1
DGND
PEA - POLI USP

SIZE A B C D E F G A3
INTERFACE A/D PWM R2
DATE:
SADAS PWM
30/11/2008
interface.DSN
PAGE:
REV:
of
11
[146]
Unesp - Sorocaba
A
+5VDD
0
JUMPER
1
+3V3 TEST PIN ` 3 PWMTRIP2
JPWM5 R10
680R 1 2 3 3 4
GND VCC
PT5 C13
100p 8 7 6 5 100n BZX284C5V6 1
HCPL-2200
CD10 U7
100n
PI12 U10:A
IN1 5 10 ENA1,2 OUT1+ OUT12 4 GND VCC 20
CONN-D9F
U6:A
1 2
PWM9
CD7
DZ13
C15
100u
1
10k SMD HCPL-2200
R9
74HCT132 GND=DGND VCC=+5VDD +5VDD
DZ14 CD10A
10n
DZ15
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
CD6
DGND 100n
CD6A
2
+3V3 10n TEST PIN ` DGND 680R
1
+5VDD
JPWM6
JUMPER 1 3 PWMTRIP2
PT6 R12
100p 1 2 6 3 4
GND VCC
HCPL-2200
C16
8 7 6 5
U8 U10:B
9 IN2 OUT2+ 8
PI13
CONN-D9F
U6:B
4 5
3
PWM11
CD8
100n
DZ16
BZX284C5V6
C18
100u SN75174DW
OUT2-
R11
10k SMD 74HCT132 GND=DGND VCC=+5VDD HCPL-2200
DZ17
DZ18
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
DGND
+5VDD
+3V3 JUMPER
1
JPTM1
TEST PIN ` 3 PWMTRIP2
PT7 R14
680R
C19
100p 1 2
U9
HCPL-2200
PI14
VCC
U6:C
10 8 9
8 7 3 4
GND
U10:C
11 6 5 HCPL-2200 IN3 OUT3+ 12
CONN-D9F
5
T1PWM
CD9
100n
DZ19
BZX284C5V6
C21
100u
15
ENA3,4 SN75174DW
OUT3-
14
R13
10k SMD 74HCT132 GND=DGND VCC=+5VDD
DZ20
DZ21
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
6
DGND
6
+5VDD
+3V3 JUMPER 1 3
2
JPTM2
PWMTRIP2
PT8
TEST PIN `
R16 U6:D
680R
1
C22
100p 1 2
U16
HCPL-2200
PI15
VCC
8 7 19 11 3 6
U10:D
IN4 OUT4+ 18
CONN-D9F
7
T2PWM
12
4 74HCT132 GND=DGND VCC=+5VDD
R15
10k SMD
GND
5 HCPL-2200
CD16
100n
DZ22
BZX284C5V6
C24
100u SN75174DW
OUT4-
16
DZ23
TEST PIN
DZ24
PTGND2
BZX284C5V6
BZX284C5V6
8
1
DGND
PEA - POLI USP

DATE:
SADAS PWM
30/11/2008
interface.DSN
PAGE:
REV:
of
11
13
1 6 2 7 3 8 4 9 5
[147]
A
+5VDD +3V3
JPTM3
JUMPER
1
0
1 3 PWMTRIP2
TEST PIN `
R18
680R 1 2 7 6
GND VCC
C25
100p 8
HCPL-2200
U12
100n
PI16 U13:A
1 IN1 OUT1+ 2
PT9
CD13
CONN-D9F
U11:A
1 3 3 4 74HCT132 GND=DGND VCC=+5VDD HCPL-2200 +5VDD 100n 5 2
T3PWM
CD12
BZX284C5V6
DZ25
C27
100u
5 10
ENA1,2 GND
OUT1VCC
4 20
R17
1
10k SMD
DZ26 CD13A
10n
DZ27
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
CD11
DGND 100n
CD11A
+5VDD 10n
+3V3 DGND TEST PIN ` PWMTRIP2 JUMPER
JPTM4 R20
680R
1
PT10 C28
100p 1 2
U17
HCPL-2200
PI17
VCC
U11:B
4 6 3 4 74HCT132 GND=DGND VCC=+5VDD 5
8 7 6
GND
U13:C
11 5 IN3 OUT3+ 12
CONN-D9F
3
T4PWM
CD17
100n HCPL-2200
DZ28
BZX284C5V6
C30
100u
15
ENA3,4 SN75174DW
OUT3-
14
R19 PTGND3
TEST PIN 10k SMD
1
DZ29
DZ30
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
4
GND_PWM
U48:B
3 DGND
4 +3V3
R117
680R
U47
HCPL-2200
+5VDD
VCC
74HC14 GND=DGND VCC=+3V3 8 7 6 1
5
1 PDPINT_EXT 2 GND 3 MA 2 100p 3 CONN-SIL3
PI_EXT
1
C80
U48:A
2 3
GND
JP3
JUMPER 1 5
U48:C
5 74HC14 GND=DGND VCC=+3V3
D10
MURS160T3
CD47
HCPL-2200 100n +3V3
U46:A
2
1 3 2
74HC14 GND=DGND VCC=+3V3
U46:C CD48
PWMTRIP2 74HCT08 GND=DGND VCC=+5VDD +5VDD 100n DGND DGND TRIP 3 1

2
U48:D
13
12
10
6
+5VDD
CD46 JP4
JUMPER 100n DGND
U48:E
U46:B
11
10
U11:C
10 8 9 9
U48:F U13:B PI7

74HCT132 GND=DGND VCC=+5VDD PWM1 PWM5 PWM9 T1PWM T3PWM 1 3 5 7 9 2 4 6 8 10 FLAT10 180 PWM3 PWM7 PWM11 T2PWM T4PWM IN2 OUT2+ OUT28 6
U46:D
12
Unesp - Sorocaba
11
13
U11:D
13 11 12 74HCT132 GND=DGND VCC=+5VDD 19
SN75174DW
U13:D
IN4 OUT4+ OUT4SN75174DW 18 16
DGND
DGND
PEA - POLI
9
DGND GND_PWM
DATE:
USP
SADAS PWM
30/11/2008
interface.DSN
PAGE:
REV:
of
11
[148]
Unesp - Sorocaba
A
+5VDD
CD21
0
R21
330R 1 2 A 4
GND VCC
C31
100p 8 7 6 5 100n BZX284C5V6
HCPL-2200
U14
100n
U21:A
1 IN1 5 100u 10 ENA1,2 GND OUT1+ OUT1VCC 2 4 20
U20:A LD1
K 3 GPO0 1 2
(CHAVE ESTATICA)
CD14
DZ31
C33
1
10k +5VDD
R24
HCPL-2200
LED
DZ32
DZ33
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
PICHE
CONN-D9F
CD20
100n DGND +5VDD
P/ Disparadores
GND_RELE
CD20A
10n 330R 1 2 A 4
GND VCC
R22
100p 8 7 6 5
HCPL-2200
C34
U18 U21:B
9 IN2 OUT2+ 8
U20:B LD2
K LED HCPL-2200 +5VDD 3 GPO1 3 74HCT14 GND=DGND VCC=+5VDD 4
DGND
(RELE 1)
CD18
100n
DZ34
BZX284C5V6
C36
100u SN75174DW
OUT2-
3
10k
R25
DZ35
DZ36
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
PIBP
CONN-D9F
P/ Placa Rele
DGND
R23
330R 100p
C37
1 2
U19
HCPL-2200
GND_RELE
VCC
8 7 3 4
GND
U21:C
11 6 5 HCPL-2200 IN3 OUT3+ 12
U20:C LD3
K LED A GPO2 5 74HCT14 GND=DGND VCC=+5VDD 6
(RELE 2)
CD19
100n
DZ37
BZX284C5V6
C39
100u
15
ENA3,4 SN75174DW
OUT3-
14
R26
10k
DZ38
DZ39
BZX284C5V6
BZX284C5V6
1 6 2 7 3 8 4 9 5
PIBCC
CONN-D9F
P/ Placa Rele
5
DGND 13 12 74HCT14 GND=DGND VCC=+5VDD
GND_RELE
U20:D
CIRCUITO DE TRIP
+5VDD +5VDD +5VDD
U26:B
3 4 GND=DGND 74LVC14 VCC=+3V3
11 GND=DGND VCC=+3V3
10
TRIP
U26:C
5 74LVC14 6 74HCT14 GND=DGND VCC=+5VDD
U20:E
1
JP11
JUMPER 3
2
LD7
LED
CD30
100n
R29 U31 PITRIP U26:A

1 2 3 4
A
R28
330R C D 2
U30 U27:A
HCPL-2200
DGND 8
VCC
680R
13 74LVC14 GND=DGND VCC=+3V3
12 9
U20:F
8 74HCT14 GND=DGND VCC=+5VDD DGND GND=DGND VCC=+3V3 19
1 1 2 3 CONN-SIL3
+5V2 PDPINT MA
2 1 74LVC14 GND=DGND VCC=+3V3 8 5 6 11 12 6 +5VDD 74HCT14 GND=DGND VCC=+5VDD 5
GND
100p
ERRO
1 2 3
D1 R31
10k +3V3 74HC30 VCC=+5VDD +5VDD HCPL-2200
R30
U26:E
11 10 74LVC14
MURS160T3
120R
TBLOCK-I3
U21:D
IN4 OUT4+ OUT4SN75174DW 18 16
DGND DGND
CD26
100n DGND
CD31
DGND 100n DGND
U26:F
9 8 74LVC14 GND=DGND VCC=+3V3
DGND GND_RELE
PEA - POLI
DATE:
USP
SAIDAS (FLAGS) RELS E CHAVE ESTTICA
30/11/2008
FILE NAME:
interface.DSN
PAGE:
BY:
GIARETTA
REV:
of
11
U26:D
C40
PI24
[149]
A
+3V3
+5VDD
0
3
+3V3
DGND
0 ENTRADAS DIGITAIS +3V3

(DA PLACA DE ERROS)
D2
BAV99
R32
1k 1 3 1
ED2
U33:A
10k
+
R34 R33
3 CHAVE JUMPER2X2
ED3
SW1
4 2
ED1
JP5
1 9 2 10 3 11 4 12 5 13 6 14 7 15 8
ED4 ED5
J1
R27
330R
GPI9
2 100R
1 74HC14 GND=DGND VCC=+3V3 +3V3 ELECT_SMD_4U735V DGND

-
1
(ERRO 1)
R35
10k
C44
LD4
+5VDD
CD33
DGND
3 2
CD27
100n +5VDD DGND
A
+3V3
DGND 100n +3V3 DGND
DGND
R53
2
DGND BAV99
D3 R36
1k 1 CHAVE JUMPER2X2 DGND 3 1 4 2
1
LED VD
+15V
U22
CONN-D15F
1M
ZM33164CL
GND
U33:B
10k GPI10
+
R38 R37
3 100R
SW2
JP6
LD8
K
C LED VM
VCC
OUT
R57
R56
10k +15V
30k
(ERRO 2)
10k ELECT_SMD_4U735V
-
OUT 330R 74HCT14 GND=DGND VCC=+5VDD +5VDD 16
S R EN VCC GND
U24:A
6 5 8
R39 C46
U33:F
R94
4044 4 3 9 7
U27:B
U25:B
R52
1K
RESET
LD5
+3V3 DGND
3 2
DGND +3V3 DGND
AGND
11
D4
4
BAV99 13
U27:D
12
DZ75 CD25 JP7

74HCT14 GND=DGND VCC=+5VDD 100n
1SMB5927BT3
LF347M
AGND
LED VD
R40
1k 1 3 1 4 2 JUMPER2X2 DGND 11
U33:C
10k GPI11
+
R42 R41
3 CHAVE 100R
SW3
DGND
-15V
(ERRO3)
U27:E
10
A
+5VDD
R55
-15V
R43
5
ELECT_SMD_4U735V
-
10k
C48
U23
74HCT14 GND=DGND VCC=+5VDD +3V3 9
3 2
1M
ZM33164CL
LD9 U27:F
8 DGND
K
D LED +5VDD
VCC
OUT
R59
R58
GND
10k
30k
DGND DGND +3V3
R54 D5
74HCT14 GND=DGND VCC=+5VDD BAV99
6 330R
10
11
OUT
1
11
U24:B R44 R46

10k
R95
U27:C
4044
U25:C
1K
LD6 JP8 R45 SW4

3 1 1k 3 1 4 2 DGND 74HCT14 GND=DGND VCC=+5VDD 16 R EN VCC GND 12 5 8
LED VD
RESET
U33:D
GPI12 12 13
+
AGND CHAVE 100R
DZ76
JUMPER2X2
(ERRO 4)
1SMB5927BT3
R47
7
10k

-
C50
ELECT_SMD_4U735V DGND 15 14
U25:D
4044 S +3V3 R OUT 1 +5VDD +15V DGND
3
LF347M
AGND
AGND
-15V 5 +3V3
2
11
EN DGND 8
U24:D D6
GND VCC BAV99
1
11
DGND
U24:C
16
13
R60 R48 U33:E R50

10k 10 11
CD24U25:A
3 10k S OUT 13
CD24+ SW6 R49 SW5

3 1 4 2 R CHAVE
+
14
Unesp - Sorocaba
100n
100n
12
10
8
1k
JP10
GPI13 3
+
3 4 1 5 CHAVE
RESET AGND
LF347MAGND
LF347MAGND
AGND
(ERRO 5)
100R
EN
C49 R51
10k 74HC14 GND=DGND VCC=+3V3 JUMPER2X2
C47
ELECT_SMD_4U735V
-
DGND
4044 GND VCC
16
ELECT_SMD_4U735V
PEA - POLI
9
DATE:
USP
DGND DGND DGND
(Sinais de Erros)
30/11/2008
interface.DSN
PAGE:
REV:
of
11
[150]
Unesp - Sorocaba
+5VDD
C52
100p 1 2 3 GND=DGND VCC=+5VDD 4 330R
R98
U29
HCPL-2200
PI18
8 7 6
VCC
U28:A
1
GPO3 +5VDD 74HCT14 1 2
GND
5 HCPL-2200
CD29
100n
1 2 3 4
C54
100u
CONN-SIL4
R96 U28:B
3 5 74HCT14 +5VDD +5VDD 6 330R 74HCT14 GND=DGND VCC=+5VDD LED 4 10k K A SD1 GND=DGND VCC=+5VDD
R97
LD10 U28:C
CD28
100n DGND
C55
100p
R101
330R 1
U34
HCPL-2200
PI20
VCC
3
GPO4 +5VDD 11
U28:E
2 3 4
GND
7 6 5
CD34
100n
1 2 3 4
C57 U28:F
HCPL-2200 9 8 GND=DGND 74HCT14 VCC=+5VDD +5VDD 100u
CONN-SIL4
PI19
4
74HCT14 GND=DGND VCC=+5VDD LED DGND GPO0 GP02 GP04 GPO6 GPO8 GPI10 GPI12 GPI14 GPI16 330R FLAT20 180 1 3 5 7 9 11 13 15 17 19 DGND GPO1 GPO3 GPO5 GPO7 GPI9 GPI11 GPI13 GPI15 GPI17 2 4 6 8 10 12 14 16 18 20 10k 13 12 K A
R99 U28:D R100 LD11
SD2
C58
100p
R104
330R 1
U37
HCPL-2200
PI21
VCC
5
8
U36:B
GPO5 +5VDD 3 4 74HCT14 GND=DGND VCC=+5VDD
2 3 4
GND
7 6 5
CD37
100n
1 2 3 4
PI27
SD1
C60 U36:A
1 2 74HCT14 GND=DGND VCC=+5VDD +5VDD
SD2
CONN-SIL4
R102
6
10k
R103
330R
LD12
K LED A 5
U36:C
6 GND=DGND 74HCT14 VCC=+5VDD SD3
HCPL-2200
100u
SD3
SD4
1 2 3 4 5 6 7 8 9
Tblock9
+5VDD
CD36
7
100n DGND
C71
100p
R109
330R 1
U38
HCPL-2200
PI22
VCC
U36:E
GPO6 11 +5VDD 10 74HCT14 GND=DGND VCC=+5VDD
2 3 4
GND
7 6 5
CD38
100n
1 2 3 4
C73 R105
10k 13
CONN-SIL4
U36:D
R106
330R
LD13
K LED A 9
U36:F
8 74HCT14 GND=DGND VCC=+5VDD SD4
HCPL-2200
100u
PEA - POLI
DATE:
USP
A3 H
(Sadas Digitais Disponveis)
30/11/2008
FILE NAME:
interface.DSN
PAGE:
BY:
GIARETTA
REV:
of
11
[151]
+5VDD
C74
100p
R112
330R 1
U42
HCPL-2200
PIL
VCC
U41:B
3
GPO7 3 +5VDD 4 74HCT14 GND=DGND VCC=+5VDD
2 3 4
GND
7 6 5 HCPL-2200
(DVR ATIVO)
CD42
100n
C76
100u
1 2 3 4 5
R110 U41:A
1 330R 74HCT14 GND=DGND VCC=+5VDD LED 2 10k K A
R111
LD14
TBLOCK5 (LAMPADAS DA PORTA)
+5VDD
C77
100p
R115
330R 1
U43
HCPL-2200
VCC
5
GPO8 11 +5VDD
U41:E
2 3 4
GND
7 6 5
(ERRO DVR)
CD43 U41:D
13 12 74HCT14 GND=DGND VCC=+5VDD
R113
10k
R114
330R
LD15
K LED A
HCPL-2200
100n
U41:C
+5VDD
CD41
100n DGND
U41:F
Unesp - Sorocaba
PEA - POLI USP

DATE:
SADAS PARA LAMPADAS DO PAINEL
30/11/2008
interface.DSN
PAGE:
REV:
of
11
[152]
Unesp - Sorocaba
R116
680R
HCPL-2200
+3V3
U39
1 2 7 6
GND VCC
PI28
1
1 2 3 100p 3 CONN-SIL3 MURS160T3 HCPL-2200 100n
C79
5V GND MA
1
U44:A
2 74HC14 GND=DGND VCC=+3V3 +3V3 3
U44:B
4 74HC14 GND=DGND VCC=+3V3 GPI14
D9
4 5
CD39
CD44
2
DGND 100n DGND
U44:E
11
10
R118
680R
HCPL-2200
+3V3
U35
1 2 7 6
GND VCC
U44:F
8 5
PI29
3
100p 3 1 2 3 CONN-SIL3 MURS160T3
C81
5V GND MA
U44:C
6 74HC14 GND=DGND VCC=+3V3 13
U44:D
74HC14 GND=DGND VCC=+3V3 5
D11
4
CD35
100n
U45:E
HCPL-2200
11
10
DGND
U45:F R121
680R +3V3
U50
HCPL-2200
5
1 2 3 CONN-SIL3
PI30
5V GND MA
100p
C82
1 2 3
VCC
8 7 6 1
U45:A
2 74HC14 GND=DGND VCC=+3V3 3
U45:B
DGND
D14
MURS160T3
GND
5 HCPL-2200
CD50
100n
+3V3
CD45
6
DGND 100n
R122
680R
+3V3
DGND
U51
HCPL-2200
1 2 3 CONN-SIL3
5V GND MA
2 100p 3
7 6
13
GPI17
D15
MURS160T3
GND
5 HCPL-2200
CD51
100n
8
DGND
PEA - POLI
DATE:
USP
A3 H
(ENTRADAS DISPONVEIS)
30/11/2008
interface.DSN
PAGE:
REV:
of
11
PI31
C83
VCC
U45:C
U45:D
[153]
A
AGND
+15V -15V
PITCFA
50R-25V
RV1
+15V -15V
+15V
-15V
0
1 2 3 4 50R-25V
PITPDC PT11
TEST PIN CONN-SIL4 MOLEX 4P
1
RV7 R73 R74

NC
PITPLC
1 2 3 4
RV13
50R-25V
R61
AGND AGND NC NC NC
R62
1 2 3 4
R85 PT17
1
R86
AGND
AGND
NC
NC
CONN-SIL4 MOLEX 4P
PT23
TEST PIN
1
VIN0 +15V -15V
1
VIN6 +15V -15V
VIN12
PITCFB
1 2 3 4 50R-25V
RV2 PITPFA PT12

1
+15V
-15V
RV8
50R-25V
PITPCA
1 2 3 4
RV14
50R-25V
R63 R75
AGND NC AGND NC NC
R64
1 2 3 4
R76
NC
R87 PT18
1
R88
AGND
NC
NC
2
CONN-SIL4
PT24
TEST PIN
VIN1 +15V -15V
PTAGND2
TEST PIN +15V -15V
VIN7
VIN13
PITCFC
50R-25V
1
RV3 PITPFB PT13

1
PTAGND3 RV9
50R-25V TEST PIN
+15V
-15V
1 2 3 4
PITPCB R77
AGND NC
RV15 R78
NC 1 2 3 4
1
50R-25V
R65
AGND NC NC
R66
1 2 3 4
R89 PT19
TEST PIN AGND CONN-SIL4 MOLEX 4P
1
R90
NC
NC
CONN-SIL4 MOLEX 4P
PT25
TEST PIN
4
VIN2 +15V -15V
VIN8
VIN14 +15V -15V +15V -15V
PITCCA
50R-25V 1 2 3 4
RV4 PITPFC PT14

1
RV10
50R-25V 1 2 3 4
PITPCC R79
AGND NC
RV16 R80
NC 1 2 3 4
50R-25V
R67
AGND NC NC
R68
R91 PT20
TEST PIN AGND CONN-SIL4 MOLEX 4P
1
R92
NC
NC
5
CONN-SIL4 MOLEX 4P
PT26
TEST PIN
VIN3 VIN9 +15V -15V
VIN15 +15V -15V
6
1 2 3 4
PITCCB R69
AGND NC NC
RV5
50R-25V
PITPLA PT15
1
RV11
50R-25V 1 2 3 4
R70
R81
AGND NC
R82
NC
CONN-SIL4 MOLEX 4P
PT21
TEST PIN
PI26
7
VIN4 +15V -15V
PTAGND1 RV6
50R-25V
1
VIN10 TEST PIN +15V -15V
PTAGND4 PITPLB R71 R72

NC NC
PITCCC
1 2 3 4 AGND CONN-SIL4 MOLEX 4P
RV12
50R-25V PACKAGE=PRE-SQ1 1 2 3 4
TEST PIN
AGND VIN0 VIN2 VIN4 VIN6 VIN8 VIN10 VIN12 VIN14 AGND
1 1
1 3 5 7 9 11 13 15 17 19
2 4 6 8 10 12 14 16 18 20
AGND VIN1 VIN3 VIN5 VIN7 VIN9 VIN11 VIN13 VIN15 AGND
R83 PT16
1
R84
AGND NC NC
FLAT20 180
Unesp - Sorocaba
PT22
TEST PIN
VIN5 VIN11
PEA - POLI
DATE:
USP
A3 H
SHUNTS E GRAMPEADORES DOS LEMS
30/11/2008
PAGE:
REV:
of
11
[154]
interface.DSN
Unesp - Sorocaba
+5VDD
+3V3
U40
LM317L
PI6
1 2 3 TBLOCK-I3 1000u 220n
VI
ADJ
VO
R107 C64
1k 1%
1
C61
C62
C63
1000u
C65
100n 100u
C66
100n
DZ72 R108
1k62 1%
C2
C5
1SMB5914BT3
470u
470u
DGND
+15V
DGND
C67
1000u
C68
220n
C8
470u
C11
470u
D7
1N5353BRL
PI5
1 2 3 4
AGND
CONN-SIL4
AGND
C69
1000u
C70
220n
C14
470u
C17
470u
D8
1N5353BRL
-15V
PEA - POLI USP

DATE:
ALIMENTAO
30/11/2008
interface.DSN
PAGE:
REV:
10
of
11
[155]
A
+5V
0
1 6 2 7 3 8 4 9 5 3 2
PD1
+5VDISP1 AH+
U1:A
1
PT1
TEST PIN 14 12 10 8 6 4 2
+15V
+15V
+15V
C20
470n
VDD=+15V 4050 VSS=GND
PDDR2
13 11 9 7 5 3 1
AH-
R18 U1:B
R20
GNDDISP
MA 2 1 IN1+ IN13 +5V
2
R1 U20:A U2:A
OUT1 4 VCC=+5V VDD=+15V VSS=GND 3 40109 5 120R SMD 1%
10k 4 VDD=+15V 4050 VSS=GND
10k SMD
C10
1
DB9-F-90-C CAR1=CAR 10k SMD BZX79C5V6 SN75175D 8 GND VCC 16 TRI BZX79C5V6
CAR
470n
1
FLAT14
C8
R21 DZ1
ENA1,2
DZ2
100n
U22:A CD2
100n 4049 3 2 VDD=+15V VSS=GND
PDDR2_ERR
U22:B
5 4 VDD=+15V 4049 VSS=GND 1
PT2
TEST PIN
+5V 11
U3:E
12 VDD=+15V 4050 VSS=GND 1
PT13
TEST PIN
+15V
+15V
+15V
PD7
1 +5VDISP1 6 2 AUX0+ 7 3 AUX08 4 GNDDISP MA 9 5 470n 14
C21 U3:F
15
C14 PDDR1 U12:C U17:C

40109 VDD=+15V 4050 VSS=GND 14 12 10 8 6 4 2 13 11 9 7 5 3 1
R37
470n
10k
R36
10k SMD 120R SMD 1%
R15
10 9 IN3+ IN3OUT3 12 11 10
5
DB9-F-90-C CAR1=CAR 10k SMD BZX79C5V6
5
11 VCC=+5V VDD=+15V VSS=GND
R38
DZ13
DZ14
BZX79C5V6
ENA3,4 SN75175D
U19:E
11 TRI 12 VDD=+15V 4049 VSS=GND
FLAT14
C12
PDDR1_ERR
CAR
100n
U19:F
14 15 VDD=+15V 4049 VSS=GND +5V 1
PT14
TEST PIN
A.3 Disparadores
PD10
1 6 2 7 3 8 4 9 5
+5VDISP1 CE+ CE-
470n
+15V
+15V
Unesp - Sorocaba
U12:A R41
GNDDISP
MA 10k SMD
C22 U16 R17

120R SMD 1% 2 1
JP1
U17:A
IN1+ IN1OUT1 4 3 3 +5V
40109 4 VCC=+5V VDD=+15V VSS=GND 1 2 3 4 5 6 7
CHAVE ESTTICA 1B 2B 3B 4B 5B 6B 7B COM 1C 2C 3C 4C 5C 6C 7C 9 16 15 14 13 12 11 10
MA
PD11
1 2 3
2
JUMPER DB9-F-90-C CAR1=CAR ENA1,2 MA
TERRA
R42
9
CAR
10k SMD
DZ17
BZX79C5V6
DZ18
BZX79C5V6
SN75175D 8 GND VCC 16 TRI
CONEXEL SL 3P
PEA - POLI
ULN2004A
DATE:
USP
CD17
A B C
100n
INTERFACE DISPARADORES R2 SIZE D E F G
30/11/2008
A3
PAGE:
REV:
of
[156]
disparadores_15V_DIP.DSN
Unesp - Sorocaba
A
+5V
PD2
0 AL+ AL4050 VDD=+15V VSS=GND 1 6 2 7 3 8 4 9 5 7 6
C25 470n U1:C
+5VDISP1
R22
GNDDISP
MA 6 7 IN2+ IN26 4050 VDD=+15V VSS=GND
7
R2 U20:B U2:B
OUT2 5 VCC=+5V VDD=+15V VSS=GND 5 9 10 40109 120R SMD 1%
10k SMD
U1:D
+15V
+15V
DB9-F-90-C
1
CAR1=CAR 10k SMD TRI
1
PT3 JP4
PT4
14 12 10 8 6 4 2
1 1
PDDR3
13 11 9 7 5 3 1 2
+15V
R23
BZX79C5V6 BZX79C5V6 SN75175D
DZ3 U22:C
7 4049 VDD=+15V VSS=GND 6
DZ4
R19
10k
CAR
C15 C9
3
470n JUMPER FLAT14 100n
U22:D
+5V 9 10 4049 VDD=+15V VSS=GND
1
PDDR3_ERR
U3:C
1 +5VDISP1 6 2 AUX1+ 7 3 AUX18 4 GNDDISP MA 9 5 470n 4050 VDD=+15V VSS=GND JUMPER
3
3
7 6
PD8
C23
JP3
R39
10k SMD 120R SMD 1%
R16 U17:B
6 7 IN2+ IN2OUT2 5 6
U12:B
40109 9 5 VCC=+5V VDD=+15V VSS=GND
7
U3:D
10 VDD=+15V 4050 VSS=GND
DB9-F-90-C CAR1=CAR
CAR
R40 DZ15
BZX79C5V6 BZX79C5V6 SN75175D
DZ16
TRI
10k SMD
U19:C
U19:D
9 10 VDD=+15V 4049 VSS=GND +5V 3
U10:A
PT9
TEST PIN
PD5
7
1 +5VDISP2 6 2 CH+ 7 3 CH8 4 GNDDISP MA 9 5
+15V
+15V
C24
470n 5
+15V
PDDR6 U10:B R13 U7:A

4 120R SMD 1% 14 12 10 8 6 4 2 13 11 9 7 5 3 1
R30
10k
R32
10k SMD
U11:A
2 1 IN1+ IN1OUT1 4 3 3 +5V
40109 4 VCC=+5V VDD=+15V VSS=GND

2
4050 VDD=+15V VSS=GND
C16 C4 R33
10k SMD
470n
DB9-F-90-C
8
CAR1=CAR
DZ9
BZX79C5V6
DZ10
BZX79C5V6 8
ENA1,2 SN75175D GND VCC 16

TRI
U21:A
3 2
FLAT14 100n
PDDR6_ERR
CD11
100n
U21:B
5 4 VDD=+15V 4049 VSS=GND 1
PT10
TEST PIN
PEA - POLI USP

DATE:
INTERFACE DISPARADORES R2
30/11/2008
PAGE:
REV:
of

CAR
[157]
A
+5V
U10:C
0
PD6
1 +5VDISP2 6 2 CL+ 7 3 CL8 4 GNDDISP MA 9 5 470n 4050 VDD=+15V VSS=GND 14 12 10 8 6 4 2 TEST PIN
PT11
+15V +15V
C26 U10:D R34 U7:B U11:B

6 7 IN2+ IN26 5 VCC=+5V VDD=+15V VSS=GND OUT2 5 4050 40109 VDD=+15V VSS=GND 9 10 10k SMD 120R SMD 1%
PDDR7
13 11 9 7 5 3 1 FLAT14 100n PDDR7_ERR
+15V
R31
10k
R14
1
7
C17 C5
470n
DB9-F-90-C CAR1=CAR
U21:C
7 VDD=+15V 4049 VSS=GND 6
R35 DZ11
BZX79C5V6
TRI
DZ12
SN75175D BZX79C5V6
CAR
10k SMD
U21:D
9 4049 10 VDD=+15V VSS=GND 1
PT12
TEST PIN
+5V 11
U10:E
12 4050 VDD=+15V VSS=GND 1
PT5
TEST PIN +15V +15V
PD3
1 +5VDISP2 6 2 BH+ 7 3 BH8 4 GNDDISP MA 9 5
+15V
C27
470n 14
U10:F
15
PDDR4
14 12 10 8 6 4 2 13 11 9 7 5 3 1
R12 U7:C
10k 40109 4050 VDD=+15V VSS=GND
R26
10k SMD 120R SMD 1%
R11 U11:C
10 9 IN3+ IN3ENA3,4 SN75175D OUT3 12 11 10
C18
470n
4
11 VCC=+5V VDD=+15V VSS=GND
9
DB9-F-90-C CAR1=CAR
U21:E
11 12
C6
FLAT14 100n 4049 VDD=+15V VSS=GND
TRI
R27 DZ5
BZX79C5V6 BZX79C5V6
DZ6
PDDR4_ERR
CAR
10k SMD
U21:F
14
15 4049 VDD=+15V VSS=GND
PT6
TEST PIN
6
+5V 11
U1:E
12 4050 VDD=+15V VSS=GND 1
PT7
TEST PIN +15V +15V
+15V
PD4
1 +5VDISP2 6 2 BL+ 7 3 BL8 4 GNDDISP MA 9 5
PDDR5 C28
470n
U1:F R46 U20:C

14 15
R45
10k SMD
120R SMD 1%
U2:C
10 9 12 IN3+ IN3OUT3 11 10 ENA3,4

9
14 12 10 8 6 4 2 FLAT14
13 11 9 7 5 3 1
R25
10k
C19
470n PDDR5_ERR
C7
100n
DB9-F-90-C
Unesp - Sorocaba
CAR1=CAR
8
1
CAR
R47
10k SMD
DZ21
BZX79C5V6
DZ22
SN75175D BZX79C5V6
TRI
U22:E
11 12 VDD=+15V 4049 VSS=GND
JP2
JUMPER2
2
U22:F
14 MA 15 VDD=+15V 4049 VSS=GND 1
PT8
TEST PIN
PEA - POLI
DATE:
USP
30/11/2008
PAGE:
REV:
of
[158]
Unesp - Sorocaba
1
TRI
1
+15V +5V
U9 PD9
1 2 3 22R CONEXEL SL 3P
R44
1 VI
7805 VO
GND
PTGND
2
PTGND1 PTGND2 PTGND3 PTGND4 C2

100u/35V
TEST PIN
TEST PIN
TEST PIN
TEST PIN
TEST PIN
D2
1N5353BRL 100u 100n 100u 1000u
C13
C1
C11
CD9
CD9A
100n
C3
100u/35V
DZ20
1SMB5919BT3 5V6 - 3W
3
GND
TERRA
U20:D
40109
+5V
+5V +15V +15V
+5V
+15V
U2:D
15
14 15 IN4+ IN45 6 OUT4
13
14
13 VCC=+5V VDD=+15V VSS=GND 4081 VDD=+15V VSS=GND
U15:B
4 3
U3:A
2 4050 VDD=+15V VSS=GND
CD7
100n U3 4050
CD12+ CD7+
100n U3 4050 100n U22 4049
CD12
CD20
CD20+
TRI
SN75175D
100n U22 4049
100n U15 4081
100n U15 4081
U11:D
14 15 IN4+ IN414 SN75175D
15
U7:D
OUT4 13 VCC=+5V VDD=+15V VSS=GND 13 40109 8 9
U3:B U15:C
10 5 4 VDD=+15V 4050 VSS=GND 4081 VDD=+15V VSS=GND +15V +15V +15V +15V +15V
+15V
+15V
+15V
+15V
+15V
U19:A
3 2 VDD=+15V 4049 VSS=GND
U17:D
14 15
CD1 U15:D
12 11 13 5
CD3 U19:B
4 VDD=+15V 4049 VSS=GND 100n U1 4050 100n U19 4050
CD4
100n U10 4050
CD10
100n U21 4049
CD13
100n U4 4044
CD14
CD15
CD19
IN4+ IN4-
OUT4
U12:D
15
SN75175D
TRI
13
100n U5 4002
100n U13 4044
100n U15 4081
CD22
CD21
100n U15 4081
100n U21 4049
40109
PEA - POLI USP

DATE:
30/11/2008
PAGE:
REV:
of

TRI
CAPACITORES DE DESACOPLAMENTO
[159]
+15V
1
10k
R6 SW1
PDDR6_ERR 3 TACT PDDR7_ERR R1 S1 R2 S2 R3 S3 E 4044 VDD=+15V VSS=GND Q3 Q2 10 Q1 6 7 12 11 14 15 5 9 1 4 3 R0 S0 Q0 13
U4
2 3 4 5 4002 VDD=+15V VSS=GND 1 1 TACT
U5:A
1 ERROA
+15V
LD7
K LED VM A
R3
1K2 SMD
CD5
100n
EN1
PDDR4_ERR
2
PDDR5_ERR
+15V
SW2
3
LD6
K LED VM A
R4
1K2 SMD
LD5 U6
1 2 3 4 5 6 7 LDR3 LDR2 LDR1 1B 2B 3B 4B 5B 6B 7B COM 1C 2C 3C 4C 5C 6C 7C ULN2004A 9 16 15 14 13 12 11 10 K LED VM A
R5
1K2 SMD
LD4
K LED VM A
R7
1K2 SMD
LD3
K A LED VM
R8
1K2 SMD
LD2
K LED VM A
R9
1K2 SMD
LD1
5
K LED VM A
R10
1K2 SMD
6
EN1 PDDR2_ERR 4 3 6 7 PDDR3_ERR 12 11 PDDR1_ERR 14 15 5
+15V
U13
R0 S0 R1 S1 R2 S2 R3 S3 E 4044 VDD=+15V VSS=GND Q0 13 9 10 Q1 9 11 12 Q2 10 4002 VDD=+15V VSS=GND Q3 1 LDR3 LDR2 LDR1
+15V
U5:B U15:A
13 ERROA 1 3 2 4081 VDD=+15V VSS=GND 1 2 3 4 5 6 7 1B 2B 3B 4B 5B 6B 7B
U14
COM 1C 2C 3C 4C 5C 6C 7C ULN2004A 9 16 15 14 13 12 11 10
MA
PD12
1 2 3
MOLEX 3P 90G
Unesp - Sorocaba
PEA - POLI
DATE:
USP
A3 H
30/11/2008
PAGE:
REV:
of
[160]
Unesp - Sorocaba
D8
1N4148
C1
100nF
10
V+
R8
D7
1N4148
V+
V2 V-
U1
8 5
J6
PROTA 1 CONN-SIL1
D6 R1
1N4148 6.8k
4 6
R2
15k
RV3 C2 D5 D10
1N4148 1N4148 V+ RES-VAR 10k 100nF
LM311
J5
PROTB CONN-SIL1 1
10
J4
PROTC 1 CONN-SIL1 ProtD ProtC ProtB ProtA
V-
R7
J1 RV2 D1
1N4148
TRIP
J3
PROTD CONN-SIL1 1
V+
D9
1N4148
C3
100nF
1 2 3
R6
10
CONN-SIL3
V+
J7 D2 R4
1N4148 6.8k RES-VAR 10k
U2
8 5
CONN-SIL1
R3
15k
2 3
RV1 D3
1N4148 VV+
RES-VAR 10k
C5
4 6
100nF
LM311
C4 D4
100nF
V-
R5
10
1N4148
D12
7
LED
180
J2
1 2 3
A.4 Proteo
D11
8
LED
CONN-SIL3
R9
180
PEA - POLI
DATE:
USP
A3
Proteo
30/11/2008
Protecao.DSN
PAGE:
REV:
of

VV+
R10
[161]

Rel. Final - UPS Trifásico-Review

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Universidade Estadual Paulista Jlio de Mesquita Filho Campus de Sorocaba

LUIS OTVIO DE PDUA FILHO

ESTGIO DE SADA DE UMA UPS TRIFSICA

LUIS OTVIO DE PDUA FILHO

ESTGIO DE SADA DE UMA UPS TRIFSICA

Submetido aprovao da Banca Examinadora, composta pelos seguintes membros:

Prof. Dr. Fernando Pinhabel Marafo (Orientador Presidente)

Eng. Msc. Maurcio Galassi (Titular)

Prof. Dr. Diego Coln (Titular)

Sorocaba, 08 de Dezembro de 2008.

Aos meus pais, minha irm e Nathalia

Trabalho de Concluso de Curso

Trabalho de Concluso de Curso

1.1 Estudos Preliminares

Trabalho de Concluso de Curso

Figura 1.1 - UPS Passive Standby e seus modos de operao.

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 1.2 - UPS Line Interactive e seus modos de operao.

Figura 1.3 - UPS Double Conversion e seus modos de operao.

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 1.8 - Inversor Mofsico Meia Ponte.

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 1.9 - Inversor Mofsico de Ponte Completa.

Figura 1.10 - Inversor Trifsico com 3 ramos.

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 1.11 - Tcnica de PWM Bipolar.

(1.3) (1.4) (1.5) (1.6)

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 1.12 - Tcnica de PWM Unipolar.

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 1.13 - Diagrama de blocos de um PLL-3. Fonte: (Pdua, et al., 2007).

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 1.14 - Algoritmo do Filtro de Kalman. Fonte: (Pdua, et al., 2007).

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

1.2. Organizao do Trabalho

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 2.1 - Diagrama de Blocos de uma UPS Trifsica.

2.1. Topologia de Inversores Trifsicos

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 2.2 Conversor Trifsico para 4 fios com elo CC dividido.

Luis Otvio de Pdua Filho

Trabalho de Concluso de Curso

Figura 2.3 - Inversor composto por 3 pontes H.