CHAPITRE 1 Atelier 01 Utilisation Mode1Sim et Xilinx Vivado Sommaire 1.1 Présentation de Nexys4 DDR. 1.2 Présentation du circuit Additionneuribit 1.8. Simulation VHDL avec l’outil Node1Sim 1.3.1 Démarrage de Voutil de simulation 13.2. Création du projet de saisie des fichiers VHDL. 1.3.3. Compilation du fichier source VADL 13.4 Simulation 1.4 Implémentation d’une conception a l'aide de Xilinx Vivado . . « 14.1 Planification de la conception 14.2 Lancement de Xilinx Vivado 14.3. Création d'un projet 14.4 Description dun circuit numérique en VEDL 1.4.5 Synthése et implémentation du projet 1.4.6 Programmation du FPGA et vérification 1.5 Travail A faire . Objectifs Le logiciel Xilinx Vivado est un out Ce logiciel permet essentiellement d’effvctuer les diff enn dke 13 ul 16 15 18 20 23 23 de conception de circuit pour FPGA de Xilinx. entes étapes propres @ la synth de circuits numériques sur FPGA. Il est alors possible d’en faire Pimplémentation sur les différentes famulles de puces fournies par Xi1inx. Pour le développement d'un design au niveau VHDL et pour la simulation fonetionnelle, Xilinx Vivado n'est pas assez performant par rapport 4 un autre outil puissant commeModelsim. Pour étre efficace dans le développement des CPLD et FPGA, on doit combiner utilisation de plusieurs outils. Le modelsim est tres satisfaisant au niveau conception et vézification fonctionnelle (rest Bench). Cependant, Xilinx Vivado est un outil EDA propre au produit FPGA Xilinx Récllement Xilinx Vivado pent étre conneeté aver Modelsim mais sous licence payante Les objectifis de cet atelier sont = Découvriz la plste-forme de développuient Nexys4 DDR — Maitriscr Poutil ModelSim pour la conception cn VHDL ct Ja simulation fonction- uclle (Test Bench), cxécr un projet dans Xilinx Vivado, Vonaitze le fins de conception pour Xilinx Vivado. — Implémenter une conception sur un FPGA (Kit Nexys4 DDR)1.1 Présentation de Nexys4 DDR La carte Nexys4 DDR est une plate-forme de développement pour FPGA Artix-7™ de Xilinx [dig]. Avec son grand FPGA haute capacité (référence Xilinx XC7A100T-10SG324C). miéioires externes généreuses et collection de elés USB, Ethernet et autres ports, le Nexys4 DDR peut héberger des conceptions allant des circuits combinatoires d'introduction aux puissants processeurs [Ine]. En effet .plusiours périphériques intégrés, y compris un accélérométre, un capteur de tem pérature, un microphone numérique MEMs, un amplificateur de haut-parleur et plusieurs périphériques d’E/S permettent au Nexys4 DDR ¢’étre utilisé pour une large gamme de conceptions sans avoir besoin d'autres composants. Les figures 1.1 et 1.2 listent les différents composants du Kit Nexys4 DDR. Ficure 1.1 ~ Fonetionnalités de la carte Nexys4 [Inc]Scns 1 Power selectjumper and battery header 13_-FPGA configuration reset button 2 Shared UART/JTAG USB port 44 PU reset button (for soft cores) 3. External configuration jumper (SD /USB) 15 Analog signal Pmod port (KADC) 4 Priod ports) 16 Programming mode jumper 5 Microphone 47 Audio connector 6 Power supply test point(s) 38 VGAconnector 7 LeDs (16) 19 FPGA programming done LED 8 Slide switches 20 Ethernet connector 9 Eight digit 70g display 21 USB host connector 10 STAG portfor optional} external cable 22 _—_—PIC24 programming port (factory use) 11 Five pushbuttons 23 Powerswitch 12 Temperature sensor 24 Powerjack Figure 1.2 — Liste de Fonctionnalités de la carte Nexys4 [Inc 1.2 Présentation du circuit Additionneur1bit La figure 1.3 illustre un additionneur complet 1 bit. Cependant, le table de vérité 1.1 décrit le fonctionnement réalisé par ce circuit. BA Cin Addertbit cad {5 FIGURE 1.3 ~ Additionneur complet 1 bit La code 6.1.1 suivant représente une modélisation VHDL de cet additionneur complet. Listing 1.2.1 ~ Modéle AdditionneurLbit : Library TEE; 2 use IEEE.atd logic 1164.a11; e use IEEE.nuneric_std.all; ‘entity Additionneuribit isAl BI Cin S| Cou [| Decimal o;o}; 0 oy o 0 o;o) 1 0 1 o}1) 0 fi] o 2 0 1 1 3 1 oy 1] o 1 1,0) 1 fo}. 2 1i1) oo}. 2 djiji fiji 3 TABLE 1.1 — Table de vérité d'un additionneur complet 1 bit port (A,B,Cin : in std_logic; 6 8, Cout : out std_logic); vend entity Additionneuribit; s architecture arch of Additionneuribit is > signal resultat : unsigned (1 downto 0); vo begin n resultat <= ('0' & A) + ('0" & B) + C10" & Cin); » 8 resultat (0); Cout resultat(1); us end architecture arch; La déclaration de 'entité et la définition d'une architecture comportementale doivent étre écrite dans le méme er vhd nommé Addittonneurlbit. vhd ici Afin de pouvoir tester le composant Additionneur1bit, une entité de test et une architec- ture couramment appelée " testbench" (code 1.2.2 ci-dessus) est nécessaire pour modéliser Venvironnement. Cette entité de test suit le méme modéle de description que le composant a tester. Le corps de Varchitecture défini la valeur des différents signanx de test. Méme si lentité de test ne posséde pas de signaux d'entrée-sortie, la déclaration de lentité reste obligatoire. Voici le continu du fichier TB_Additionneur1bit.vhd Listing 1.2.2 ~ TestBench Additionneurlbit + Library TEBE; 2 use IEEE. std_logic_1164.a11; s entity TB_Additionneurtbit is send entity;architecture testbench of TB_Additiomeuribit is component Additionneuribit is port (A,B,Cin : in std_logic; S, Cout : out std_logic); fend component ; signal tA,t_B,t_Cin,t_S,t_cout : std_iogic; begin Adderi : Additionneurtbit port map(t_A,t_B,t_Cin,t_S,t_cout); Cin wait for 100 ne; tA ce tt! wait for 100 ne; wait for 100 ne; tae 1; tbe; wait for 100 ne; th TB tin <= 15 wait for 100 ne; 0) Aces TB 10's wait for 100 ne; tA <= 10" t Bt! wait for 100 ne; tA 1! 4B <= ‘1! wait for 100 ne;4 end process Stimulus; «1 end architecture testbench; 1.3 Simulation VHDL avec l’outil Mode1lSim Bien que l’interface de l’outil de simulation « ModelSim » soit trés conviviale et facile A utiliser A travers de ses menus déroulant , voici quelques renseignements qui vous aiderez A tirer toute la puissance de cet outil via un exemple de modélisation de composant simple. 1.3.1 Démarrage de l’outil de simulation Le simulateur utilisé s'appelle « ModetSim ». Lancez le simmulateur A partir du mem principal démarrer de windows. 1.3.2 Création du projet de saisie des fichiers VHDL Cliquer sur le projet dans le menu: Fite —> New. Une fenétre de dialogue sur le modéle de celle appara ssant en partie gauche de la figure 1.4 vous permet de saisir le nom du projet ( addertbit) et de modifier éventuellement Vemplacement du répertoire oti sera situé le projet, si Vemplacement par défant ne vous convient pas Remarque : Si le répertoire cible du projet n’existe pas sur le disque référeneé, Youtil vous propose de eréer ( partie gauche de la fignre 2). Validez sa. décision en eliquant sur le bouton « Ok » comme indiqué Une fois le projet eréé , Foutil vous propose d'insérer ou d’édifier un nouveau fichier source ( cf figure 1.5). Le fichier source n’existant pas, cliquer sur « create new file ». Une fenétre de saisie du nom de fichier vous permet de préciser le nom du fichier. N’ou- bliez pas extension ond . Validez en cliquant sur le bouton « ok » et fermez la fenétre en cliquant sur le bouton « close ».Nom du projet Répertoire de travail Librairie de Travail (par défaut: work) Cliquez sur « OK » Uniquerent site Cliquez sur « OK » répertoire n’existe pas pour confirmer Froure 1.4 ~ Création d'un projet ! Ne pas oublier = extension « vhd » Ficure 1.5 — Création ou ajout d’un nouveau fichier sourceVous observer alors l’apparition du fichier dans espace de travail (workspace). Le point interrogation signifie que le fichier n'est pas compilé. Double cliquez sur le nom pour permettre Paffichage d'une fenétre de saisie dans laquelle vous taperez le code du fichier Additionneur1bit.. vhd (Listing 6.1.1). Une fois Ia saisie effectnée, sauvegardez la description & aide du bouton « save ». Clix quez ensuite & nouveau sur VHDL dans le Menu : File + New ++ Source. Effec- tuez Ia saisie du code apparaissant en page 2. Sanvegardez. le fichier sous la référence TB_Additionneur1bit . vhd. A Vaide du bouton droit de la souris dans la cadre workspace, cliqnez sur add to project. puis sur existing file ct demandez I'insertion du fichier dans le projet courant. Vous de- vez alors observer l'apparition de la référence TB_Additionneur 1bit. vd dans le workspace. au coté de Additionneurtbit.vhd, accompagné d'un point d'interrogation comme indi- cateur d’état (status) de fichier 1.3.3 Compilation du fichier source VHDL Compilez. vos fichiers sources en respectant les étapes ci-dessous. (figure 1.- Additionneurt bit. vd = Cliquer bouton droit de la souris Résultat de la compilation, ici pas - Sélectionner « Compile selected » erreur ! - Sélectionner test_adder1.vhd inscrit « ERROR ... » = Cliquer bouton droit de la souris - Sélectionner « Compile selected » Ficure 1.6 ~ Compilation des fichiers source VHDL. 101.3.4 Simulation 1.3.4.1 Ouverture du simulateur Cliquez sur Vonglet library dans le cadre workspace. Ouvrer, le dossier test puis eli- qnez avec le bouton doit de la souris sur bench et sélectionnez simulate. Des nouveaux onglets apparaissent dans le workspace. De maniére équivalente, vons pourrez. obtenir le méme résultat en cliquant sur start simu- Jation dans le menu Simulate. Dans la fenétre de simulation qui fera alors son apparition, vous cliquerez, sur work, test et bench avant de valider grice au bouton ok. Vous pouves (ct il est méme fortement conseillé) vérifier que Ventité et Parchitecture chargées pour la simulation correspondent bien & celles attendues en examinant la fenétre transcript. Une erreur Error Load design apparait iei. Avez-vous une idée du pourquoi de son apparition’? 1.3.4.2 Sélection des signaux Cliquez, sur wave dans le Menu View. La fenétre d'affichage des chrono-grammes apparait. Faites ensuite une sélection des signanx que vous souhaitez. visnaliser dans cette fendtre, comme Vindique la Figure 1.7. FIGURE 1.7 ~ Ajout de signaux dans la fenétre de simulation. a1.3.4.3 La simulation Tl existe plusieurs maniéres de faire avancer la simulation En tapant une ligne de commande (run 800 ns par exemple) — En appuyant sur le bouton « run » (simulation par pas de 100 ns par défaut) Solution N°1 Solution N°2 bouton « run » Eeediag std-standard Eseding ieec-sed logic 2164 (body) Lbading work-eest(cestbencn) ei Loading work.additionneuribie (arch) #2 Joc wave sims/cose/= yebench) (BF 100 ns-4 a Commande FicurE 1.8 ~ Lancement de la simulation, Dans notre cas, nous voulons simuler 800 ns. Taper « run 800 ns » comme commande dans la fenétre transcript. Nous voyons apparaitre un chrono-gramme résultat de la si- mulation dans la fenétre « wave » comme le montre la Figure 2? tees z ¥ xine : 1 FIGURE 1.9 ~ Résultat de la simulation, 1.3.4.4. Relancer la simulation Modifiez le programme source de test afin d'insérer ue modification de la valeur de B de 4.4770 us, Pour relancer la simulation aprés modification du source VHDL, il vous suffit de : — compiler les fichiers modifiés (Ne pas oublier !) 12dappuyer sur le bouton « restart » et de valider par « Restart » la fenétre présentée a V'écran Dérouler la simulation (Run) @ @ RECOMPILER !I c 5 Lopoed Stonals FIGURE 1.10 ~ Relance du simulateur Pourquoi une « fatal error » fait t-clle son apparition dans la fentire transeript au bout denviron 800 ns? Corrigez. cette erreur dexéeution et relancez. la simulation, 1.3.4.5 Sauvegarde des chrono-grammes Dans le menu file, cliquez sur Datasets, ot cliquez dans la fen¢tre Dataset Browser pour la rendre active. Cliquez ensuite sur le bouton save as ct nommez, votre fichier (.wlf). 1.4 Implémentation d’une conception 4 l’aide de Xi- linx Vivado Cette section traite de Vimplémentation @une conception A aide de XILINX. Vie vado.Pour une meilleure compréhension du flux de conception, la conception du circuit Additionneurt est réalisée & Paide de XILINX Vivado.Le flux de conception utilisant le Xilinx Vivado est illustré a la figure 1.11, 13.pian andaudget [— create code [noc statin | al Implement |. Functional { synthesize to create eee nec Map pms toaela| I Tain Ting |__n[_Tiing oJ cour FD] sm wre Configure FPGA FIGURE 1-11 ~ Flux de conception pour Xilinx Vivado [xil] 1.4.1 Planification de la conception Lors de la planification de la conception ,on utilise la spécification de conception globale En effet ,les conceptions sont planifiées en fonction de application finale et des spé cations fonetionnelles Dans le cyele de conception du produit, la. planification de la conception est effectuée afin de garantir la moindre surface et consommation et des performances maximales Lors de la conception RTL!, on doit avoir une idée claire de la technologie de mise en ceuvre. La surface, la vitesse et la puissance des techniqnes d'amélioration avec les directives de codage et de conception doivent étre utilisées lors de l’éeriture du RTL en utilisant VADL. ou Verilog. L’exactitude fonctionnelle de la conception est vérifide en utilisant les techniques de vérification. Lors de cette opération, Vobjectif est de vérifier que la conception assure le fonctionnement souhaiteé. Avant la synthése, exactitude fonctionnelle de la conception est vérifiée sans utiliser de délais. Ce type de vérification est appelé vérification de pré-synthase. La conception RTL entiérement fonctionnelle est 'une des entrées de Poutil de synthése. Les autres entrées utilisées par l’outil de synthése sont les bibliothéques ASIC et les contraintes de conception. Pour une conception ciblant un FPGA, les informations sur la famille du FPGA cible sont utilisées par Youtil EDA spécifique au fournisseur. Le résultat de la synthese est une netlist au niveau de la porte logique. C’est une abstraction de nivean inférieur du HDL. 1, Register Trasfert Level 4Soit la conception dune porte XOR2 illustrée dans "exemple 11.1. Pour mettre en couvre cette conception A l'aide du Xilinx Vivado, on réalise les étapes suivantes : 1. Créer le projet Vivado et saisir le fichier source, 2, Simuler la conception & aide du simulateur Xsim, 3, Eiffectuer la synthése de conception, 4, Mettre en aeuvre la conception & laide de Vivado, 5. Eifectuer la simulation de synchronisation 6. A Paide de la carte Nexys 4, effectuez la verification de la fonctionnalité. Ajoutez le fichier source VHDL comb_design.vhd A l'aide du Xilinx Vivado et effectuez Vanalyse RTL sur le fichier source ajouté. Le résultat de la synthése sans affectation d’E/S est illustré & la Fig, 11.2. 1.4.2. Lancement de Xilinx Vivado Ouvrir Vivado via le m 1 Démarrer on le raceourei sur le bureau (figure 1.12 ) FIGURE 1.12 ~ Lancement de Xilinx Vivado 1.4.3. Création d’un projet Un projet permet de regrouper plusieurs fichiers sources pour un laboratoire ou un module en particulier. Dans la page de démarrage, cliquez sur le bouton ‘Create New Project" pour lancer Passistant de création de projet. Comme il est ilhustré dan marrage. Elles sont : is Ia figure 1.13, différentes options possibles offertes au dé- 1. Create New Project : Ce bouton ouvre l'assistant Nouveau projet. Cet assistant guide Mutilisateur lors de la création d’un nouvean projet.vivapo** € XILINX FIGURE 1.13 ~ Création d’un nouveau projet 2. Open Project : Ce bouton onvre un navigateur de fichiers. On Accéde au fichier de projet Xilinx souhaité (.xpr). puis on clique sur Open pour ouvrir le projet dans Vivado. 3. Open Example Project : Ceci guidera Putilisateur dans la création d’un nonvean, projet basé snr un exemple de projet. Ces projets ne fonctionneront pas sur tous les dispositifs. De nombreux exemples de projets Digilent sont plutot publiés sur Github et liés au centre de ressources cible de la carte systdine FPGA [dig]. 4. Open Hardware Manager : Cela ouvrira le Hardware Manager sans projet associé. Si Ja. connexion et la programmation dun appareil correspondent A ce que Vutilisateur souhaite faire, c'est le bouton A utiliser. Le texte de cette boite de dialogue décrit les étapes A suivre pour eréer un projet. On clique sur 'next" pour continner On choisit un nom représentatif pour votre projet. I faut aussi spéci oii le projet sera sauvegardé. 11 est important que le chemin de ce répertoire ne contioune pas des caractéres spéciaux (espaces,2,6,@..). Cela causera des problémes avee Vivado. 16Phen Pit x ner snare or piecandpet a decry see pean soe a 2 creat poe saree, Progetto weakest FPGA GoCkOR_ GATE Ficure 1.14 ~ Nom de projet Une fois le nom et le répertoire du projet est choisis, on clique sur "Next" ct on choisit, un project RTL (RTL Project) dans la fonétre suivante (figure 1.15 ) On svassure de cocher la case "Do not specify sources at this time’ . Les fichiers sources seront ajoutés et créés aprés Ia création du projet. Fo hesPot x Shino ond moras Best nme Pow Yui abs att Outs en dices na aerate Panne yo Pama rie Donterea ate sacs. Yavwl yates ssi taeateeroe gare roge ‘Sear snertnad pojatom madastonta, (eo) FIGURE 1.15 ~ Projet RTL On doit remplir certains champs correspondants au composant FPGA utilisé. On Re- produit les choix de la figure suivante , on clique sur Next, puis sur Finish (figure 1.16). Le périphérique cible choisi est xe7a100tesg324-1. Wwcategory : General Purpose | Package: csG324 Family : Artix-7 Speed grade: -1 Phebe oettror n ssa [oT Taxman Pt ommcout aiee'o8s LWTEHMaN fiefs BheRAte RAK 08h Gore (cee ae a0 owas BW] FIGURE 1.16 ~ Le périphérique cible choisi 1.4.4 Description d'un circuit numérique en VHDL 1.4.4.1 Circuit en exemple Dans les instructions qui suivent, on construit un circuit Iogique de base : XOR_GATE. C'est une porte XOR & deux entrées (figure 1.17). 2 Démarche Le Dans la fenétre Project Manager, on peut voir notre projet. Afin d’y ajouter des fichiers, on fait un clic droit sur Add Sources (figure 1.18) . Dans la fenétre qui apparait, on choisir Add or Create Design Sources, puis on clique sur Next. Dans la fenétre suivante (firure 1.19, on clique sur Add Files et on ajoute le fichier VHDL de Pexemple X0R_GATE. vhd puis on clique sur Finish. On n’oublie pas de 18,Listing 1.4.1 ~ Conception XOR_GATE 1 Library ieee; use Leee.std logic 1164.a11; —- Fiotne L17—xor gang 7 Srebitecture of XOR_oxTE 2s 8 signal x : sté_logic_vector(1 downto 0); » begin w 0 <= 10 xr Ii; 1: end Data Flow_arc; | Seen ecm A | "PROJECT MANAGER, + ® setinas od souces Language Temps F Peatios FIGURE 1.18 ~ Ajout d'un fichier a] [oe |) Cay Ficure 1.19 ~ Ajout d'un fichier 19cocher la case : Copy sources into project. Une deuxiéme possibilité : On peut aussi cliquer sur Create File pour eréer le fichier vhdl comme le montre la figure 1.20 suivante. On Clique sur Finish. On peut maintenant PP Create Source Fe x ‘create a new source fle and.asditto your project & Beye: | @ HOL ¥ Fiename [kOR ATE =e Oo ME [ox] Figure 1.20 ~ Création d’un fichi donner les entrées et sorties du module puis on clique sur OX Un nouveau fichier VHDL dans le projet qui comporte déja un début de structure pour cette description matérielle, On remplace ce qui est déja présent par le code de listing 1.4.1. 1.4.5 Synthése et implémentation du projet 1.4.5.1 Description La synthdse d'un cirenit consiste & traduire la deseription du circuit en blocs disponibles dans la technologie utilisée. Par exemple, pour un circuit décrit avec un seléma et qui doit tre réalisé sur un FPGA, le processus de synthése convertit et regroupe les portes logiques du schéma en composantes réalisables sur le FPGA choisi. L’fmplémentation du circuit est divisée en quatre sous étapes 1, La transformation (mapping) regrouper les composantes obtenues lors de la synthése dans des blocs spécifiques du FPGA, 2, La disposition (placement) : choisir des endroits spécifiques sur le FPGA ott disposer les bloes utilisés, et choisir les pattes du FPGA correspondant aux ports 20entrée et de sortie. 3. Le routage (routing) : établir des connexions électriques entre les blocs utilisés, 4, La configuration (configuration) : convertir toute cette information en un fix chier pouvant étre téléchargé sur le FPGA pour le configurer 1.4.5.2 Ports d’entrée et de sortie Pendant l'étape de placement de limplémentation, il faut assigner des broches spé fiques du FPGA A des ports d'entrée ot de sortie du design. Pour le design présent, les ports d’entrée sont [0 et [1 , le port de sortie est O. L’assignation des ports se fait par lentremise d'un fichier de contraintes avec l'extension "xd" (pour ciline design constraints file) On utilise le fichier "Nexys-4-DDR-Master" existant dans le dossier du D:/Lab_CLP. Ce fichier est aussi téléchargeable sur le lien https: /github.com/Digilent /digilent-xde/. Listing 1.4.2 — XOR_GATE.xde 4 XOR.GATE.xde pour Noxsys 4 ddr #¥Suitches (Entrée) set_property ~dict { PACKAGE PIN J18 IOSTANDARD LVCHOS33 } [get_ports { 10 H; set_property ~dict { PACKAGE PIN L16 IOSTANDARD LVCMOS33 } [get_ports { I1 H; #8 LEDs (Sortie) set_property ~dict { PACKAGE PIN Hi7 IOSTANDARD LVCHOS33 } [get_ports { 0 Hs On ouvre le fichier Nexys~4-DDR-Master avec un éditeur de texte. On copie les lignes 3. 14 et 33 dans nonvean fichier nommé XOR_GATE.xdc. On change ces lignes comme illustré dans le listing 1.4.2 . On note que le symbole # indique un commentaire, On sauvegarde le fichier XOR_GATE.xdc dans le méme répertoire que les autres fichiers source du design. Puis, dans Project Manager, on clique sur Add Sources. Add or Create Constraints qui doit étre cochée. On clique Next le fichier XOR_GATE.xdc qu’on a erée. 211.4.5.3 Démarche Maintenant, il est possible de faire la synthése de notre circuit en vue dune implémen- tation sur le FPGA, Pour ee faire, il faudra util iser V'onglet Flow Navigator disponible dans Vivado (Colonne & gauche) (figure 1.21) 1 PROJECT MARAGER © setngs ca Sources Language Temetates & wcataton wemreGRATOR Create ace Design » RTLAMULYSIS > Open EaberatedDesion » snemesis > Fun srnesis © mieveaenTaTION > Runimelemertation 18 Generate Btaream > Open Haraware anager FIGURE 1.21 ~ Flow Na gator Pour les opérations de synthesis, Implementation et Generate Bitstream, il faut juste cliquer, , respective- ment, sur Run Synthesis, Run Implementation et Generate Bitstream. Run Synthesis : Permet de faire la synthése du circuit en bloc configurable se retrouvant. sur le composant FPGA. Run Implementation : Permet de faire les mapping ct routage nécessaires pour plicer le tout sur le composant FPGA. Generate Bitstream : Génére le fichier (.bit) utilisé pour programmer le FPGA. Aprés chacune des étapes, un message de suceds de- vrait s‘afficher dans la console, Dans le cas contraire, il faut corriger les erreurs ou inspeeter les avertissements (warnings) pour nous assurer qu'ils ne proviennent pas d'errenrs dans le code Lors de ces différentes étapes, plusieurs données de- viendront disponibles dans le Design Summary. On a done aisément aceés, entre antres, aux ressources utilisées et aux résultats temporels (chemin critique, con,sommation etc) 221.4.6 Programmation du FPGA et vérification Une fois les trois étapes (synthése, implémentation et génés on peut procéder A la programmation du FPGA Dans Flow Navigator, en Open Hardware Manager on clique sur Open Target: puis sur Program Device pour programme le FPGA tel que le montre les figures 1.22 et 1.23 snivantes : n du bitsream) finies, 2 pega “ proceam ano O55 rogennistie. coon steer seermeenrerrytmseree emery ~ owen rvar maser umeanta, oie Pins EME Pepa HOR OED [] ope Tat pone Picure 1.22 ~ Open target @ Ea FIGURE 1.23 ~ Programmation FPGA 1.5 Travail 4 faire Aprés avoir refaire les exemples de ce premier atelier, vous devez implémenter la concep- tion du Additionneurlbit (Page 5) sur le kit nexsys4 ddr. Le mapping A snivre est le suivant Input A: M13, Input B: L16, — Input Cin : J15, Output Cout : VIL Output $ : V12 23