sEc.

12-5

E P I L A .S U B R U T I N A S I N T E R R U P C I O N

gs

Direccionamiento indexado: Las instrucciones en este modo contienen 3 bytes con los ltimos dos conformando una direccin de 16 bits. La parte d-eIa direccin de la instruccin se agregaal valor presentealmado en el registro ndice para obtener la direccin efectiva. El registro ""t ndice se incrementa a menudo o se decrementapara facilitar la ejecucin de los bucles del programa y tener acceso a tablas de datos almacenados en la memoria. Direccionamiento de registro base: Este es similar al modo de direccionamientoindexado, excepto que la parte de direccin de la instruccin consiste de un nmero de bits que es menor que el nmero de bits requeridos,para una direccin completa. La direccin efectiva se calcula agregandoei contenido de un registro ndice a la direccin parcial en Ia istruccin. El registro usado en el modo se llama a menudo registrobase en vez de registrJndice. El registro base retiene una direccin base y la con resdireccin truncada en la instruccin especificaun desplazamiento pecto a la direccinbase. Direccionamiento indirecto: En este modo la parte de la direccin la instruccin especificala direccin donde se almacena la direccin de efectiva. El control ee la parte de la direccin de la instruccin y la usa para direccionar la memori con el fin de leer la direccin efectiva.La memoria debe ser accesadade nuevo para leer el operandosi la instruccin es
>\ \\n sp:*.,ss

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de bifurcacin la cual es trasferida al PC '

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de direccioDireccionamiento indirecto indexado: Este es un modo e;;"pt" que la parte de direccin de la instruccin se namiento indirectol donde ;i .o"t""iJ "i i"gittlt" ndice para dterminar la direccin ;;; -- -sJ aimacenala direccin efectiva en la memoria' i"-procesadores especficos emplean varios modos de direccionade direcciomiento, pero muy ,ur"-urrt. una unidd tiene todos los modos aqu. Para poder escribir programas para un micronamiento enumerados el tipo de instrucciones disponibles y computador es necesari "ono""t- los. modos de direccionamiento usados ertur total*ente familiarizado con en el microprocesador. 12.5 P I L A , S U B R U T I N A SE I N T E R R U P C I O N

Una caracterstica til incluida en la mayora de los computadores es una pifu " memoria llamada tambin lista de ltimo en entrar primero en salir que acumula inforii.ifOl. Una pila es un dispositivode almacenamiento de de tal manera que ei tem almacenado ltimo sea el primer tem macin recuperado.La operacin de la pila se compara a menudo con una pila de bandejas.La ltima bandeja en la pila es la primera que se quita. y una pila es muy til para una serie de aplicaciones su organizacin caractersticasespecialesque facilitan muchas tareas de proceconlleva samiento de datos. Por ejmplo, una pila se usa en algunas calculadoras

il4

D I S E OD E L S I S T E M AD E L M I C R O C O M P U T A D O R

cAP.12

electrnicasy computadores para facilitar la evaluacinde las expresiones aritmticas. su uso.en el miroprocesador est iri;iil;i-.u ,o"yora para el manejo de subrutinase interrupciones.nn.rtu,.?.i;., explica la ope_ acin de una pila y se ia bricaciones -restringe discusin encon_ tradas en microprocesadores. " "qr"i, Pila de memoria una pila de memoria es esencialmente una parte de la unidad de memoria accesadapor una d.ireccinque siempre se incrementa o decrementadespus del accesode la memoti" pJ t"gi.tro que almacena la direcci; pa; la pila se ltama indicador de..!a pita (,?) deiao; q;;;;";tor indica siempre al tem superior de la pila. Las os operacion* d"-1"'l".on Ia inser_ cin y desecho de los tems. La operacin de inserci"-.i ltu,o ;;;;;;, se pu.ede.pensar como el rsulrado d; r;J;;,rn"i,rruo rem sobre fryl v la parte superior de ia nila. r.a operacinde desecio se llaa sacor (pop) y puedepensarse.u--1:l resurtadde quitar o sacar il.- . -u".i"u "" i! nila salga. sin embargonada.seempuja o ." ru"" ar de Estas operaciones simuran incrementandoo uar"*"rrndo memoria. ""u'piru er registro se del indicador de la pila. se debe tene en cuentaque una pila debe ser colocada dento del microprocesador necesidadde referirsea la memorlu. sin e, l casose constlyve.la pila con regisrrosy se re llama pira de ,iiitiol. ni-tamao de una pila de registrosse limita por el nmero de ,"si.t-, q"l ite contiene.una pila de memoria pue.d:ctecet y o"rput too ei..p".i J"-iru-o.i" si es necesario.se explicar la organizacnde la pila ."*i""" que sta reside en la memoria. La misma rganizacin se aplica a la pila de registros, ex-.-*utu" cepto que las operacionesde invencin y erech .. dentro del microprocesado hacer referenciaa la memoria. sin La F'igura12-8muestra una porcin de una unidad de memoria organi_ zada como.unapila. El registro indicado a" fu pifulspl-ui_"""rr" un n_ rner. binario cuyo valor es igual a la direccin "r ii"i" q"e*Lstaal presente en la parte superior de la pira. Tres tems son armacerrdo. presenteen ar
Memoria Inserta: .tP .tp + I ItlSPl + trggg

r- Direccin Y m*4 m*3

Indicador do pila (SP)

Sacar: DBUS * MSP\ Sp-Sp- I

m*2 m*l m

Figura

l2-8

Operacionesde la pila de memoria

s E c .1 2 - 5

P I L A "S U B R U T I N A S I N T E R R U P C I O N i l S E

la pila:-A, B y C en direcciones consecutivas rn+ly m+2 respectivam, mente. El tem C en la direccin rn +2 est en la parte superiorde l pila de manera que SP contengaahora m + 2. Para quitar el tem superiorse saca parte de la pila leyendo el item de la direcci6n m * 2 y decrementandosp. El tem B pasarahora a la cima de la pila debido a que el sp contiene la direccin m + l. Para insertar un nuevo tem se empuja la pila aumentando el sP y escribiendoun nuevo tem en la parte superior d la pila. Ntese que el tem c ha sido ledo pero no ha sido fisicamente removido. Esto no importa en lo que respectaa la operacin de la pila porque cuando se empuja la pila se escribeun nuevo tem en la cima de l piia independientemente de lo que estabaanteriormente. La posicin del indicador de pila en un microprocesador puede encontrarse en el diagrama de bloque de la Figura l2-5. El sP puedeespecificar una direccinpara Ia memoriapor medio del bus de direccionamiento-. ABUS. Los datos trasferidos a la pila de memoria y al microprocesadorpasan a travs del bus de datos DBUS. Para escribir proposicionesde traslerencia entre registros significativos para las operacionesde la pila, se asume que los datos se trasfieren de y al registro A. La operacinde insertar A se define por las proposiciones: ^lP +--SP * I

MlsPl +-A
el sP se incrementa para que se indique al siguiente lugar vaco de la pila. El contenidodel registroA se coltcaen DBUS, el contenidode sp se en ABLls y se inicia la operacinde wR (escritura).Esto inserta el "oloca contenido de A en la cumbre de la pila y el SP indica eselugar. La operacin de sacor de A se define por medio de las proposiciones:

A <- MlsP)
.SP<_SP _ I El contenidodel SP se colocaen ABUS y se inicia una operacin 8D (lecde tura). La memoria lee la palabra es una direccindada y la colocaen DBUS. El microprocesadoracepta la palabra del DBUS y la trasfiere al registro A. El SP se decrementapara que indique el byte de una direccin inferior, el cual estar en la cima de la pila. Las dos operaciones insertar y sacar de la pila son (1) un accesoa de la memoria por medio del SP y (2) la actualizacindel SP. Dependiendo de la organizacin de la pila se determina cul de las dos operacionesse hace primero y si el SP se actualiza por medio del incrementoo del decremento. En la Figura 12-8la pila crecepr aum.ento la direccin de memoria. La de pila puede hacersecrecer disminuyendo las direccionesde memoria como se muestra en la Figura 12-9.En tal casoel SP se decrementa para la operacin de insertar datos a la pila y se incrementa para sacar datos. Una pila puede ser organizada de manera que el SP indique el siguiente lugar uaco por encima de la pila. En este caso la secuenciade operaciones actualide zacin del SP y accesode memoria deben ser intercambiadas. Esta ltima configuracin fue demostradaen la Figura 10-20para la pila de registros definida en la Figura 10-19.

546

D I S E o D E L S I S T E M AD E L M I C R O C O M P U T A D O R

cAP. 12

El indicador de Ia pila se carga con un valor inicial por medio de una instruccin det tipo trasferencia.Este valor inicial debe ser la direccin de en la base de una pila asigrrada la memoria. De aqu en adelante,el SP se incrementa o decrementaautomticamenteen cada operacinde insertar o sacar datos de Ia pila. La ventaja de una pila de memoria es que el procesador puede referirsea ella sin tener que especificaruna direccin ya que la direccin est siempre disponible y actualizada automticamenteen el puede hacer referenciaa una pila indicador de la pila. As, un procesador direccin. Por esta razn, las instrucciones de memoria sin especificaruna que incluyen operaciones pila se llaman de direccin ceroo instrucciones de implcitas. Subrutinas Una subrutina es una secuenciaque contiene en s instruccionespara ejecutaq una tarea dada. Durante la ejecucin normal del programa, puede ser llam'6{a la subrut.ina para ejecutar su funcin muchas vecesen varios puntos del programaprincipal. Cada vez que se llame una subrutina, se ejecuta una bifurcacin o salto al comienzode la subrutina para comenzara ejecutar un conjunto de instrucciones.Una vez se haya ejecutadula subrutina se hace una bifurcacin o salto de regresoal programaprincipal. Debido a que la bifurcacin de una subrutina y el regresoal programa principal es una operacin comn, todos los procesadorescontienen instrucciones eSpecialespara facilitar la entrada a la subrutina y el regreso. La instruccin que trasfiere el control a la subrutina es conocidacon diferentes nombres. Los nombres ms comunes usados son subruina de subrutina de salto y subrutna de bifurcacin.Una instruccin de ttrOmado, subrutina de llamado consiste de un cdigo de operacin conjuntamente con la direccin que especificael comienzode la subrutina. La instruccin se ejecuta mediante el logro de dos tareas: (1) El control se trasfiere al comienzode la subrutina. (2) La direccin de la siguienteinstruccin en el programa de llamado se almacena en un lugar temporal de manera que la subrutina conozcaa dnde regresar.La ltima instruccin de cada subrutina, comnmente llarnada regresode la subrutina tras{tere el control a Ia instruccin en el programa de llamado cuya direccin fue almacenadaoriginalmenteen un lugar temporal. usan Ia pila para almacenar la direccin de reLos microprocesadores greso cuando se manipulan las subrutinas. Esto se logra insertando la dia reccin de regreso la pila cada vez que se llama una subrutina. La instruccin de regresode la subrutina se logra al sacar de la pila la direccin de regreso que se leer y se trasferir al control del programa en esta direccin. La Figura 12-9 demuestra,por ejemplo, el procesode las llamadas de de subrutina y regresoen un microprocesador 8 bits. Se muestran tres partes separadasde la memoria: el programa principal, un programa de subrutina y una pila de memoria. El computadorejecutaahora el programaprincipal con el PC indicando la instruccin en el lugar 3500.El programade subrutina comienzaen el lugar 2673y la parte superiorde la pila se especi-

--q
sEc. 12-5
P I L A ,S U B R U T I N A S I N T E R R U P C I O N E g7

fica por el SP en la direccin 7803. Esto se muestra en la Figura 12-9(a) La con todas las direccionesconformadascon valores hexadecimales. insllamado de subrutina, tiene asociada con ella, una direccin truccin de de dos bytes y cada byte ocupa un lugar de memoria. La ltima instruccin de la subrutina en el lugar 2686tiene un cdigo de operacinde la instruccin de regresode la subrutina. La cima de la pila contieneahora un byte (designado por el hexadecimal46), pero esto no es tan importante para la discusinpresente. La ejecucinde la instruccin de la subrutina de llamado en el programa principal se lleva a cabo de la siguiente manera: (1) La direccin asociada con la instruccin (2673)se trasfiere al PC. (2) La direccin de regreso al programa princrpal (3503)se inserta a la pila. El resultado de estas se dos operaciones muestran en la Figura 12-9(b).El PC indica el lugar 2673,el cual es Ia direcdin de la primera instruccin en la subrutina. La 3503se inserta a la pila y ocupa dos bytes de memoria. direccin de regreso El computadorcontina ahora la ejecucinde las instruccionesen el programa de subrutina ya que el PC indica la primera instruccin de la subrutina. Cuando la ltima instruccin de la subrutina es alcanzadaen la direccin 2686,el computador ejecuta una instruccin de subrutina de regreso en de sacandolos dos bytes superiores la pila y colocndolos el PC. La situacin se ilustra ahora en la Figura 12-9(c).El PC tiene ahora la direccin 3503y contina la ejecucindel programaprincipal y el SP regresaa una posicininicial. mostrado en la Figura l2-5 ejecuta la instruccin El microprocesador de llamado de subrutina pasandopor cinco ciclos de memoria y seis operacionesinternas: IR <- MIPCf , PC <- PC + | AR(H) <- MlPCl, PC <- PC + | AR(L)<- MlPCl, PC <- PC + |
leer cdigo de operacin

leer el primer byte de la direccin leer el segundo byte de Ia direccin

insertar el primer byte de Ia direccin de regreso insertar el segundo byte de la direccin de regreso bifurcar a la direccin de la subrutina

sP<-sP- l, M[sP]<-PC(H) sP<-sP- l, M [sP]<-PC(L) PC +- AR

La instruccin de regreso de la subrutina se ejecuta con tres ciclos de memoria y la actualizacin del PC y el SP:

IR <- MlPCl, PC <- PC + | PC(L) +- MlSPl, SP <- SP + I PC(H) <- MISPI, SP <- SP * r

leer el cdigo de operacrn sacar el segundo byte de la direccin sacar el primer byte de la direccin

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sEc.12-5

P I L A ,S U B R U T I N A S I N T E R R U P C I O N g g E

La ventaja de usar .una pila para-almacenarla direccin de regresoes que al llamar la subrutina, la direccin de regreso." i".urtu hacia la pila automticamentey el programadorno tiene qe trat. reco.dar la dieccin donde se almacena Ia direccin de regreso. se llama si otra subrutina por medio de una subrutina corriente, se inserta la nueva direccin de e_ greso,ala pila y as sucesivamente. instruccin La de."gt".o de la subrutina hace sacar automticamentede la pila p;r; ra dieccin de regresodel ltimo programa que ra ilam. fui, la "bt";; .;r;;i"" que existe es siemprela ltima subrutina que fue llamada. Interru pcin El conceptode interrupcin de programase usa para manipular una variedad de problemasque surgen a-rai de la secueri.i" J"ip."grama normal. La interrupcin del programa se refiee a la trasferencia de control de un programa que est trabajando corrientementea otro programa de servicio como resultadode una seal de control generada externaente. una de ras entradas de control en er_microp.o""ruJo,de la Figura-ii- ," denomina interrupcin (interrupt). cada mduro de inter"o.r"*r.r u. de interrumpir la operacin normal de los microprocesadores "up"" .u^i.ri.tru.rdo una seal en su terminal de entrada de control. La interrup"io' pu"a. ser una requisicin de servicio o un reconocimiento del servici realizadoanteriormente por la interconexin. por ejemplo, el caso del-m_icrocomputador que est proce-considrese sando un gran volumen de datos, parte de los cuals sern enviadosa una impresora. El microprocesador p*r-udu enviar un byte "-uto, dentro de varios intervalos de pulso.de reloi, pero ello le podia to-". al impresor el equivalentede muchospj]so1de ier del proced;;,;;;;-primir actual_ -nt mente el caracter especificadopor bytl de datos. p.o""r"dor podra entoncespermanecer "i .latentg en esperade qg9 el impresor pueda u"eptu, el siguiente byte de datos. si hay .,u de interrupcin disponi_ ble,.el microprocesador ""puidad J"t"r"ll""go puede yte Je continuar "tr.riu, "" realizando otras tareas de procesamientode datos. cuando"el t;;;; est dispuestoa acepf'arel siguiente byte e aato. J" p""au hacer una peticir de -interrupcin por medio de ia entra" Jui .oniror de interiuy cin. cuando el microprocesador reconozcala interrupciJ", rt" suspende el programa que est trabajando-al.presente se bifurca y o salta a un pro_ grama de.servicio que erviar el siguiente yte ae datos. una vez q"; ." haya enviado el byte impresor, l p.o"".do. ."g.".u ul p.ogruma que ,al fue interrumpido mientras que se est imprimiendo e"r caracter. El procedimientode interrupcin es en principio muy similar a un lla_ mado de subrutina, excepto qu l" bifurcain inirJu por una seal externa en vez de una instruccin en el progr"*". "r Cor"o ln ta subrutina de llamado, una interrupci' almacena l ai."."".i" au'r"ug."uo la pila. en una instruccin de Ilamado de subrutina contiene la direccin de bifurca_ cin de la subutinu. gr el,procedimientode i"t"r..rp"ioirl"tu air"""in de bifurcacin para la rutina d servicio lbu ,u. r;;--i;;;;a p.r, los materiales (circuitos). La forma como un ni.ropro"-".";;;." la direccin

I I

5 5 o D I S E o E LS I S T E M A E LM I C R O C O M P U T A O O R D D C A P .1 2

de bifurcacin en respuesta a una peticin de interrupcin vara de una unidad a otra. En principio hay dos mtodos de lograr esto. El uno es llamado interrupcin uectoral y el otro interrupcin no uectorial. En una interrupcin no vectorial, la direccin de bifurcacin es un lugar fijo en la memoria o se almacena en un lugar fijo en la memoria. El ciclo de interrupcin almacena la direccin de regreso del PC a la pila y luego prepara al PC ala direccin de bifurcacin predeterminada. En una interrupcin vectorial, Ia fuente de interrupcin en s misma suministra la informacin de bifurcacin al microprocesador. Esta informacin, trasferida por medio de la barra de datos se denominar uector de interrupcin- El ciclo de interrupcin almacena primero la direccin de regreso, contenida en el PC, dentro de la pila. Si el vector de interrupcin es una direccin, el microprocesador lo acepta de la barra de datos y lo trasfiere ai PC. En algunos microprocesadores se asume que el vector de interrupcin es una instruccin de llamado de subrutina. El microprocesador acepta Ia instruccin proveniente del bus de datos y la coloca en el registro de instruccin para proceder a ejecutarla. El regreso de la rutina de servicio al programa interrumpido original es similar a un regreso de subrutina. La pila se hace sacar la direccin de regreso almacenada previamente all para trasferirla al PC. Un microprocesador puede tener lneas de entrada de interrupcin sencillas o mltiples. Si hay ms fuentes de interrupcin que terminales de entrada de interrupcin en el microprocesador se procede a conectar a una compuerta OR dos o ms fuentes para formar una lnea comn para el microprocesador. Una seal de interrupcin al microprocesador puede originarse en cualquier momento durante la ejecucin del programa. Para asegurarse que no hay perdida de informacin, el microprocesador reconoce la interrupcin solamente despus de que la ejecucin de la instruccin corriente se haya completado y si el estado del procesador la garantiza. La Figura 12-10 muestra una configuracin de interrupcin vectorial posibie. El diagrama muestra cuatro fuentes conectadas a una OR para conformar una entrada simple de peticin de interrupcin. El microprocesador tiene dentro de s un flip-flop de habilitacin de interrupcin (IEN) que puede ser puesto a uno o cero con instrucciones del programa. Cuando IEl/ se pone a cero o se borra se desecha la peticin de interrupcin. Si IEN se pone a uno y el microprocesador est al final de la ejecucin de una instruccin, el microprocesador reconoce la interrupcin habilitando IN?ACK. La f'uente de interrupcin responde a INTACK colocando un vector de interrupcin en DBUS. El flip-flop IEN controlado por programa permite al programador decidir si puede usar la facilidad de interrupcin o no. Si hay una instruccin para borrar el flip-flop /EN dentro del programa, significa que el programador no quiere que el programa se interrumpa. (IEl/ se borra con la seal de puesta a cero). Una instruccin para poner a uno lEN indica que la facilidad de interrupcin ser usada mientras que el programa est en marcha. Algunos microprocesadores usan un bit de interrupcin enmascarado en el registro de condicin en vez de un flip-flop .IEly' separado. Asmase que el vector de interrupcin suministrado al bus de datos es una direccin de 8 bits. El microprocesador responde a una requisicin de interrupcin haciendo las siguientes operaciones:

Fuentede interrupcin

Microprocesador

Final de instuccin de ejecucin

(I\TACA')
errupclo Reconocimiento de interrupcin

Habilitacin de interrupcin

Vector de interrupcin

I.\TACK
Figura l2-1O Configuracin de la interrupcin

vectorial

sP<-- sP + l, MIP]<- pc(H) .sP<- sP + l, M[.sP] <- PC(L) INTACK <- 1 PC(H)<-0, PC(L)<- DBUS IEN <_O

empujar el primer byte de la direccin de regreso empujar el seg'ndo byte de la direccin de regreso
habilitar el reconocimiento de interrupcin

trasferir la direccin vector al pC inhabilitar interrupcionesposteriores

De esta manera la fuente de interrupcin puedeespecificarcualquier direccin vector entre 0 y 255 para servir como direccin de bifurcacin a una rutina de servicio. IEN se borra para inhabilitar interrupcionesposteriores. EI programador puede poner a uno lEN en el programa de onde es adecuadohabilitar interrupcionesposteriores. El regresode una interrupcin es similar al regresode un subrutina. se sacan valores de la pila y la direccin de regreso trasfiere al pc. se Interru cin prioritaria p En la anterior discusin,se ha tratado un mtodo para generaruna direccin vector de una rutina de servicio para interrup;in. si t solamente una fuente capaz de solicitar servicio se conocela fuente de la"y interrupcin y el programa de sevicio puede empezarinmediatamentela rutina de servicio. A menudo, se les permite a muchos dispositivosoriginar peticiones
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552

D I S E o D E L S I S T E M AD E L M I C R O C O M P U T A D O R

cAP. 12

de interrupcin y la primera tarea de una rutina de interrupcin es identificar la fuente de la interrupcin. Hay tambin la posibilidad de que vaEn rias fuentessoliciten el servicio de peticin simultneamente. este caso, el programade servicio debe decidir cul fuente va a servir primero. es El mtodo ms comn de manipular mltiples interrupciones comena haciendoun sondeode las interconexiones fin de zar la rutina de servicio identificar aquella que ha generadola requisicin. La rutina de servicio prueba cada fuente en secuenciapara buscar si Ia seal de interrupcin est activada. Una vez se haya identificado una interrupcin se descartan las dems interrupcioneshasta que se haya completadouna rutina de servicio para una fuente particular. lJna interrupcn prioritaria es un sistema de interrupcin que establece una prioridad sobre varias fuentes para determinar cul condicin simultnease va a setuir primero, cuando llegan dos o ms requisiciones mente. El establecer la prioridad de las interrupciones simultneas se de puede lograr mediante la programacino por conformacin los materiaprogramacinhay solamenteuna direccin vector ies. Por el mtodo de la para todas las interrupciones.El programa de servicio comienzaen la direccin vector y sondealas fuentes de interrupcin en secuencia.El orden en el cual se prueban las fuentes determina Ia prioridad de cada peticin de interrupcin. La fuente de mayor prioridad se prueba primero y si su seal de iterrupcin est activada el control se bifurca a otra rutina de servicio para esta fuente. De lo contrario, se prueba la siguientefuente en As, la rutina de servicio inicial para todas prioridad y as sucesivamente. las interrupcionesconsiste de un programa que prueba las fuentes de interrupcin en secuenciay que se bifurca a una de las muchas rutinas de serviio. La rutina de servicio particular alcanzadapertenecea la fuente de mayor prioridad dentro de todas las fuentes que pueden interrumpir el procesador. Las tcnicas de programacinpueden, en teora, manipular cualquier nmero de fuentes de interrupcin o cualquier nivel de prioridad sofisticada. En la prctica, si hay muchas fuentes de requisicin de interrupcin, puedeexcederal tiempo disponiblepael tiempo rlquerido para sondearlas ta setui. el dlspositivol/O, con el fin de buscar la interrupcin apropiada. En esta situacin, una unidad externa de interrupcin prioritaria conformada con materialespuede usarsepara aligerar el proceso. Una unidad de interrupcin prioritaria conformadacon materialesfunde ciona como una encargada todo en un conjunto con sistema de interrupcin. Esta acepta peticionesde interrupcin de muchas fuentes,determina cul de las requisicionesentrantes es la de mayor prioridad y enva una basada en esta determinacin.Para mejorar la interrupcin al procesador velocidad de la operacin,cada fuente de interrupcin tiene una direccin vector propia para accesardirectamentea su propia rutina de servicio' De esta manera, no se necesita sondeo debido a que todas las decisiones se establecenen la unidad de interrupcin prioritaria conformadacon materiales. El circuito que configura la funcin de prioridad conformadacon materiales es un codfcadorde prioridad. La lgica de este codificadores tal que si llegan dos o ms niveles de entrada al mismo tiempo, entoncesIa

sEc. 12-5

p tIL A ,,S U B R U T | N A S | N T E R R U P C I O N P LA I E I TON 55:

entrada que tenga la mayor prioridad ser la primera. La salida de un codificador de prioridad genera una direccin parcial para que el vector de interrupcin suministre la direccin de bifurcacin. La tabla de verdad de un codificadorde prioridad de cuatro entradasse da en la Tabla l2-4. Las { "n. la tabla designanlas condicionesde no importa. La entrada .Ie tiene la prioridad mayor; de manera que dependiendo der valor de las otias entradas, cuando esta entrada es 1 la salida genera la direccirrry:00. rr tiene el siguiente nivel de prioridad. La salida es 01 si It : I y sl se tiene 1o:0, independientemente los valoresde las otras dos entradas de mede nor prioridad. La direccin parcial para 12 se generasolamentesi las entradas de mayor prioridad son 0 y as sucesivamente manera decreciende te en la gama de prioridades.Los niveles de prioridad dicen si las entradas de menor nivel generansus propias direccionesparciales solamentesi todas las entradasde mayor orden no estn solicitando servicio.Una peticin de interrupcin R es generada por el microprocesador solamentecuandouna o ms entradas solicitan una interrupcin. Si todas las entradas son cero, la salida B se convierteen 0 y la direccin parcial no sersignificativa porque no ser usadapor el microprocesador. Comnmenteun microprocesdo. no tiene ms de cuatro fuentesde interrupcin. Un codificadord prioridad con ocho entradas,por ejemplo,generaruna direccin parcial de ires bits. -. L?.direccin parcial que sale del codificadorse nr p".u conformar la direccin vector para cada fuente de interrupcin. po ejemplo,la direccin vector entregada al bus de datos despusde un econocimiento de interrupcin puedeser de la siguienteforma: 000xy000 donde r y y son los bits de entrada del codificadorde prioridad. Los bits particulares ry trasferidospertenecern Ia fuente de interrupcin de maa yor prioridad. Mediante este procedimiento el codificador de prioridad puede.especificar una de cuatro direccionesde bifurcacin posibles.Cada direccin vector especificala direccin de comienzode una rutina de servicio de 8 bytes en los 32 bytes inferioresde Ia memoria.

: I

Tabla l2-4

Tabla de verdad del codificador de prioridad

Entrada (Fuentede interrupcin) Io

I

Salidas (Direccin parcial) xy (Peticinde interrupcin) R I I I

I

Il

I2

I3

0 0 0 0

XXX IXX 0lx 001 000

00 0t l0
ll XX

t-

12-6

D ORGANIZACION E LA MEMORIA

con las memoriasRAM y ROM para debe comunicarse Un microprocesador datos y direccioIeer 1' escribir informacin binaria tal como instrucciones, dependedel nes. El tamao de la memoria adjunta al microprocesador para una aplicacin nmero de instuccionesy bytes de datos, necesarios puede tener un bus de direccionescon 16 particular. Un microprocesador lneas para acomodar64K bytes de memoria. En muchas aplicaciones,la cantidad de memoria necesariapuede ser menor que 64K bytes. Las pastillas RAM y ROM vienen en una gran variedadde tamaosy las pastillas para formar el tamao deseadode meindividuales deben interconectarse moria. PastillasRAM y ROM para comunicarsecon el microprocesaUna pastilla RAM es ms adecuada dor si tiene una o ms entradas de control para seleccionary habilitar la unidad bajo pedido. Una caractersticaconvenientees un bus de datos bidel bus externos entre la direccional para evitar el agregar separadores RAM y el bus de datos. El diagramade bloquede una pastilla RAM adecuase de da para las aplicaciones microcomputador muestra en la Figur{12-11. La capacidadde la memoria es 128palabrasde 8 bits cada una. Esta requiere una direccin de 7 bits y un bus de datos bidireccional de 8 bits. Las entradas de lectura y escritura especificanla operacinde memoria y los dos terminales de entrada de control para la seleccin de pastillas (CS) csl

Selector1 de pastilla Selecto2 de pastilla Lectua Escritua Dieccinde 7 bits

ast
Dn ll8 x 8 RAM

Bus de datosde 8 bits

WR AD7
( a ) Diagrama de bloque

CSI

CS2

RD

WR

Funcin de memoria

Estadodel bus de datos Alta impedancia Alta impedancia Alta impedancia Introducir datosal RAM Sacadatosde la RAM Alta impedancia

0xx
IXX 000 001 0lx IXX

Inhibir Inhibir lnhibir Escibi Lee Inhibir ft) Tabla de funcin Figura l2-11

Pastilla RAM tpica

5g

sEc. 12-6
son para habilitar

de una entrada de control para La ^f"a'ciil;; microprocesador' itp""iifiaad de-ms l;"""dificacin de las lneasde direcciones' la seleccionar pastilla el microcomputador'Las entradas de cuando se usan t"t;;.;;;irr"t "" vecesen una sola lnea denominalectura y escritura .. .oilul.,un algunas_ binarios de esta "pastilla' los dos estados da R/W. Cuando .. ';i;;;i;;; de las dos operaciones lectura v escritura' i;;;'";;.ifican en Ia Figura r2-1r(b) especificala operaLa tabra de tunJi"o'n"iriuu ,n operacinsolamentecuando cin de la pastilla nlil.- L^ unidad "rt d v e n c i m ad e l a s e g u n d a a r i a b l e e s e "^u c s z : u . i,-tu-u . r r . o l o c a d a cs1:1y est habilitada cuando sta es 0. si las Ieccin indica o,r. ""i."" no se habilitan o si stas son habilientradas de seieccr" a" i"- p"stilla la memoria se inhibe y su y tadas pero las entradas de lctura escritura' Cuando CS1:1 y impedancia' bus de datos estaru .n un estadode alta en un modo de lectura o escritura' e-SZ:0 se puede .oio.u. la memoria almacenaun byte del bus de datos cuando wR est h";;lir"d".-la memoria de la direccin. cuandp por las lneas " en el lugar especitrcado ""ttuau se seleccionado colocaen el .ont.rriao Jettyte se habirita tu.r,,r"jJ:d.l la operacinde la memoria y wR bus de datos. I_". ..iui". a. nb "o.rt.tu"asociados con el bus de da"t de la misma forma ;;;1".-*p"iadores .t tos bidireccional. de externamente una manera similar' Una pastilla RO\f se Lrganiza puede !. pu.a. tlet totatttente,el bus de datos Sin embargocomc, una pastilla bloqu^e-de """"'nfj =uitdu Et Jiugtu,Ina.de solamenteser un ;;t''Jt es r:.. Para"el mismo tamao de pastilla i;.::;-il se muestra ;;; ROM binarias exporquelas celdas posibletener mas b;;.;; lilr que de RAM razn el Eenos t'put-q" i" nu' Por esta -t" l"-us en Ia RO\l ocupan mientras que la RAM tiene nOff e ;iU byies' diagrama especihca 128b'te= solamente uno ROM especifican cualen Las nuevelineasde ci'recc:on Ia pastilla terminalesde entrada !llu' quierade los srz utie=-".-",t"udo^t "t' lgdot y eg':0 Raaqueoperela unide de seleccin pa*iilia ieoe:' ser CS 1: 1 impedanel bus cie ciatosestar en un estadode alta dad. De lo .j. .o,-,rtotde lectura o escritura debido a que "o.,t.".io. cia. No huy ,,".".iJ"J;;; A..r.cuando se habilita la pastilla medianla unidad puede Ieer s..,ia..e:'re' telasdosentradasdese'ecc:o:l'P8rceenelbusdedatoselbyteseleccionadopor las lneasde ci::eccion'
:.911T":t"

la pastilia

cuando sta es selecccionada rcr e'

Selector 1 de Pa.stilla Selector 2 de Pastilia

de datos de 8 bits

Direccin de 9 bits Pastrlla RO\1 tiPtca

Figura

l2-12

d Mapa de direcciones e memoria El diseadorde un sistema de microcomputadordebe calcular la cantidad para una aplicacin particular y asignarlaa la RAM clememoria necesaria se La internexin entre la memoria y el microprocesador eso a la ROM. necesariay el tipo tablece entoncesde acuerdo al tamao de la memoria de r p"rtiir". RAM y RoM disponibles.El direccionamiento la memoria tabla que especifiquela direccin po, medio 9-" ;;.; ser establecido "lu . -"*o.iu asignadaa cada pastilla. La tabla llamada mapa de direcciones de memoria es una ,"pr"tenta"in ilustrativa del espacio de direcciones asignadopara cada pastilla en el sis-tema. que el sistema microcompupara demostrariocon un ejemplo,asmase de RAM t 512 bytes de ROM. Las pastillas RA!! tador necesitabl2bytes y ROM que se van a usar se esplcifican en las Figuras 12-71y 12-12.El Lup . direccin de memoria para esta config'racin se muestra en la f"t" 12-5.La columna de componenteespecificasi se usa una pastilla nU o ROM. La columna de dlreccin hxadecimalasigna un rango de para cada pastilla. Las lneas del i]"."io"". equivalenteshexadecimales bus de direccionesse listan en la tercer columna. Aunque haya 16 lneas en el bus de direcciones,la tabla muestra solamente 10 lneas porque las r otras 6 no Seusan en este ejemploy se asumencomo cero' Las pequeas de irecionesdesignanaquellas.lneasque deben ""-f"" lneas del bus de a sei conectadas las entradasde direcciones cada pastilla. Las pastillas RAM ti".r.n 128 bytes y necesitan7 lneas de direccin. La pastilla ROM tiene b12 bytes y tr"."rltu 9 lneas de direccin. La r se asigna siempre a las lneas ael us de menor orden: lneas t hasta ? para la RAM y lneas 1 cuatro pastillas h; o para la RoM. Es necesariodistinguir ahora_entre asignandoa cada una direccionesdiferentes.Para este ejemplo parRAM ticular sJ e.coge las lneas del bus 8 y 9 para representarcuatro condipar ciones binarias diferentes.Ntese que se puede escogercualquier otro para este propsito.La tabla muestraclaramente de lneas de bus sin usar, q.re la. 9 lneas del bus " -rr,or orden constituyen un espacio de memoria tu R{IV igual a n :|L2bytes. La distincin entre Ia direccinde la RAM la "nla ROM . hu"" con otra inea de bus. Para este propsito se escoge liy una RAM y selecciona microprocesador nea 10. cuando la lnea 10 es 0, el la cuando la lnea es 1 ste selecciona ROM.
Tabla l2-5 Mapa de direccin de memoria para el microcomputador

Bus de direccin
Direccin Componente hexadecimal

10987654321

RAM RAM RAM RAM ROM 556

I 2 3 4

0000-007F 0080-00FF 0100-017F 0180-0lFF 0200-03FF

0 0 0 0 I

x x 00 0lxxxx l0xxxx llxxxx xxxxxx

xx xx xx xx xx

x x x x

sEc. 12-6

oRGAN|ZAC|ON E LA MEMORTA D

557

La direccin hexadecimal equivalente para cada pastilla se obtiene ^bus mediante la informacin contenida en Ia asignacindel de direcciones, Las lneas del bus de direccionesse subdividen en dqs grupos de cuatro bits cada uno, de manera que cada grupo puedu .". ."p.:"sentado con un dgito hexadecimal. El primer dgito h-exdecimal repiesenta las lneas 1.s-t0 v es siempre cero. El siguiente dgito hexadecnal ,eprrserrta las lneas 9-12 pero las lneas 17 y 12 son siempre 0. El rango de direcciones hexadecimalespara cada componentese determina p".u lu. r asociadas con ste. Estas r representanun nmero binario qu-epuede variar entre todos cerosy todos unos. C o n e x i nd e l a m e m o r i a a l m i c r o p r o c e s a d o r Las pastillas RAM y RoM son conectadas microprocesador travs de al a busesy de direcciones.Las lneas de menor orden en el bus de direcciones seleccionanel byte dentro de las pastillas y otras lneas dentro del bus de direccionesseleccionanuna pastilla particular por medio de las entradas de seleccinde las mismas. La conexinde las pastillas de memoria al microprocesador muestra en la Figura 12-13.Esta configuracinda una se capacidadde memoria de 512bytes de RAM y 512bytes de RoM. Esta configura el mapa de memoria de la Tabla 12-5.cada RAM recibe los T bits de menor orden del bus de direccionespara seleccionaruno de los 12g bytes pasables.La pastilla RAM especficamente seleccionadase determina a partir de las lneas8 y 9 del bus de direcciones.Esto se hace por medio de un decodificadorde 2x4 cuyas salidas van a las entradar sl en cada pastilla de RAM. As, cuando las lneasde direccin 8 y 9 son igualesa 00, se seleccionala primera pastilla RAM. Cuando 01, se seleccionala segunda pastilla y as sucesivamente. Las salidas RD y wR del micropro"".do. son aplicadasa las entradasde cada pastilla RAM. La seleccinentre la RAM y la RoM se logra por medio de la lnea de "it bus 10. Las RAM son seleccionadas cuando el en esta lnea o v ru, RoM cuando este bit es 1. La otra entrada de seleccinde pastilla n la ". RoM se conectaa la lnea de control RD paru que se habiliie la pastilla RoM solamentedurante la operacinde lectura.^Las lneas del bus 1-g se aplican a las direccionesde entrada de la RoM sin pasar por el decodifigqdgs.Flste asigna las diecciones 0-511a la RAM y stz 1023a la RoM. El bus de datos de la RoM tiene solamentecapacidadde salida mientras " que el bus de datos conectadosa la RAM p.re" trasferir informacin en ambasdirecciones. _ El ejemplo mostrado es una indicacin de la complejidad que puede existir entre las pastillas de memoria y el microp.o."."do.. Entre'mrs pastillas se.conecten se requieren ms decodificadoiesexternos para selecciona las pastillas. El diseador debe establecerun mapa de memoria que asigae direcciones a las diferentes pastillas de las cuales se determinun i". conexionesnecesarias.Como los microprocesadores comunican tambin se con unidades de interconexin es necesariode la misma manera asignar direccionesa cada interconexin. La comunicacinentre el microproc"esador y la interconexinse discute en la siguienteseccin.

Busdedirecciones

Microprocesador

l-l I

l0

7_t

RD WR

Decodificador

3210
cil

csi
Ku h,R AD7
lrR"R^

R-t

uaros

csl cs:
tu WR ADl lt!"nDatos IAM ;

csl CTJ
hJR

RD l,f; ! o"t*

AD7

csl cS2
RD WR AD7 128x8 uo. RAM 4

cst
CN 1

)
Figura 12-13

nou I eos I

5 1 2x 8

Conexin de la memoria al microprocesador

558

N 1 2 - 7 I N T E R C O N E X I OD E E N T R A D A - S A L I D A Una pastilla de interconexines un componenteLSI que provee el enlace y de interconexin entre un microprocesador un dispositivo I,/O. Cuando est en el modo de salida de datos, la interconexinrecibe informacin binaria del bus de datos al ritmo y modo de trasferencia del microprocesador y la trasmite a un dispositivo externo al ritmo y modo de trasferenciadel dispositivo.La interconexinse comporta de manera similar en el modo de entrada de datos, exceptoque la direccin de trasferenciaest en la direccin opuesta.Una interconexinconsistede un nmero de registros,lgica de selecciny circuitos de control que configuran las trasferenciasrequeridas. La lgica de interconexinse incluye a menudo dentro de una pastiLSI que incluya condicioun lla RAM o ROM para proporcionar componente nes de memoria e interconexindentro de una pastilla de CI. La mayora de los componentesLSI pueden ser programadospara acode modar una variedad de combinaciones modosde operacin.El microprocesador, por medio de instrucciones de programa, trasfiere un byte a un registro de control dentro de la unidad de interconexin.Esta informacin de control coloca la interconexin en uno de los modos posibles disponibles para un dispositivo particular, al cual est unida. Cambiando el byte de de control es posible cambiar las caractersticas la interconexin.Por esta razn las unidadesde interconexinLSI se llaman a menudoprogramables. Las instruccionesque trasfieren la informacin de control a una interconexin programable son incluidas en un programa de microcomputador y puedeniniciar la interconexinpara un motio particular de operacin. complementan sus productos con Los fabricantes de microprocesadores para la comunicacin un conjunto de pastillas de interconexinadecuadas entre el microprocesadory una variedad de dispositivos de entrada y sade lida normalizados.Los componentes interconexinse diseanusualmenparticular sin ningute para operar con un bus del sistema microprocesador na lgica adicional diferente de la decodificacinde direcciones.Hay una variedad de componentesde interconexin de uso comercial y cada uno puede ser clasificado en una de las cuatro categoras: 1 . Una interconexin perifrica en paralelo trasfiere datos entre el microprocesadory el dispositivo perifrico.

2 . Una interconexin de comunicacinen sere convierte los datos en

paralelo del microprocesadora datos en serie para la trasmisin y convierte los datos en serie entrantes a datos en paralelo para ser recibidos por el microprocesador. . Una interconexin dedicada especial es construida para comunicarse con un dispositivo particular de entrada y salida o puede ser programada para operar con un dispositivo particular. 4 . Una interconexinde accesodirecto de memoria (DMA) se usa para trasferir datos directamente entre un dispositivo externo y la memoria. Los separadoresdel bus en el microprocesadorson inhabili559

D 560 DtsEo DEL STSTEMA L MTCROCOMPUTADOR

cAP. 12

lados y pasan al estado de alta impedancia durante la trasferencia

D MA .

Las unidades de interconexin comercialespueden tener nombres diferentesque los que aqu se listan. Ms an, las caractersticas internas y externas varan considerablemente una unidad comerciala otra" En est de seccin, se discuten las caractersticascomunes de los componentesde interconexiny se explican en trminos geDerales diferentesmodos de los trasferenciaque tienen. La trasferenciade accesoa la memoria se discute en la siguienteseccin. Comunicacin on el microprocesador c Los grandescomputadores usan muy a menudobusesseparados el cpu en para comunicarsecon la memoria y la interconexinl/O.lJn bus I,/O de los grandes computadores consiste de un bus de datos y uno de direcciones similar al bus que se comunica con la memoria. El bus de datos I/o trasfiere los datc a los dispositivos extenos y viceversay el bus de direcciones I/O st usa para seleccionar un dispositvo I/O particular a travs de su interconexin. El nmero de lneas de direccionesen un bus I,/o es menor que un bus de memoria porque hay un menor nmero de unidades I/O paru seleccionarque palabras en un sistema de memoria. un microprocesador tiene un lmite para el nmero de terminales que pueden ser acomodados dentro de una pstilla de CI. No hay suficienies patillas en una pastilla de microprocesadores para suministrar busesseparados para comunicarseseparadamente con la memoria y el l/O.Invaria_ blemente todos los microprocesadores usan un sistema de bus comn para seleccionarpalabras. de.memoria y unidades de interconexin. Si una pastilla de interconexintiene un nmero de registros,cada uno se seleccona por medio de sus prop,as direcciones de la misma manera que se selecciona una palabra de memoria. El bus del microprocesador distingue entre un no registro de interconexin y una palabra e -emoria. Es responsabilidad del usuario, por medio de instruccionesdel programa,especificarla direccin apropiada que seleccioneuno u otro. Hy os *a.tetas de asignar las direccionespara seleccionarlos registros de memoria e interconexin.un mtodo es el llamado I/O con mapa de memoria y el otro es el llamado I/O aislado. En el mtodo I,/o con mapa de memoria, el microprocesador trata el registro de interconexincomo parte del sistema de memoria. La direccin originada para los registros de interconexin no puede ser usada para palabras de memoria,reduciendoas el espaciode memoria disponible.En una organizacinl/o con mapa de memoria no hay instruccinesde entrada y salida-porque el microprocesador puede manipular los datos l/o qie esiden en los registros de interconexin con las mismas instruccion"* qu" se usan para manipular los lugaresde memoria. Cada interconexinse rganiza como un conjunto de registros que responden a los comandos de lectura y escritura en el espaciode direcin nbrmal del microprocesador. Tpicamente se reserva un segmento del espacio de direcciones total para los registros de interconexin pero en general pueden estar localizados en

sEc. 12-7

INTERCONEXION ENTRADA-SALIDA DE

561

cualquier direccin, siempre y cuando no haya una palabra de rnemoria que corresponda esa direccin" a La organizacin de los I,/o con rnapa de memoia es conveniente para sistemasque no necesitenespaciodisponible de memoria de las lneas del bus de direcciones.un microprocesador con un bus de datos de 16 bits, que requiereuna memoria menor que 32K puedeusar otras 32K direcciones disponiblesdel bus para accesarlos registrosde la interconexin.Una configuracin especfica para un I/O con mapa de memoria puede configurarse modificando ligeramentelas conexiones direccin mostradasen la de Figura 12-13.La lnea de direccin 11 del diagrama no se usa para accesar la memoria. Se dejar ahora que esta lnea distinga entre la memoria y la interconexin,de manera que cuando el bit de la lnea sea 1, el bus de direccionesseleccione una memoria de palabra y cuando el bit sea 0 seleccione un registro de interconexin. Para lograr esta nueva condicin se debe aplicar a una compuertaAND cada lnea que va al CS 1 en las RAM y ROM de la Figura 12-13con el bit de la lnea 11 de direccin.Las entradasde seleccin de pastilla de todas las unidadesde interconexindebenestar condicionadasal valor del complementode la lnea 11, ademsde la direccin asigrrada. con la organizacindel l/o aislado, el microprocesador especificaen s mismo cuando la direccin en el bus de direccioneses para una palabra de memoria o para un registro de interconexin. Esto se hace por medio de una o dos lneasde control adicionalesque se fabricarrcon el microprocesador. Por ejemplo, un microprocesadorpuede tener una lnea de control de salida marcada M/Io. cuando Milo:1 esto significa que la direccin del bus de direcciones para una palabra de memoria. Cundo M/IO:0, es la direccin es para un registrode interconexin.Esta lnea de control debe ser conectadaa las entradas de seleccinde RAM, ROM y de las pastillas de interconexin,de la misma manera que la lnea 11 del bus fue conectada en el ejemplo previo para el caso del l/O con mapa de memoria. En la organizacin l/O aislada, el microprocesadordebe entregar instruccionesde entrada y salida diferentesy cada una de ellas debe asociarse con una direccin. Cuando el microprocesador busca y decodificael cdigo de operacinde una instruccin de entrada y salida, ste lee la direccin asociadacon la instruccin y la colocaen el bus de direcciones. Al mismo tiempo hace la lnea de control M / IO igual a 0 para informar a los componentes externos que esta direccin es para una interconexin y no para la memoria. Asi, durante un ciclo de bsquedao un ciclo de ejecucin de referenciade memoria, el microprocesador habilita el control de lectura o escritura y lleva la lnea M/IO a 1. Durante la ejecucinde una instruccin de entrada o salida, el microprocesador habilita el control de lectura o escrituray lleva la lnea M /IO a 0. El mtodo I,/O separado, asla la memoria y las direcciones l/O de maneraque no se afecteel espaciode memoria por la asignacinde la direccin de la interconexin. Debido a este aislamiento, todo el espacio de direccionesdisponiblepor el bus de direcciones, es afectadopor el direcno cionamiento de la interconexin, como en el mtodo de I,/O con mapa de memoria.

I n t e r c o n e x i np e r i f r i c a e n p a r a l e l o una interconexin perifrica en paralelo es un componenteLSI que presenta un camino para trasferir informacin binaria en paralelo ntr el microprocesador el di,qpositivo y perifrico. una pastilla de interconexin contiene normalmente dos o ms puertos I/O qe se comunican con uno o ms dispositivosexternosy una interconexinsencilla para comunicarse con el sistema del bus del microprocesador. diagrama'debloque El ar rrrr" rnteconexinperifrica tpica_en paralelo .. -rr".t." en la Figr.rral2-r4. Este consistede dos puertos. cada puerto tiene dos registros,un bus I/o de 8 bits y un pa( de l(neas denorninadas e entoce. Li operacin a\macenada en el registro de control especificael modo de operaci" det p""rl. El puerto del registro de datos se usa para trasferir dtos al bus d datos y al bus I/ O y viceversa. La interconexinse comunica con el microprocesador travs del bus a de datos, el selector de pastilla y el control de lectura,/escritura.se debe agregarun circuito externo (usualmenteuna compuertaAND) para detectar -la direccin asignadaa la interconexin. EstL circuito habilita Ia en_ trada de seleccinde la pastilla cuando se seleccionala interconexinpor medio del bus de direcciones.Las dos entradas de seleccin del registro r?s 1 y RS 2 se conectanusualmentea las lneas de menor orden del b"usde
Bus de datos

Registrode datospuerto;1

Lneas de enlace Selector de pastilla y control de lecturaT/ escritura

RI) h,R
lnterrupcin < Puesta a cero

Lneas de enlace

Registro seleccionado

XX 00 0l l0 ll

Ninguno - El bus de datosen alta impedancia Registrode datospuertoA Registrode control puertoA Registrode datospuertoB Registrode control puerto B

Figura l2-14 562

Diagrama de bloque de la inteconexin

perifrica en paralelo

S E C .1 2 - 7

INTERCONEXION NTRADA-SALIDA 563 DE E

direcciones. Estas dos entradas seleccionan uno de los cuatro registros en Ia interconexin, como se explica en la tabla que acompaa el diagrama. El contenido del registro selector se traslada al microprocesador por medio del bus de datos cuando se habilita la entrada RD. El microproceiador carga un byte al registro seleccionado por medio del bus de datos cuando se habilita la entrada wR. La salida de interrupcin se usa para interrumpir al microprocesador y la entrada de reposicin es para pone. a cero la interconexin una vez que se suministre potencia. El microprocesador inicia cada puerto trasfiriendo un byte a su registro de control. Al cargar los bits adecuados a un registro de control en la iniciacin del sistema, el programa puede definir el modo de operacin del puerto. Las caractersticas del puerto dependen de las unidades comerciales usadas. En la mayora de los casos, cada puerto puede ser llevado a un modo de entrada o salida. Esto se hace al trasferir los bits en el registro de control que especifican la direccin de trasferencia en los separadores del bus que accionan el bus I,/O bidireccional. En adicin, el puerto puede hacerse funcionar en una variedad de modos de operacin. Los tres modos de operacin encontrados en la mayora de las pastillas de interconexin son: 1. Trasferencia directa sin lnea de enlace. 2. Trasferencia con enlace. 3. Trasferencia con enlace usando interrupcin. Una interconexin se lleva al modo de trasferencia directa cuando el dispositivo conectado al bus l/o est siempre listo para trasferir informacin. Las lneas de enlace no se usan en este modo y algunas pastillas de interconexin tienen un modo de programacin para convertir estas lneas en lneas de trasferencia de datos. La trasferencia directa puede operar en un modo de entrada o salida. En el modo de entrada una ope.acin de lectura trasfiere el contenido del bus l/O aI bus de datos del microprocesador. En el modo de salida, una operacin de escritura trasfiere el ontenido del bus de datos al registro de datos del puerto seleccionado. El byte recibido se aplica entonces al bus l/o. Las trasferencias de entrad o salida directas son tiles solamente si los datos valederos pueden residir en el bus I,/O por un tiempo largo, comparado con el tiempo de ejecucin de la instruccin en el microprocesador. Si los datos I,/o pueden ser valederos por un corto tiempo, la interconexin debe operar en el modo de enlace. Las lneas de enlace son usadas para controlar la trasferencia entre dos dispositivos que operan asincrnicamente entre s, es decir cuando no comparten un reloj comn. El enlace es un proceso usado comnmente y no est restringido para hacer interconexin con pastillas solamente. Dos lneas de enlace, conectadas entre un dispositivo fuente y uno de destino, controlan las trasferencias informndose entre s de la condicin de la trasferencia por medio del bus comn. El dispositivo fuente informa el destino por medio de una de las lneas de enlace cuando se tiene informacin valedera en el bus. EI dispositivo de destino responde inhabilitando la segunda lnea de enlace cuando ha sido aceptada la informacin del bus. La Fizuru

5&

DISEO ELSISTEMA EL MICROCOMPUTADOR D D

CAP. 12

12-l-1muestra dos lneas de enlace en cada puerto. una es una lnea de salida ' la otra de entrada. Es costumbrereferirsea estas lneas con smbolos. pero los smbolos adoptadosson siempre distintos en las diferentes unidadescomerciales.Debido a la variedad de smbolosusadospara designa esas lneas, se prefiere no adoptar un smbolo sobreotro sino referirs-e a las dos lneas como la lnea de enlace de salida o entrada. La lnea de enlace de entrada pondra a uno un bit en el registro de control dentro de la interconexin. Este bit ser llamado indicador,teniendoen cuenta que el registro que retiene el bit indicador (el registro de control en este caso) puede ser ledo por el microprocesador para comprobarla condicin de la trasferencia.El bit indicador se bora automticamente la interconexin en despus una operacinde lectura o escritura asociadacon el corresponde diente registrode datos. La secuencia enlace detallada para una pastilla comercial de interde conexinse especificacon el diagrama de tiempo que acompaalas especificaciones dei producto. Debido a la varied" procedmientosque se encuentranen la prctica, sera mejor explicar el rntodode enlace en tr_ minos generales, sin preferenciapor un mtodo especfico. trasferencia La con enlace dependede si el puerto est en el mod de entrada o salida de informacin. E' el modo de enlcede salida, el microprocesador escribeun byte en el registro de datos del puerto de interconexin.La interconexinhbilita la lnea de enlacede salida para informar al dispositivoexternoque un byte valederoest disponible en el bus I,/o. cundo el dispositivo externo aceptael byte del bus l/O, stehabilita la lnea de enlacede entrada. Ello pone a uno el bit indicador en el registro de control. El microprocesador lee el registroque contiene el bit indicador para determinar si la trasfeencia fue completa. si es as, el microprocesadr puedeescribir un nuevo byte al registro de datos del puerto de lnterconexin. Al escribir datos en un puerto dado se borra automticamenteel bit indicador asociado con la trasferencia de salida. El procesopuede repetirsepara dar salida al siguiente byte. En el modo de enlacede.entrada,el dispositivoexterno colocaun byte en el bus r/o y habilita la lnea de enlace e la entrada de interconexin. La interconexintrasfiere el byte a su registro de datos y pone a uno un bit indicador en el registro de control. El- microprocesadr el registro lee que contiene el bit indicador para determinar si ie requiereuna trasferen_ cia de entrada. Si se pone a uno el bit indicador, el ,rri".opro.".ador lee el byte del registro de datos del puerto y borra el bit indicador. La interconexin informa entoncesal dispositivo conectadoal bus r/o a travs de la lnea de enlace de salida, que el nuevo byte puedeser acptado. una vez que el dispositivo de salida ha sido informdo u q,r" la intrconexinest lista, puede iniciar la trasferenciadel siguientelyte nauititando de nuevo el enlacede entrada. En el mtodo de enlace anteriormente descrito, el microprocesador dgpe ]eei peridicamenteel registro de control para comprobai Ia condicin del bit indicador. si hay un nmero de puertsconectdos microproal cesador,sera necesariohacerlesun muestroen sucesinpara determinar aquellos que requierenuna trasferencia.Esta es una op"r*"ir, que consu-

sEc. 12-7

INTERCONEXION ENTRADA-SALIDA DE

565

me tiempo-y que puede ser evitada si se inicia la interconexinpara que opere en el modo de interrupcin. La salida de interrupcin mosirada en la Figura 12-14se usa.entoncespara solicitar una interiupcin del microprocesador.La mayora de unidades comercialespresentur .r.ru lnea de interrupcin separada.para cada puerto en la interconexin. cada vez que se pone a uno un indicador en el puerto, la peticin de inteconexinque peqtenece puerto se habilita automticamentepara informar al al micro_ programador que se va a inicia la trasferencia.El microprocesador responde a la seal de interrupcin _delpuerto que solicit la accin y trasiiere el byte de datos al registrode datoJdel puerto de intercone*iOn y-uiceversa. I n t e r c o n e x i n e c o m u n i c a c i ne n s e r i e d un dispositivo I,,'o puedetrasferir la informacin binaria en paralelo o en serie. En la trasmisin en paralelo, cada bit de informacin usa una lnea separadade manera que los n bits de un tem pueden ser trasmitidos simultneamente. Por ejemplo, un dispositivo perrico paralelo puede trasmitir una palabra de 16 bits, todos al tiempo, a trav de dos iuses de g bits de la interconexinperifrica. parallo. En la trasmisin en serie, en los bits de una palabra son trasmitido en secuencia, bit a bit a travs d una sola lnea. La trasmisin en paralelo es ms rpida pero requieremuchas lneas. Esta se usa para diitancias cortas y donde la veiocidad es importante. La trasmisin en serie es lenta pero menoscostosa que solaya mente requiere una sola lnea. La informacin binaria trasmitida desde terminales remotosa travs de cables telefnicosu otro medio de comunicacin e9 d-eltipo serie porque sera muy costososuscribir o renrar un gran nmerode lneas.Ejemplosde terminals de comunicacin son los teletfros, los terminales de cirr v los disposiiitor a" cmputo ,L-ot". La informacin binaria en ierie trasmitida a un terminal consistede caracteres de cdigos binarios. Los caracteres pueden representar informacin alfanumricao caracteres control. Los caracteres'alfanumricos de son trasmitidos como un te-xto e incluyen las letras del alfabeto, los dgitos decimales y un nmero dc smbolos grficos tales como el punto, et ris y ta 'de coma. Los caracteresde control se usan para la distribucin la impre_ sin o para especificar formato der mensajetrasmitido. El nmerode bits el asigrradosa cada cdigo de caracteres puee estar entre cinco y ocho dependiendodel terminal. El diagrama de bloque de una interconexinde comunicacinen serie se muestra en la Figura 72-15.Este funciona como un trasmisor o como receptor y puede ser programado para operar er una variedad de modos de trasmisin. La interconexinse inicia para un modo de trasferenciaen serie particulq por medio-deun byte de control, el cual se cargaa su registro de control. El registro de trasmisin acepta un byte de datoJ del micprocesador a travs del bus de datos. Este byte se trasfiere a un registr de des.pl_azamiento para una trasmisin en .eiie. La parte de recepciIn recibe la.informacin de seie en otro registro de desplazmiento cuando se acuy mula un byte de dat-oscompleto, ste se traifiere al registro receptor. EI *para microprocesador puede seleccionar el registro receptor leer el byte

Registro de d e s p l a z amlento

Trasmisin

Registro de control

RD
l1/R

Selector de pastilla y control de lectura e sc r l t u r a

Puesta a cero

Registro seleccionado Ninguno Registrotrasmisor Registrode controi Registro receptor Registrode condicin

Figura 12-15 Diagrama de bloque tipico de una interconexin de en comunicacin serie

por medio del bus de datos. Los bits del registro de condicin se usan para poner a uno los indicadores de entrada y salida y para detectar ciertos errores que pueden ocurrir durante la trasmisin. El microprocesador puede leer ei registro de condicin para constatar el estado de los bits indicadores y para determinar si cualquier error puede ocurrir. Las lneas de seleccin de pastilla y de lectura,/escritura' se comunican con el microprocesador. El terminal de entrada de seleccin de pastilla (CS) se usa para seleccionarla interconexin. El selector de registro (,RS) se asocia con los controles RD y WIi. Dos registros aceptan informacin durante una operacin de escritura y los otros dos suministran informacin durante Ia operacin de lectura. El registro seleccionado es entonces una funcin de la condicin de RD y WR como se muestra en la tabla que acompaa el diagrama. El trasmisor y receptor tiene una entrada de reloj para sincronizar la razn de los bits al cual se trasfiere la informacin en serie. La lnea de datos de trasmisin se conecta a un receptor remoto y Ia lnea de datos recibidos vienen de un trasmisor remoto. Si el reloj est conectado al terminal remoto, se dice que la trasmisign es sincrnico. Si el reloj no est compartido con el terminal remoto se dice que la trasmisin es asncrnica. 566

SEC. 12-7

INTERCONEXION ENTRADA-SALIDA DE

567

receptor reconocetodos los teres de sincronismo como una carac_ condicin p"." .i""r"llr"u lnea y pasa a un estado ratente sincrnico. E;;;; eitado, tu. o. .r'idades mantie_ nen sincronismomientras no se est co-rr.ri"undo ningn mensaje. El procedimientonormar antes descrito indica que el trasmisor interconexin de comunicaci. en una .i""r"lca se ha diseadopara racteesde sincronismo-al enviar catru.-irin y tam|in cuando hay caracteres no "o,'i""ro-J"'lu disoonibl". a"i'-j"ipii"".uor. El recepr,or una interco_ en nexin de comunicacin sincrnica'Je"be. en caracteresy debe poder identificar demarcarocho bits consecutivos cierto* como et caracrer de sincronir;;. tales "Ji'"""u.u"r"r"s ;;;do el recepi;-.;";;";"" ros caacre_

""*rrJo'J cleuna sealde ruido en ra lnea. sln trur-i.or est inactivo no tiene y ".uu.go, steenvauna cadena tinua de caracteresde sincroni.-o. 'El. enviar, T:*l_;;l;;j;;g con_

arac. i;o.li,l l:t o ri" ir .;il."rc ter .i,,..o ::i:::.i,Ti"il':l ff.li,:T; "

a enviar.u.u"t.l". de 8 bits ste enva varios caracteres enva el mensajeactual. La ca_ -sincrnics dena continua inicial a" ii.'"""prau oo. er receptores analizadapor el caracter sincrnico. E_notras putb.u., compruebalos ltimos.ocho bits .con ggda o,rr"o J" reloi, el recptor ,""iia*. si ?.tir^" ll.,"uurdu., bits del caracter .::1":::i-.i";""d;l con los acepra un bit ms, rechazael anterior de mavor orden .o-prrr"bu bit v d. ;;;;; i. irr-T- ocho bits bidos por un cracter a. i".i"ir]ill reci_ p.ro se repite a".pro. de cada pulso de reloj v bir recibid".il;;";;;.;;;""",c.a urr caracter de sincronismo. una vez que se hava detect"a?, rr sincronismo, receptor el br demarcado caracter.o" ha_ "rracter,de un uqui-un adelanteer receptor cuenta cada ocho. bits y los aceptaco_mo .oio un Comnm"rrl"r receptor pruba dos caracteresde com_ "u*"t"r. sincronismo

t*..i.". ? iir:;lT::nilf,";..illf",i; cdigo Ascrr de 7 bits se-il;iTti b'd;-;;;;;;;";, en ra posicin mssignificativa, "t "".u.t.r*.i;;;;." uri;";a; ;;";';i'cdigo de 8 birs 00010110. cuando el t.asmiso;;;;i;;"" -ilr"*"

tede sincro"i,u"loel enrre

un caracter d,econtroL d,ecomuni_ caci n, I lamadocaractera", n r rli il, ;:'.; ;":Ll':::"":. ::

siguiente cu.a"te.. i;.{{;.r" r.f ilj caracteres estn L:.*n:.ff, serie, depende ,i A" aet.asfe.el_ ciaessincrnico o::fi;1;ill"en "t--oao En
la trasmisin en serie sincnica,

En el modo serial sincrnicode trasmisiner trasmisorremotoy local .y el receptorcompa.rten reloj el Los bits.""^"""i"a"s desdeel tras_ misor a intervalo iff{: "o-,in. g," ,1"-_r" "turlir";';;;;i rirmo de los pur_ sos de reloj' como er receptor. comparte r1 ryloj "o-ir., con el trasmisor, ste acepta los bits al mismo ritmo ier ."i"j. E;'l;i.]-,.i0" asincrnica. las dos partes no un .comparten reloj comn. Los pulsos de reloj del trasmisor de interconexin t.a.t t"""pio.-on que especificara rata de trasfeiencia alimentadi;^;i ,;-" del reloj iocal del t..irri" remoto al cual est conectadala i"tu.""l."l?". "_rrni.u"in un probremacomn asociado u.ru trasmisin en serie trata crela demarcacinde caracteresen una"o.r cade'a ;";t-";;""'fir.. El trasmisor y receptor pueden.estarprogramados lara reconocerel nmeo de bits en cada caracte en el t".*i"uit.-olJ]p".o'urrece all el problema de detectar el primer bit en .cadacaract"t-" manera que una cuenta pueda comen_

5 6 8 D I s E oD E LS I S T E M A E LM I c R o c o M P U T A D o R D

cAP.12

res de sincronismo,se usan stospara mantenerel sincronismocon el trasmisor, pero los caracteresde sincronismono se envan al microprocesador. El procedimientonormal para demarcar caracteresdurantJ la trasmisin asincrnicaes enviar al menos dos bits adicionalescon cada caracter. Estos bits adicionalesson llamadosbits de parada y d.ecomienzo.por ejemplo, una unidad de teletipo usa un cdigo de caratter de g bits pero enva 11 bits por cada caracte trasmitido. El primer bit es el bit de iomienzo. Este est seguidopor los 8 bits del caracter y luegopor los dos bits de parada. La convencinen este terminl es que petmattee el estado1 cuanen do no se trasmiten caracteres. primer bit s siempre0 y representa bit El el de comienzopara indicar el principio de un caractei. El ieceptor puededetectar el bit de comienzocuando la lnea va de 1 a 0. un reloj en ei receptor conocela raz6n de trasferenciay el nmero de bits del caracter que se esperan. Despusde que se reciban los 8 bits de caracteres, receptorcomel prueba los dos bits que estn siempreen el estado1. La longitud de tiempo que la lnea permaneceen el estado de 1 (parada)dependede la cantidd de tiempo requeridopara que el terminal seiesincronie.un teletipo requiere dos bits de parada. otros terminales usan justamente un bit e paiada y algunos uno y medio tiempo de bit para el perodode parada. L lnea permaneceen el estado t hasta que se trasmita otro carcter. La Figura 12-16muestra los 11 bits del caracter tpico del teletipo. Despusde que los dos bits de parada han sido trasmitidos, la lnea pnedeir a , indicando

Bit de ' + 8 b i t s d e i n f o m a c i nr+ v r r u q L r u r r r r comlenzo Figura 12-16

o L:.^ + ,"'uo, de parada

Tasmisin asincrnica en serie de un caracter

un bit de parada para un nuevo caracter. La lnea permanecer el estaen do 1 si no sigue otro caracter inmediatamente. El procedimientonormal antes descrito indica que el trasmisor en una interconexin de comunicacin asincrnica agregaios bits de comienzoy parada antes de la trasmisin en serie. El reCep[or debe reconocerlos bits de comienzo y parada para demarcar el caractr. El receptor puede aislar los bits de informacin para trasferir al microprocesador. Los procedimientos de demarcacin normalizados son incorporadoscon una interconexinde comunicacinen serie.La interconexind comunicacin en serie puede ser solamenteasincrnica,slo sincrnica o ambas cosas.

C o m p o n e n t e sd e i n t e r c o n e x i n n i c o s Adems de los-componentes interconexin que trasfieren informacin en de paralelo o en serie, se puede encontrar en uso comercial otras pastillas de

sEC. 12-8

ACCESO TRECTOE MEMORTA D D 569

interconexinque-son dedicadas a ra aplicacin de interconexinparticu_ lar. Atsunas de ellas r" li;;;;;olltj,,uacin, Controlador de disco floppy Interconexindel tablero y el teclado Controlador de prioridad de interupcin Temporizadorde intervalo Interconexinperifrica universal El controladorde discoflo-ppyes una -pastilra de interconexindiseada para controlar un peque_o a'isp"sitiuo " en disco mas_ ntico llamado discofioppy. ili;;;;;;nexin "r*"r*-i"r,to de rableroy tecladoes adecu_ da para hacer un arriib"e r""-r"riri, "-r"l.rrpt".J."our" detectar un accionamiento v para accionar ;;1.*" ";;;;;;i;;iii nr-rica o arfa_ numrica. El controlador de prioriua "" d";;;;;"]ri'i".irita el manejo intglpcin para establecer prioridad; !e.-la t;il;r,iir", un vector de rnterrupcin para el. microprocesado. u" ;;r;;;il; intervalo es un contador programable que pued" rli pr"purado para contar un intervalo

v,paral"tuiru-pit-ir 9r9*.:11*rycuenta preestablecida. ,,,i".opro."r"or-"u"ndo er conrador arcanzauna

una interconexirperifric-a ;niversal es un componenteLSI que ac_ ta como un procesador'r/o...1'"1 .irr;;p];;. su propiopro_ cesador,la lgica de control, R4M ; nOU se parecea una pastilla microprocesadora. n:ncio' v L ;";;.sos su es manipurar ras operaciones de los dispositivos,I7o JiJ; que ver con los procedimientos de "" "r,

a I

;:f:,t""; ll,f,f,,::**a

es supervisadopor er program? que se-ejecuta;; ;1";;"procesador. En esencia,sta es .r.ta configuracinde Jo, p.o""r"dores con el sistema cpu y el dispositivo de interco"nexii" esclavooperandoen pararelo. ""iuJr.ur 1 2 - 8 A C C E S OD I R E C T O DE MEMORIA

vopaic r"*. i:,ii,:l :': r:H"" s rt u " lJ::l.#: "'I;,* 3Hi,1,1: sl.,y_:*
I

almacenad;;t" parte RoM ai lu i'tur"..,.ii. de

i
I

La trasferenciade datos. .entre un dispositivo de almacenamientomasivo, tal como el disco magnticoo cinta mlgntica y el sistema de memoria se limita a menudo -. -ru u"to"i"J "r"mic.op.ocesador. Desconectando er procesadordurante tal que er dispositivo perifrico _trasferencia maneje la trasferenciadirectame"tl-deando memoria mejorarara velocidad de la trasferenciay se i.ara el ;il"-";s eficiente. Esta tcnica de trasferencia se llama DM (accesodi.;;;'" memoria). Durante la trasferen_ cia DMA el procesador estar i;;;;; i" -".,"." que no tenga contror del bus del sistema. un controlador DMA "iara acciona io.' uu."". manear la trasferenciadirecramenteenrre.el dispositi"; lu *.rnori". ;;;:;;'| El microprocesador puede hacei que quede se inactivo de muchas maneras. El mtodo ms comn tr"iiitui lo. br;r;;i;;;. una seai de ".

lt

570

D I S E OD E L S I S T E M AD E L M I C R O C O M P U T A D O R

CAP. 12

control especial. La Figura 12-17 muestra clos seales de control usadas para la trasferencia DMA. EI terminal de entrada de requiscin de bus (Br? ) en el estado 1, es una peticin al microprocesador para habilitar sus buses. El microprocesador termina la ejecucin de su instruccin presente ' luego coloca sus buses, incluyendo la lnea RD (lectura) y WR (escritura) en un estado de alta impedancia. Cuando esto se hace, el procesador coloca la salida de bus garantizado (BG) en el estado 1. Durante el tiempo en que BG : I el microprocesador estar inactivo y su bus inhabilitado. El procesador regresa a su operacin normal despus de que la lnea BR regrese a 0 haciendo regresar su lnea BG a 0 e inhabilitando los buses. La lnea de requisicin de buses se denomina algunas veces comando de retencin y la garanta de bus como un reconocimiento de retencin (hold acknowledge). Tan pronto como BG: 1, el controlador DMA puede tomar el control del sistema de buses para comunicarse directamente con la memoria. La trasferencia puede hacerse para todo un bloque de palabras de memoria, suspendiendo la operacin del procesador hasta que sea trasferido todo t'{ bloque. La trasferencia puede hacerse palabra a palabra entre ejecuciones de instrucciones del microprocesador. Tal trasferencia se llama toma de ciclo (cycle stealing). El procesador solamente demora su operacin por un ciclo de memoria para permitir la trasferencia I/O directa de memoria para tomarse un ciclo de memoria.

Microprocesador

Requisicin de bus
Garanta de bus

AB US DB US RD I4JR
Alta impedancia (inhabilitado) siBG: I

Figura

12-17

Seales de control para la tasferencia DMA

El controlador DMA necesita los circuitos usuales de una interconexin para comunicarsecon el microprocesador. Adems necesitaun registro de direcciones,un registro contador de bytes y un grupo de lneas de direcciones.El registro y lneas de direccionesse usan para comunicacin directa con el sistema RAM. El registro contador de palabrasespecifica el nmero de palabras que van a ser trasferidas.La trasferenciade datos se hace comnmenteen forma directa entre el dispositivo perifrico y la memoria bajo control del DMA. La Figura 12-18muestra el diagramade bloque de un controladorDMA tpico. La unidad comunica con el microprocesador va el bus de datos y Ineasde control. Los registrosen el DMA son seleccionados para el microprocesador por medio de unas lneas de direcciones,habilitando CS (seleccin de pastilla) y RS (seleccin registro).Las lneasRD y WR en el de DMA son bidireccionales. CuandoBG :0, el microprocesador comunica se con el registro DMA a travs de la barra de datos para leer o escribir en los

Bus de ciireccirin

Separadores del bus de dieccin

Registro de direccin

WR BR BG
Puesta a cero lnterrupcin Lgica de controi

Registro de cuenta de bytes

Registrode control
Requisicin DMA Reconocimiento DMA Lectura z"escitura

Figura

l2-18

Diagrama de bloque del controlado DMA

registros DMA. cuando BG : l, el DMA puede comunicarse directamente con la memoria especificando una direccin en el bus de direcciones y activando su control RD o wR. El DMA se comunica con un dispositivo perifrico externo y a travs de las l'eas de requisicin y reconocimiento. El controlador del DMA incluye tres iegistros: un registro de direccin, un registro contador de bytes y un registro de control. El registro de direcciones contiene 16 bits que especifican ra posicin deseada n la memoria. Los bits de la direccin pasan a travs cle un separador de buses y van a parar al bus de direcciones,. El registro de direcciorres ,e incrementa despus de cada trasferencia de byte DMA" El registro ctxrtador cle bytes ut-'a""ra el .nmero de bytes que se van a trasfrir. Este registro se decrementa despus de la trasferencia de cada byte y se compruebn internamente los ceros. El regist,ro de control especifica el mcdo de trasferencia, bien sea hacia la memoria (escritura) o hacia afera cle ella (lectura). Todos los registros en el DMA actan para el microprocesador como una interconexin Iz'o' As, el procesador puede leer o escribir en ios registros DMA bajo el programa de control, va el bus de datos. E i D M A s e i n i c i a p r i r n e r o p o r e l m i c r o p r o c e s a d o r .D e s p u s d e e l l o e l DM-A -comienza y contina la trasferencia de datos entre la memoria y la unidad perifrica hasta que se trasfiera un bloque completo. El proces de inicio es esencialmente un programa que consiste ds instruccio.es I,..(J r t r u ei n c l u y e n l a d i r e c c i o n D M A r a r a s e l e c c i o n a r l < l sr e g i s t r o s p a r t i c u i a r e s .
571

572

D I S E OD E t S T S T E M A E L M I C R O C O M P U T A D O R D

CAP. 12

El microprocesador inicia el DMA enviando la siguienteinformacin a travs del bus de datos: 1. La direccin de comienzodel bloque de memoria dondelos datos estn disponibles(para lectura) o donde los datos estn almacenados (para escritura). 2. La cuenta de byte, la cual es el nmerode bytes en er bloque de memoria. 3. Los bits de control para especificaruna trasferenciade lectura o escritura. 4. Un bit de control para iniciar el DMA. La direccin de comienzose almacena en el registro de direccionesDMA. La cuenta de byte, se almacena en el registro e cuenta de bytes DMA y los bits de control son almacenados el registrode control dei DMA. un; en vez qre se inicie el DMA, el microprocesador detiene la comunicacincon el DMA a.no ser que reciba una seal de interrupcin o si ste quiere comprobar cuntos bytes han sido trasferidos. La posicin del controlador DMA entre otros componentes un sisen tema de microcomputador ilustra en la Figura 12-1g.El microprocesador se se comunica con el controladorDMA por medio del bus de datos y direcciones como con la unidad de interconexin.El DMA tiene sus propia, direcciones las cuales activan las lneas CS y BS. El microproce.udo,inicia el DMA medianteel bus de datos.IJna vez que el DMA r""lb" el bit de control para iniciar, puede comenzar la trasf'erencia entre el dispositivo perifrico y el sistemaRAM. el . Quald_o dispositivoperifricoenva una requisicinal DMA, el controlador DMA activa su lnea BR para informar ai procesador liberacin la del bus de buses.El microprocesador responde con .u lnea BG informando al DMA que sus busesestn inhabilitados.El DMA colocaentoncesel valor corriente de su registro de direccionesen el bus de direcciones,inicia la seal BD o wR y enva un reconocimiento DMA al dispositivoperifrico. El dispositivo perifrico coloca entoncesun byte en el bus de datos (para escritura) o recibe un byte del bus de datos (para lectura). As, el DMA controla la operacinde lectura y escritura y *u-ini.tra la direccin para ia memoria. La unidad perifrica puede comunicarse entoncescon el !AN{ por medio del bus de datos para l trasferenciadirecta entre dos unidadesmie.tras que el procesador inhabilita normalmente. se Para cada byte que se trasfiere el DMA incrementa su registro de direcciones decrementa registrode cuenta de byte. si el regisiro de cueny su ta de byte no llega a cero, el DMA compruebala lnea de rquisicinque viene del perifrico. Para un perifrico de alta velocidad, esta lnea ser activada una vez se haya completadola trasferenciaprevia. se inicia entonc-es una segundatrasferencia el procesocontin hasta que se haya -y trasferidotodo el bloque. si la velocidaddel perifrico -"rror, la lnea e requisicin DMA puede presentarse poco tarde. En este caso, el DMA ". un remueve la lnea de requisicin de bus e manera que el microprocesador pueda continuar la eiecucin del programa. cuando el perifrico requiere una trasferencia,ei DMA solicita los busesde nuevo.

Interrupcin BG BR D

Microprocesador

WR

Direcciones Datos Control de lectura

RD

llR

Diecciones Datos

Control de escritura

Bus de direcciones

RD CS RS
BR

WR

Direc- Datos ciones Requisicin DMA

Controlado DMA Lectua ,/escritura

Dispositivo perifrico

BG

I
l
t
I

Figura 12-19

Trasferencia DMA en un sistema de microcomputador

t ry
, ;

si el registro contador de bytes llega a cero, el DMA detiene cualquier trasferenciaposterior y remueve la requisicin de bus. Este informa tambin al microprocesador la determinacinpor medio de una requisicin de de interrupcin. cuando el microprocesador responde a la inteirupcin DMA, lee el contenido del registro de cuenta de byte. El valor de cero de este registro indica que todos los bytes fueron trasferidos sucesivamente. El microprocesadorpuede leer este registro en cualquier otro momento y comprobarel nmeo de bytes ya trasferidos.
a7?

574

D I S E oD E L S I S T E M A E L M I c R o c o M F U T A D o R D

CAP, 12

L-n controlador DIVIA puede tener ms de un canal. En este caso. cada canal trene un par de seales de contror de requisicin/reconair"i;;;; L)\lA,r se conectan a dispositivos perifricos seprado*.au canal tiene rarn'r.ien su registro de direccin propio y registr de cuenta de byte dentro cier D\1A. una prioridad entre los cnalLs puede ser establecida e manera que los canales con mayor prioridad sean sevidos antes que los canares .i',n menor prioridad. La trasferencia I)IVIA es muy til en muchas aplicaciones clel sistema ire mlcrocomputador. Esta se usa para una trasferencia rpida de informa_ r i L ) n e n i r e l o s d i s c o s f l o p p y o l o s c a s s e t t e sd e c i n t a m a g n e i i c a y el sistema RAM' Es til adems para comunicacin con los sisterias teminales interactivos, que tienerr pantallas cRT o con pantallas de televisin usadas para juegos de video. Tpicamente una imagen de lo -renovada mostrado en la pantal se retiene en una memoria que puede ser bajo el control d'el procesador. El contenido de la puede ser trasfeiiclo a la pantal peri-memoria dicamente por medio de la trasferecia DMA. _ una aplicacin potencial para el DMA, es en un sistema rnultiprocesador que forma una red de dos o ms procesadores. La comunicacin entre procesadores puede mantenerse con una memoria compartida qrra prr"" ser accesada por todos los procesadores.El DMA ., ,r., -todo conveniente para trasferir informacin entre la memoria comn y los diferentes procesadores de la red.

REFE ENCIAS R i' Peatman,J- 8., Microcomputer-Based Design. Nueva york: McGraw-Hill Book C o . ,1 9 7 7 . 2. Klingman, 8.K., Microprocessor sysems Design.Englewood cliffs, N.J.: prent i c e - H a l l .I n c . . 1 9 7 ? . 3. Hillburn, J. L. y P. N. Julich, Microcomputers/Microprocessors: Hard.wore, software,and Applications.Englewood cliffs, N.J.: prentice-Hall. Inc.. 19?6. 4. soucek, 8., Microprocessors and Mcracomputers.Nueva york: John wiley. c Sons,1976. 5. osborn, A., An Introduction to Microcomputers, volume I: Basic concepts.pyrkeley, Calif.: Adam Osbornand Associats, 19?6. i. osborn, A., An Introducton to Microcomputersvolume 2: some Rear products. Berkeley,Calif.: Adam Osbornand Associates, lg1?. 7. McGlynn, D. R., Microprocessors Technorogy, Architecture and, Apprcation-,. Nueva York: John Wiley & Sons,Inc., 1926. 8. Intel 3()80Microcomputer sysferns IJser'sManuol. santa clara, calif.: Intel Corp., 1975. 9 . wakerly, J. F., "Microprocessor Input/output Achitecture',. computer, yol. , 1 0 ,N o . 2 ( f e b r e r o1 9 ? ? )p g s . 2 6 - 3 3 . , 1 0 . cosley, J.y s.vasa, "Block rransfer with DMA AugmentsMicroprocessor Efficiency". ComputerDesign,Vol. 16, No. I (enero, tgiil, pgs. St_Ab.

PROBLEMAS papel presta cada l2-1. cul es la diferenciaentre una RAM y una ROM? Qu microcomputador? ,tttu an un sistema bidirecl2-2. Porqu es el bus de datos en ia mayora de los microprocesadores es que el bus de direcciones unidireccional? cional mientras 4, 8 i6 bits. Qu se 12-3. Los microprocesadores catalogantpicamentecomo de significa el nmero de bits? tiene 16 lneasy su bus de rJireccio12-4. un bus de datos de un microprocesador que puede nes contiene fZ lneas.Cul es la mxima capacidadde memoria al microprocesador? cuntos byles se pueden almacenal en ser conectada la memoria? y cul 12-5. cul es la diferenciaentre un microprocesadcrun microcomputador? pastilla y de es la diferenciaentre un microcomputador una sola pastilla una esadora? mic roproc LSI de 8 bits (memoriao interconexin)con termiconsidereun componente 12-6. de buses nales de datos entrada y salida separadosy ningn separador I;sando .rrro. ."p".udores extrnos de tiestado, muestre cmo los interno. a debenser conectados un bus terminalesde entrada v ti" del componente bidireccional. de datos el cual est comde 12-?. Un microprocesador 16 bits tiene un solo bus de 16 bits, para trasferir una direccin de 16 bits o una palabra de datos de 16 partido debe estar tit.. n"ptlqrr" po. qu un retenedor de direccin externa o registro y las entradas de direccionesde la memoria' Formuentre el microprocesador entre el mile un conjuntoposiblede sealesde control para la comunicacin Haga una lista de la secuenciade trasferencias ..opro...do. y' lu *u,',oria. put" uttu lectura o escritura de memoria' c (arras12-8. Qu contendrnel registro acumuladorA y los bits d condicin de despus cada u'a de las siz tre), s (sig:no), (""roi y v (sobrecapacidad) (?2)ro' l guientesinstrucciones? valor inicial del registroA en cada casoes que todts los bits de condicin se af'ectan despusde una operacin L,r-u a r i t m t i c ao l g i c a ' ( a ) S U M A R e l o r e r a n d i n m e d i a t o( C 6 ) , 0 ' o i ( b ) S U M A R e l o p e r a n d on m e d i a t o( 1 E ) ' o ' (c) Aplicar una funcin AND al operandoinmediato (8D)'n' (d) Aplique una funcin OR-exclusivadel acumuladora s mismo' de la se12-9. Especifique el nmero de bytes en cada instruccin y haga la lista que ejecuta las siguientes instrucciones cuncia de trasferencia def registro de la Tabla 12-2. (a) STA ADl6 AlmacenarA directamente M \ A D I 6 l < - A A<-A+MfFGl (b) ADD FG Sumar con un registro indirectamente A+-A-B (c) SUB B SustraerB de A A+-A*l (d) rNR A IncrementarA *AI)16i ( s (e) JC ADl6 B i f u r c a c i n i h a y a r r a s t r e S i ( C : 1 ) e n t o n c e sP C Repasela lista de instnrccionesde la Tabla 12-2e indique si las instruccrc' 12,10. nes ocupan uno, dos o tres bYtes' 575

5 7 6 o I S E oD E LS I S T E M A E LM I c R o c o M P U T A D o R D

cAP.12

12-11. primera instruccin listada en Ia Tabla L2-2es una instruccin La de movimiento que trasfiere el contenido de B a A. cuntas instruccionesequiva_ lentes hay para trasferir el contenidodel regiJtroRl a R2 dondeRt o.R2 es uno de los registros_ B, C, D, E, F o G? El registro fuente puede ser el misA, mo que el registro de destino. 12-12.La Tabla 12-1 lista tres instrucciones de sumar a A con diferentes modos de direccionamiento. Expanda la tabla para que sta incluya ios siguientes mo_ dos de direccionamiento: (a) Direccionamiento pgina cero. de (b) Direccionamiento relativo. (c) Direccionamiento indexado. Haga la secuencia de las operacionesnecesariaspara procesar cada instruccin. I2-13.ql cdigode operacin una instruccin se almacenaen el lugar de de memoria (7128)r6'El siguientebyte de memoria contiene (FB),0. Dnde debe estar almacenado operando la memoriasi la instruccin'iieie el modosiguienel en te de direccionamiento? (a) Direccionamiento pgina cero. de (b) Direccionamiento pgina presente. de (c) Direccionamiento relativo. 12-14.Haga una lista de trasl'erenciasde memoria necesarias para procesaruna instruccin en modo de direccionamiento indirecto cuando la instruccin es un tipo de control (por ejemplo,salto incondicional). cuntos ciclos de memo_ ria son necesarios? 1l-ii. gunos microprocesadores vienen con una pila registro interno (capacidad \\nr\lrilr\ er\tru e \e past\\\a e\ mrcroproc*"do..btros conrienen un registro indicador de pila con acceso la memoriapara la pila. Discuta las ventaa jas y desventajasde cada configuracin. 12-16. usted est familiarizado con una calculadoraelectrnicaque usa una pila Si para evaluar expresionesaritmticas, explique cmo opera el mecanismo de la pila cuandose calcula Ia expresin X 4 + b X 6. 3 12-17' Una direccin de regresode subrutina puedeser almacenadaen un registro ndice en vez de una pila. Discuta las ventajas y desventajasde esta onfiguracin. r2-18, La parte superior de la pila contiene 5A y el siguiente byte hacia abajo de la pila es 14 (todos los nmerosestn en hexadecimal). El indicador de pila contiene 3456. Una subrutina de llamado al lugar de instruccin 67AE (trs bytes) est localizadaen la direccin de memoria 013F. Culesson Ios contenidos del PC, SP y la pila: (a) (b) (c) (d) Antes de que la instruccin de llamado sea ejecutada? Despusde que la instruccin de llamado sea ejecutada? Despusdel regresode la subrutina? Despus del segundo regreso de la instruccin de la subrutina seguida de aquella en (c)?

12-19. cmo podra darse una secuenciaa un programa que necesita dos pilas de memoria mantenidas a travs del prngrama con un microprocesador que tiene solamente un indicador de pila?

PROBLEMAS 577 12-20.Cul es Ia diferencia fundamental entre el llamado de subrutina y una requisicin de interrupcin? Es posible usar una pila de memoria comn para ambos? 12-21.Un microprocesadorresponde a una requisicin de interrupcin insertando a la pila no solamente [a direccin de regresosino tambin el contenido del regis[ro procesadorque puede ser afectado mientras se atiende la interrupcin. (a) Haga una lista de aquellos registros de Ia Figura 12-5 cuyos contenidos deben ser insertados hacia la pila. (b) Cuntos ciclos de memoria se tomaran ahora para ejecutar una requisicin de interrupcin? 12-22.Obtenga el circuito del codificador de prioridad de cuatro entradas cuya tabla de verdad se especificaen la Tabla 12-4' 12-23.Derive la tabla de verdad de un codificador de prioridad de 8 entradas. r vector (en hexadecimal)_cuando y y de Especifiquelas cuatro direcciones 12-24. la Tabla 12-4son los bits 4 y 5 del byte de menor orden. Todos los demsbits del byte son 0. El byte de mayor orden es siempre FF. lZ-25.@) iCuntas pastillas RAM de 128X8 son necesariaspara configurar una memoria con capacidad de 2.0'A bytes? (b) Cuntas lneas del bus de direcciones pueden ser usadas para accesar ' ' ).0A bygs de memoria? Cuntas de estas lneas sern comunesa todas las pastillas? (c) Cuntas lneas deben ser decodificadaspara la seleccin de pastilla? Especifique el tamao de los decodificadores. usa pastillas RAM de una capacidadde 1.024x 1. 12-26.un microprocesador (a) Cuntas pastillas son necesariasy cmo podran conectarsesus lneas de direccionespara conformar una capacidad de memoria de 1.024bytes? (b) Cuntas pastillas son necesariaspara conformar una capacidad de memoria de 16K bytes? 12-27.tJnapastilla ROM de 1.024X 8 bits tiene cuatro entradas de selecciny opera .or, .r" fuente de poder de 5 voltios. Cuntas patillas son necesariaspara una pastilla de CI? Dibuje un diagrama de bloque y asigne nombres a los terminales de entrada y salida de la ROM. 12-28.Expanda el sistema de memoria de la Figura 12-13a 4.096 bytes de RAM y .090bytes de RoM. Haga la lista del mapa de direccionesde memoria e indique qu tamao de decodificadoresson necesarios. 8 l2-zg.Vn microprocesadorusa una pastilla RAM de 25q_X y pastillas ROM de i.OZx A.tst sisie-a " -i.tofro"esador necesita 2K bytes de RAM, 4K bytes de ROM y cuatro unidades e interconexin, cada una de cuatro registroa. Se usa una configuracnl/O con mapa de memona.A los dos bits de mapara la RoM vor ore" del bus-dedireccionesse les asigna 00 para la RAM, 01 y l0 para los registros de interconexin. (a) Cuntaspastillas RAM y ROM son necesarias? (b) Dibuje un mapa de direcciones de memoria para el sistema' (c) D un rango de direccionesen hexadecimalpara la RAM, ROM y la interconein.

'J

5 7 8 D I S E OD E L S I S ' T E M A E - M I C R O C O M P U T A D O F D .

cAP.12

12-30. t,n microprocesador de 8 bits tiene un bus de direcciones de 16 bits. Las primeras 15 lneas de ia direccin son usadas para seleccionar un banco de memoria de 32K bytes. Los bits de mayor orden de la direccin se usan para seieccionar un registro que recibe el contenido del brs de datos. Explique cmo se puede usar esta configiracin para extender la capacidad de memoria del sistema a 8 bancos de 3K bytes cada una para un total de 256K bytes de memoria 12-i11, La interconexin de ia Fizura 12-14 se conecta a un tus de diecciones de un microprocesador. Ei registro de datos del puerto A es seleccionado con una direccin hexadecimal XXXC, donde las X pueden ser cualquier nmero. (a) Cmo deberan ser conectadas las lneas de direcciones al terminal de entrada (CS) de seleccin de pastiiia? (b) Cules son las direcciones hexadecimales que seleccionan los otros dos registros en la interccnexin? 12-32.Cul es la diferencia entre trasferencia directa y una trasferencia con enIace en una rnterconexin perifrica en paralelo? l2-33. Cul es la dif'erencia errtre una trasferencia en serie sincrnica y asincrnica de inforr..racirinen lneas de comunicacin de larga distancia? 12-34. Considere ia posrbilidad de conectar un nmero de microprocesadores a un grupo de buses de datos y direcciones comunes. Cmo se puede establecer una trasferencia de informacin ordenada entre los microprocesadores y la memoria comn?

Circu itos integrad os d igitaIes

. ';l;at' :l ';

:ri-i:

1 3 -1

TNTRODUCCTON

Fl circuito integrado (cI) fue introducido en la Seccin 1-9, y las diferentes familias digitales fueron discutidas en la seccin 2-g. Este captulopre_ senta los circuitos electrnicosbsicosen cada familia-iogica aigitat it v analiza su operacinelctica. se asume un conocimiento bsico de elec_ trnica. Las familias lgicas digitales de cI son consideradas aqu como: RTL Lgica de transistor y resistencia
Lgica de transistoresy diodos Lgica de inyeccin integrada Lgica de transistor y transistor Lgica de emisor acoplado Semiconductor de xido de metal

DTL
12L

TTL ECL MOS

CMOS

Semiconductorde xido de metal complementado

Los dos primeros, RTL y DTL, tienen soramente significadohistrico, ya que se usan muy raramente en nuevos diseos.La RTL fue la p.ime.a familia comercialque fuera usada extensamente. incluye se aqu, porquerepresentaun punto de partida til para explicar las opercio'esbsiasde las compuertr_s digitales. Los circuitos DTi han .i" i"-pi"zados gradual_ mentepor TTL. De hecho,la TTL esuna modificaci" a" iu'"*puerta DTL. La operacinde la compuertaTTL serms fcil " despus ha_ de ber discutidola compuelta ""iu""i DTL. Las caractersticas iii;ECL d; y cMos fueron presentadas la seccin 2-g. Esas familias en tienen un gran nume_ ro de circuitos MSI y LSI. I'L y MoS se usan principalmenre para construir funcionesLSI. El circuito bsicode cada faqi-li_a lgica digital de cles una compuerra NAND o NoR. Este circuito es el bloqu! principal de const"rr"cin dei cual
579

5N

C I R C U I T O SN T E G R A D O S I G I T A L E S I D

cAP. 13

se puedenobtener funcionesms complejas.Un retenedor,RS se construye con dos compuertasNAND o dos NoR conectadas cola a cola. un flip-flop maestro-esclavo obtiene de la interconexinde cerca de diez compuertas se basicas.un registro se obtiene de la interconexinde flip-flops y compuertas bsicas.cada familia lgica de cI tiene disponible un catlogodi los gmpos de circuitos integradosque contienen varias funcioneslgicas digitaies. Las diferenciasen las funciones lgicas disponiblesde cada familia igica, no son tan acentuadasen las funcionesque logran, como en las caactersticasespecficas la compuertabsica de la cual se ha construido de la funcin. Las compuertasNAND y NoR se definen normalmentepor las funciones de Boole que configuran en trminos de las variablesbinarias. Cuando se analizan como circuitos electrnicos,es ms convenienteinvestigar sus relacionesde entrada-salidaen trminos de dos niveles de voltaje: un nivel olto (H) y un nivel bajo (L), (ver Figura 2-10).Las variablesbinarias toman Ios valores 1 y 0. cuando se adopta la lgica positiva, se asigna el valor de I al nivel de voltaje alto y el binario 0 al nivelde voltaje bajo. Apartir de la tabla de verdad de una compuerta NAND de lgica positiva, ." d"dn"" ., comportamientoen trminos de niveles altos y bajos, como se establece en la Figura 13-1. El comportamientocorrespondiente la compuerta NoR de se estableceen la misma figura. Estas proposicionesdeben sei recordadas, )'a que se usarn durante el anlisis de todas las compuertasen este captulo. Las diferentes familias lgicas digitales son usualmente evaluadas comparandolas caractersticas la compuertabsica en cada familia. Las de caractersticas ms importantes fueron discutidas en la Seccin2-g. Estas se listan aqu como referencia.
Entradas Salidas

Compuerta NAND (a) Si cualquier entadaestbaja (L) su salidaseralta (H). (b) Si odos entradasestnaltas (H) las la salidaestar baja (L).

xy LL LH HL HH H H H L

,-l-L'
Compuerta NOR (a) Si cualquier entradaesalta (H) Ia salida esbaja (L). (b) Si ods entradasson bajas (L), las la salidaesalta (H).

Entradas Salidas xy

LL

LH HL HH

L L L

'--' v-1-/

Figura 13-l Condicionesde entrada y salida para las compuertas NAND y NOR de lgica positiva

sEc. 13-2

CARACTERISTICAS LTRANSISTOR IPOLAR 581 DE B

l. tr'an-out o capacidad de carga, especifica er nmero de cargas normales que pueden accionarse co.t ia salida de la compuertaiin menoscabo de su operacin normal. una carga normal se define como Ia corriente que fluye en la entrada de ,r.ru de la mis"o-p.rerta ma familia. 2. Di'sipacin de potencio es la-potencia consumida por una compuerta, la cual debe ser suministrada por la fuente de poder. 3. Retardo de propagacin es el tiempo de retardo de transicin promedio para que la seal se propague de la entrada a la salida, cuando las seales cambian en valor. 4. Margen de ruido es el lmite del voltaje de ruido que puede estar presente sin menoscabo de la operacin adecuada dei circuito. El transistor de juntura bipolar (BJT), es el transistor familiar de juntura npn o pnp. En contraste, el transistor de efecto de campo (FETi, se dice que es unipolar. La operacin del transistor polar depenl aer flujo de dos tipos de portadores: electrones y huecos. un iransistr unipolar depende del flujo de un tipo de portador mayoritario que pueden ser electrones (canal n) o huecos cinco familias lgicas listadas previamente, RTL, lcg1alrl._Las_primeras usan DTL, TTL, ECL e I2L, transistores ipolares. Las ltimas dos familias lgicas Mos y cMos usan un tipo de transistor unipolar llamado transistor de efecto de campo semiconductor de xido de metal, abreviado MoSFET o Mos como apstrof'e.Se comenzar describiendo las caractersticas del tansistor bipolar y las compuertas bsicas usaclas familias lgicas bipolares. Se explicar la operacin del transistor 9l^lT MOS en asocio con sus dos familias lgicas.

1 3 - 2 C A R A C T E R I S T I C DS L AE T R A N S I S T OB I P O L A R R
Esta seccin est dedicadaal repasodel transistor bipolar, como se aplica a circuitos digitales. Esta informacin se usar para t unlirir del ciicuito bsico en las cinco familias lgicas bipolares.Los transistoresbipolares puedenser del tipo g.r-"?pl o pnp.Adems, llos estn construidos nio o material de silicn semiconductor.Los transistorescI, sin "o' son hechoscon silicn y son comnmentedel tipo npn. "-Tu.go, Los datos bsicosnecesarios para el anlisis de tos circuitos digitales, pueden ser obtenidos por inspeccin de las curvas tpicas caractersticas del transistor de silicn npn de emisor comn, mostraoen la Figura ts-i. El circuito en (a) es un simple inversor con dos resistencias un transisy tor. La corriente marcada r. fluye a travs de Ia resistenciaR" y el colector del transistor. La corriente 1, fluye a travs de la resisiencia R, y la base del transistor. El emisor se conectaa tierra y su corriente Ir ! I, * Io' El suministro de voltaje est entre vrc y tieira. La entrada est en-treV, y tierra. y la salida entre V, y tierra. se asume una direccin positiva para las corrientesde la manera indicada. Esas son las direcciones las cualesfluye la corriente normalmenen

I
I

t I

il

t
It

(a) Circuito invesor

tc (mA.
l'c (' R;

0,6 0,5 u,4

0.:i It : fi,ZmA
(V) V'.r,
(b) Caracteristica rle labase de t.ransistor Figura 1l)-2

(c aracterstica colector del

del transislor

(l:rracteristir:as ciel tansistor de siiicn npn

te en un transistor npn. Las corrientes de colector y base,I" e 1, son positivas cuando fluyen ar transistor. La corriente de .I, es positrva c*ando fluye fuera del tansistor, cre la manera ;;*; "-r.o, inelica pr.rria .r" fleciia e' el terminal clel er'isor" El srnbolo v;." signid;a ia cuiaa de volta-ie dei colector al emisor y es.siempre positiva. corresp.ndientemente, \'",, es la cada de voltaje-en la ju'tu. base emisor- sta juntura se polariza directarncnte cuando vnr, *u positivo. s. p"i"ri inversamente cuando lr'r, es negatrvo. La caracterstica grfica base emisor se muestra en la Figura rB-2(b). Esta es-una grfica de v"r, versus 1,,. si el voltaje bure es menilr que 0,6 v'- se-diceque el transistor est en corte y n o f l u y e"-i.o. i e n t e d e b a corr se. c'uando la juntura base emisor est polarida ire"t"*errte con un voltaje mayor que 0,6 v, ei transistor condu u fo' ,"*;u"ru a subir m'y rpido, mie-ntras eue "u travs der J .v cambia muy poco. El voltaje i", D) transistor de conduccin raras veces xede 0,g " V. Las caractersticas grficas coiector emisr-r, conjuntamente con la linea de carga se muestran en la Figura 13-2(c).cuanclo ;, * " " o r q u e ( ) , 6v . el transistor est en corte cotr 1, : 0 y fluye una " r Aespreciable en "o."""t" 582

sEc. r 3-2

CARACTERISTICAS L TRANSISTOR IPOLAR 583 DE B

el colector. El circuito colector emisor se comporta entoncescomo un clrcuito abierto. En la regin actua, el voltaje de colector V", puede estar entre 0,8 V y V... La corriente de colector I" en esta regin puede ser calculada para ser aproximadamenteigual a l"hrr, donde h., es un parmetro del transistor llamado la gananciade correntedc. La corriente de colector mxima no dependede Iu, sino del circuito externo conectadoal colector. Esto es debido a que Vc es siempre positivo y su menor valor posible es 0 V. Por ejemplo,en el inversor mostrado,se obtiene el mximo 1,' haciendo Vrr: 0 para obtener I : Vsg/R. que 4:hrIa Se ha establecido en la regin activa. EI Ltrmetro ho" varia ampliamente sobre el rango de operacindel transistor, ;*;1sg an til de usar un valor promedio para propsitos de ari:r's-fl,rr un rango de operacintpico, hp, es alrededor de 50, pero bajo tieria:; condiciones podra bajar hasta 20. Se debe tener en cuenta que la cc"'iente de base 1, puede aumentarsea cualquier valor deseable, pero en Ia corriente de colector 1. est limitada por parmetros de circuitos externos. Cq.,mo consecuencia. puede llegar a una situacin donde herl" es mayor que se Ic. Si esta condicinexiste, se dice que el transistorest en la regin de saturacn. fu, Ia condicin para saturacin se determina a partir de la relacin:

t,>

1."

donde 1.. es Ia mxima corriente de colector que fluye durante la saturacin. l.o no es exactamente cero en Ia regin de saturacin, pero normalmente est cerca de 0,2 V. Los datos bsicos necesarios para analizar circuitos digitales de transistores bipolares son listados en la Tabla 13-1. En la regin de corte, Vo. es menor que 0,6 Y, V", se considera un circuito abierto y ambas corrientes son despreciables. En la regin activa, V'u" est cerca de 0,7 V, V(.E puede variar en un rango grande e 1. puede calcularse como funcin de .Iu. En la regin de saturacin, Vru a duras penas cambia pero Vr" cae a 0,2 V. La corriente de base debe ser lo suficientemente grande para satisfacer la desigualdad listada. Para simplificar el anlisis, se asume que Vrn, : 0 , ? V s i e l t r a n s i s t o r e s t c o n d u c i e n d o ,b i e n s e a e n l a r e g i n a c t i v a o d e saturacin.
Tabla 13-1 Parmetos tpicos de un transistor de silicn npn

Regin Corte Activa Saturacin

*Se

Vae(Y)'

vcs (Y) Circuito abierto > 0,8 0,2

Relacin corriente

< 0,6 o6-o7 0,7- 0.8

Is: lr-Q I = hpsls Ia > Ics/hFE

asume que Bo, es 0,7 V si el transistor est conduciendo en la regin acriva ,r de saturacin.

5U

C I R C U I T O SN T E G R A D O D I G I T A L E S I S

cAP. 13

El anlisis de los circuitos digitales puedetomarse usandoun procedimiento prescrito: para que cada transistor en el circuito determine si su v' es menor que 0,6 v. si es as, el transistor est en corte y el circuito colector emisor se consideraun circuito abierto. Si vr" es mayor que 0,6 V, el transistor puede estar en Ia regin activa o de sturacin. caiclese la corriente de base,asumiendoeue Vr, :0,2 V. Luego calcule el valor mximo posible de la corriente de colector 1.., asumiendoV", : 0,2 V. Estos clculos estarn en trminos de los voltajes aplicadosy los valores de las resistencias. Entonces,si la corriente de base es lo suficientemente grande para que Iu 21", /hr, se deduce que el transistor est en la regin de saturacin con v.u : o,2 v. sin embargo,si ]a coniente de basees meno y la relacin anterior no se satisface, el transisto est en la regin activa y se recalcula la corriente de colector 1" usando la ecuacin I":hrrl;. Para demostrar lo anterior con un ejemplo, considrese circuito ilel versor de la Figura 13-2(a)con los siguientesparmetros: Rc: I kQ Vcc : 5 V (voltajede suministro) H : 5V (voltajedealto nivel) L : 0,2V (voltajede bajo nivel)

Rs:22kQ h", : 50

Con el voltaje de entrada V,: L:0,2 V, se tiene que Vr, < 0,6 V y el transistor est en corte. El circuito emisor colector se comporta como un circu_ito abierto;de maneraque el voltajede salida V":5 V=Ii. el . C_on voltaje de entrada V, : H: 5 V, se deduceeue V, > 0,6 V. Asu_ miendoque Vr, :0,7 se calcula la coniente de base: ,^ -DV' - V"": !--o-7

Rs

zrd:

o'195 mA

La corrientemxima de colector,asumiendo Vc:0,2 V es: , L_ - V r r - V r r - 5 - o 2 -D Rc ffi:4'8mA Se compruebaentoncesla saturacin:

: ," 0,1e5 ,

y-se encuentra que la inecuacinse satisfaceya que 0,195> 0,096.se concluye que el transistorest saturadoy que el voltaje de salida v.:v"": 0,2 V: . As el circuito se comportacomo un inversor. El procedimientodescrito anteriormenteser usado de manera extensa durante el anlisis de los circuitos en las siguientessecciones. Esto se har por medio del anlisis cualitativo, es decir, sin escribir las ecuaciones numri-cas El -especficas. anlisis cuantitativo y los clculos especficos sern dejadoscomo ejerciciosen la seccin de pioblemas, al finai de este captulo.

E: #:

o,oe6mA

SEC. l3-3

C|RCUITOS TLy DTL R

Sgs

Hay ocasionesdonde no solamente fos tansistores,sino tambin ros diodos se usan r?:^:,^._r"_-". U" aio J;;'."";""struye "" de un iqi;;lq;. transistor con el colector conectao a l" ".", en la Figura 13-3(a)'El smbolousadoputu "o;;";;;;.a se muesta en la Fig'ra rB-3(b).El diodo se comporta esenciaiment. "i-ioao de un rransistor. La caractersticagrrfi;;--;.t*da ; il;;;;;;"'"-i'.o. ""-" e-n la Figura 1B_B(c), similar es a la caractersticade un i.""rirt".. e*pued" qu" el dio_ do est inactivo v no condu"i.;a; .;;d" ;, "o""i;i;;;;r,"", ;;i;; " l"ii"" de polarizacin directa, vr, es menor que 0,6 v. cuando er diodo conduce,ra corriente I, fluve en la direccin mostaa" r" ig"*-ildi,'] u, o"r*".,""" ceca de 0,7 V' Se debe agregar.,"" "" ti"."ncra extena para limitar la corriente en el diodo .que."o""a"., constantecomo fraccin de voltio. vu-lu. su voltaje permanecebastante

ID (mA)

(a) Tansistor adaptadopara usasecomodiodo

ID

vD(v) 2

lo-+{-o +,,

vD

{
l

(b) Smbologrficodel diodo

Figura lB-3

(c) Caactesticadel diodo

Smbolo del diodo de silicn y caractersticas

13-3

CIRCUITOS TLY DTL R Compuerta bsica RTL

El circuito brsico de.rafamiria lgicadigital RTL es la compuerta NoR mostrada en la Figura 13-4. cada se asocia con una resistenciay un transistor. Los colec.tores los transistores de """tr"restn conectados la salida. a Los niveles de voltaje para el .it""iio .o" 0,2 v para el niver bajo y de 1 a 3,6V para el nivel alto.El anlisis de la compuertaRTL es muy simprey sigueel procedimiento esbosadoen la seccin anterior. sic,ruiq,,,i". ur,.u'u-" lu compuerta RTL es alta. el correspondiente transistor se lleva a satuacin.Esto cau_ sa que la salida sea baja independientemente de la entrada de los otros transistores. si todas las entrdas estn ur;., ,2 v',^'l*i.u.r.i.tor esta_ r en corte, poreue VBE <0,6 V. Esto que la salida del circuito sea alta hasta u"lrc.." ai".raror d"i ;I"t".j" ""rrr" suminis tro vr". de Esto las condiciones esrablecidas l f-i- rB_l para la compiuerta confirma en NOR. No_ teseque el margende ruido para ra a" I"n"l'""'"Jru - o,r: 0.4 \-. "tr"u

vr, = 3,6Y

Y=(A+B+Ct'

Figura 13-4

CompuertaNOR bsica RTL

La capacidadde carga (fan-out) de la compuertaRTL est limitada al valor del voltaje de salida cuando est alto. A medidaque la salida estcargada con las entradas de otras compuertas,se consumems corriente por la carga. Esta corriente debe fluir a travs de Ia resistenciade 640 o. Un clculo simple (ver Problema 13-1) demostrarsi h" cae a 20, el voltaje de salida caera 1 V ms o menoscuando la capacidadde carga es 5. Cualquier voltaje por debajode 1 V en la salida, pudiera no accionarel siguiente transistor en saturacin como se requiere.La disipacin de potencia de Ia compuerta RTL es cerca de 12 mW y el retardo de propagacinpromedia 25 ns. C o m p u e r t a s b s i c a sD T L El circuito bsrco la familia lgica DTL es la compuertaNAND mostrada en en Ia Figura 13-5. Cada entrada'est asociadacon un diodo. Los diodos y la resistencia de 5 kQ forman una compuerta AND. El transistor sirve

5ka Pnt D)

Figura 13-5

CompuertaNAND bsica DTL

586

S E C1 3 - 3 .

C RC I ITO CI|R C UUT O S S R T T ; E gr. , Dr

como amplificadorde corientemientras que invierte la seal digitai. Los dos nivelesson 0,2 v para el nivel bajo y entre 4 y b v para er ni'ei aito. El anlisisde la compuerta DTi debeestar " a las condicio_ nes listadas en la Figurg i3-1 para la compuertaNAND. ""ri". cuarquier Si compuerta de entrada est baja, e.r 0,2 v, el corresp""Ji""t"iodo conduceIa coriente a travs de !'i. y la resistenciade 5 K o de entrada. El voltaje en el punto P es igual a1 voltaje de entrada d,e0,2v -e. u"u cadade dio_ do de 0,? V. para un total de 0, v. para que el transistor comiencea conducir, el voltaje en el punto p debe .ob."paru, r; p";;;;;l de una cada Vuo en Q1ms dos cadas los diodos Dt-y D2, fr:1,8 en V. Comoel voltaje en P se mantiene en v _0,g po. el di,odoe e.rtradaque conduce,el transistorestaren corte y el voltaje de salida estaralt, en b v. si todas ias entradasde las compuertasson altas, el transistor se lleva a la regin de saturacjg"- ELvoltaje de p es atro.u rguaf u v", ,.a, las dos cadasa travs de ros_ diodosD 1 y ti 2, 0,7x B : 2,1vl como todas las entra_ das estnaltas en s V y :2,iY,los diodose "traJu re-polarizan inver_ Y" samentey dejan de conducir. La corriente de base es iguaf a la diferencia de co-rrientes que fluyen en las dos resistenciasde 5;i; y para llevar el transistora saturacin(ver problema tt-t.'b"" es suficiente el transistor saturado,la salida caea v,., de 0.2 v, lo cual es un niver bao pa.a la compuerta. I,a disipacinde,poder de-una compuerta DTL es cercade 12 mwy el retardo de propagacin promedia 30 ns. El margen d" .rrido u. cerca de 1 V y la capacidadde cargaes tan alta y cercanaa g como seaposible. La capacidad de carga de la compuertaDTL est limitadu po, tu iriente mxima que puedefluir en el colector del tansistor saturadb (ver problema 13_B). I-a capacidadde cargade la compuertaDTL puede ser aumentadacambiando uno de los diodosen el circuifo basepor un transistor como se muesta en la Figura 13-6.rl:l transistor el se mantieneen la reginactiva cuando el transistor de salida e2 se satura. como el circuito modificado puede suplir una cantidad de corriente de base mayor "o.rr"".r""rr"ia, al tran-

\'= (AItC)'

t :
l
l

Figura

l3-6

Compuerta modificade DTL

IJ
I

5 8 8 C I R C U I T O SN T E G R A D O D I G I T A L E S I S

CAP. 13

sistor de salida. El transistor de salida puede soportar una cantidad mayor de corriente del colector antes de ir a saturacin.Parte de la corriente de colector viene de los diodos conductoresen las compuertasde carga cuando Q2 est saturado.As, un aumento de la corriente saturada perm"i-.ible de c-olector permite ser conectadacon ms carga a la salida, cual aumenta la capacidadde carga (fan_out)de la compu"erta. H L g i c a d e h i g h - t h r e s h o l-d T L Hay ocasiones cuando los circuitos digitales debenoperar en un ambiente que produce seales de ruido muy alts. para operar en tales circunstancias, hay una clase-de_ compuerta,tipo DTL, i.po"i q"e poseeun umbral alto de inmunidad al.ruido. Es,t9'tipode compuerta,e'llu*u compuerta lgica de umbral atto (high-threshold-loli"l tfff lj La compuertaHTL se muestra en lu Figr.^ s-r. comparndola con la compuerta DTL modificada_dela Figura 13-6, se nota que el suministro de voltaje se ha elevadoa 15 V y que.J.rru,rr, iodo z"nei (z) en vez de un diodo normal. El diodo Zene. iiene la caractersticade mantener un voltaje constantede G,9V cuandose polariza inversamente. Para que la salid-ade e2 conduzca,el emisor de 1 debe ilevarse a un e potencial de una cada v"" ms el voltaje fijo del zeier de 6,9 v, para un total de 7,5 V. El nivel bajo para la compuertapermane en ce 0,2 Vj pero el nivel alto es cerca de lb V. con la entraha d,eti,z v, la basede en 0,9 V y Q2 est en corte. La seal de ruido debe ser -uvoiq"" e1'st T,b v para cambiar el estado de Q2. con todas las entradas en 15 V, el transistor de salida Q2 se satura. La seal de ruido debe ser -uvo. qrr" i,b v (en ra direccin negativa) para desactivar el transistor. As, ei margen de ruido de la compuertaHTL es cerca de ?,5 v para ambosnivelesde voltaje.

/<'c = 15 v

Figura

13-7

Compueria high-threshold_logic (HTL)

,13-4

L O G I C A E I N Y E C C I OIN T E G R A D ( I ' L ) D N A

La lgica de inyeccin integrada es la farnilia lgica digital ms reciente para ser introducida comercialmente. Su principal ventaja es la densidad alta de compactacin de las compuertas que se puede lograr de una rea dada de una pastiila semiconductora. Esto permite colocar ms circuitos en una pastilla para formar una funcin digital compleja. Como consecuencia, esta familia se usa principalmente para funciones LSI. No es disponible en cpsulas SSI que contienen compuertas individuales. La compuerta bsica I2L es similar en operacin a una compuerta RTL con varias diferencias mayores: (1) La resistencia de base usda en Ia compuerta RTL se remplaza completamente en la compuerta I2L. (2t La esistencia de colector usada en la compuerta RTL se remplaza por un transistor pnp que acta como una carga para la compuerta IrL. (3) Los transistores I2L usan mltiples colectores en vez de los transistores individuales usados en RTL. El diagrama esquemtico de la compuerta bsica I2L se muestra en la Figura 13-8. Tiene un transistor npn, Q 1, con colectores mltiples para las salidas. El circuito base tiene un transistor pnp, ?1, conectado al-voltaje de suministro vuu. De la misma manera que otras familias lgicas, la compuerta lgica bsica I2L no puede ser analizada cuando est sola. se deben mostrar sus interconexiones a otras compuertas para que tenga algn sentido. La Figura 13-9 muestra la interaccin de la compuerta bsica formada por Ql y Tr con otras compuertas en la entrada y la salida. se puede ver que un colector de Q2 suministra la entrada a la compuerta bsica. El transistor 71 en la compuerta bsica acta como una carga que inyecta corriente al colector de Q2. Uno de los colectores de Ql acta como una salida de la compuerta bsica y se conecta a la base de QB. El transistor ?3, conectado a la base de Q3, acta como una carga para inyectar corriente al colector de Q 1 en la compuerta bsica. La compuerta bsica acta aqu como un inversor y su circuito equivalente se muestra en la Figura 13--g(b) El . usar colectores mltiples y un transistor pnp en vez de un resistencia de carga, resulta un mtodo ms eficiente de construccin, ya que reducen el -mi rea de la pastilla necesaria para reducir el empaque de circuitos. El
V " s: 7 , 5 Y

Salidas Entrada

I'igura

l3-8

Compuerta bsica I2L

589

I {

l'eB

73_^ ,-t
=
(b) Circuito equivalente

(a) Compuerta inversorQ 1 Figura 13-9 Conexinde otras c o m p u e r t a s a l a s e n t r a d a s y salidas de una compuertabsica I J L

(ArB)'=A'B'

( A + B ' ) '= A ' B

(a) Diagrama lgico Corriente de inyeccin

(b) Diagrama del circuito Figura l3-lo Conexiones tpicas entre compuertas I2L

590

13-5 SEC,

(TTL) 591 DE LOGICA TRANSISTOR.TRANSISTOR

a la base de una comtransistor PnP, a pesar de que se muestra conectado colector para todas las dems comcarga de puerta dada, acta ;;;; a puertasque se conectan estabase' a otras compuertasconforLa compue"" Oi.i." I2 L cuando se conecta en el diagramadel circuito ma una funcin rgil"'icin. nrto ,u demuestra qy" 9i circuito confiSrra' es mostradoen la Figuru i-fO' La funcin lgica la en la Figura 13-10(a), cual dibujada con smbolosde compuertagrfics NOR y un inversor' Esto se muestra la interconexin de o' "o"'pt"rtas qr, q2 y Q3, como se muestraen con t....o-prertas I21,, complementa se muestran tambin para la Figura i3-10(b).^;".-;;;";istores Ae sailda para forestn conectados completar e.qrr.*l-."L"l""i""tores de Q1v- Q2 por "l e. coptementada el transistorQ2' mar una funcin \Ii. L" eotrada.a junts para.formaruna segundafunde Los colectos,s Q3 v Q1 se conectan corriente de inyeccin cin NOR. La base de cada transistor ttptt."ib.-.la del y 1'2.Los emisores tran*ultipi"."1 p.."f.clot de los transistores pnp para facilitar la conssistor npn .. .on..iu'.,1 i" ur. del trnsistor truccin. (TTL) 1 3 - 5 L O G I C AD E T R A N S I S T O R - T R A N S I S T O R ligera mejora de la compuerta La compuertaoriginal bsica TTL fue una TTI' p.rgclui tt agregaronmejoras adiDTL. A medida q".-^-t"t"ofosu r"."iri" l[ica se convirti en el tipo ms cionaleshasta tal il;"";;;".ti" versiones(o series) Iiay muchas. usadopara el diseode sistemasdigitales. y cractersticasde cinco versiode compuertu, .iJuJ'C'ii- i;. nJmbres con su retardo de propaganes aparece''e,' la-Tablu t3-2, conjuntam-ente es El producto velocidad-potencia e dirlpaii" a"'potencia. ;t"; ;;". bsicas. Este es la compuertas un parmetro importnte para comparar potencia medida ."i"ro-"-propugu.in y la disipacin de un producto .f parmetroes-unacifra deseable' en picojoules(pJ). " u"to' balo pa'a este dado puede lograrsesin disiDorqueindica q.,. * retardo d. p.opugucin o pacn de potenciaexcesiva viceversa' normalizada fue Ia primera versin en la familia La compue.tulii TTL.Estacompuertabsicafueconstruidacondiferentesvaloresderesist e n c i a s p a r a p r o d u c i r c o m p u e r t a s c o n b a j a d i s i p a c i n o m s a l t agrande- a d . velocid saturada depende El retardo u p.op"?u.i"-; una familia lgica de tiempo y constantes mente de dos f"";a; ;i;mpo de almacenamiento
Tabla 13-2 VersionesTTL y sus caracterstici'

.i

r
J
jli

propagacin
Nombre Abreviatura (ns)

Disipacinde
potencia (mW)

Producto velocidadia (pJI potencla (p'J )

t t I
i

TTL TTL TTL TTL TTL

normalizada bajo poder alta velocidad SchottkY SchottkYbajo Poder

TTL LTTL HTTL STTL

l0
JJ

6
J

LSTTL *

9,5

l0 I 22 l9 2

100
JJ

r32
)I

19

5 9 2 C I R C U I T O IS T E G R A D OD I GT A L E S N S

cAP. 13

, R C . R e d u c i e n d oe i t i e m p o d e a i m a c e n a m i e n t o s e a u m e n t a e l r e t a r d o d e p r o pagacin. Reduciendo los val{-res ia resistencia en el circuito, se reducen de las c,onstanrtes de tierrqo R(' s .r -tlr\e\a e\ retards deqropaqarirr. Psr s u p u e s t o , s e s a c r i f i c a u n a c i r s . p a c : ' , ni e p o t e n c i a a l t a y a q u e l a s r e s i s t e n cias bajas requieren mas corrin:t oe .a t'uente de roder. La velocidad de ,::al al retardo de propagacin. la compuerta es inversamente prL,D_:(-: En la compuerta TTL cie bar :ercia los valores de las resistencias son mayores que en la compuena l ::::alizada para reducir la disipacin de potencia, pero se aumenta e.::-'-:.:, cie propagacin.En Ia compuerta T T L d e a l t a v e l o c i d a d , l o s v a l o r e i = . - r s r e s i s t e n c i a ss e d i s m i n u y e n p a r a reducir el retardo de propagacion. x: :. aumenta la disipacin de potenc i a . L a T T L S c h o t t k y e s I a l t i m a n e i , : a e r l a t e c n o l o g aq u e e l i m i n a e l tiempo de almacenamiento de los rra:.:.stLJres vitando que vayan a satue racin. Esta versin aumenta la ve.:c^caci de operacin sin un aumento excesivo en la disipacin de potencia La'esin TTL Schottky de baja potencia sacrifica un poco de velociciai para reducir la disipacin de potencia. Es ms o menos igual a la TTI- :r,,,:'nalizadaen retardo de propagacin, pero tiene solamente un quinr.-, ce ci:stpacin de potencia. Tiene el mejor producto de velocidad-potencia ]' comrI consecuencia, se convirti en la versin ms popular para diseos nue\',,s. Todas las versiones TTL estn disp,nib,es en paquetes SSI y en formas ms complejas como funciones \lSI I LSI. Las diferencias en las versiones TTL no estn en las funciones drgltales que ellas conforman, sino en los valores de las resistencias y el tipo de rransistores que usan su compuerta bsica. En cualquier caso-las compuertas TTL en todas las versiones vienen en tres tipos diferentes de configuraciones de salida. 1. Salida de colector abierto. 2. Salida de poste totmico. 3. Salida de tres estados (o triestado). Estos tres tipos de salidas sern considerados en asocio con la descripcin del circuito de la compuerta bsica TTL. Compuerta con salida de colector abierto La compuerta bsica TTL mostrada.en la Figura 13-11 es un circuito modificado de la compuerta DTL. Los emisores mltiples en el transistor Q1 estn conectados a las salidas. Estos emisores se comportan la mayora del tiempo como los diodos de entrada en la compuerta DTL ya que ellos forman una juntura pn con su base comn. La juntura base colector de Q 1 acta como otro diodo de juntura pn correspondiente a D 1 en la compuerta DTL (ver Figura 13-5). El transistor Q2 remplaza al segundo diodo D2, en la compuerta DTL. La salida de la compuerta TTL se toma del colector abierto de Q3. una resistencia conectada a v"" debe agregarse externamente al paquete de cI para que la salida "hale" hacia el nivel alto de voltaje, cuando Q3 est en corte; la salida acta como circuito abierto. La razn para no colocar la resistencia internamente, ser discutida posteriormente.

Figura lB-ll

CompuertaTTL de colectorabierto

Los dos niveles de voltaje de la compuertaTTL son 0,2 v para er nivel "J. bajo y de 2,4 a b V para el nivel alto. El circuito b;i;; .r'u compuerra NAND. si cualquiei entrada es baja, la correspon;;; f,r't.rra base emisor en Q1 est polarizadadirectamene.Fl.lvoltj";i;l;" de Q1 es igual al voltaje de entrada de 0,2 v ms una cada v,"n a o,l J o,g V. para que Q3 comiencea conducir, el camino desdeor ".t"-ol'a"n.onreponese al potencial de cadaen.n diodo en la juntura pn d,ebasecolectorde e1y dos cadas !;t, "1Qt v.Q.g Sx0,6: r,a V. C-o L-t;.. " en 0,9 v por la sealde entrada, la aridadel transisio. el se mantiene ,,o p.r"ae conducir y se pone en corte. El nivel de salida estar alto si una resistenciaexterna se conecta entre la salida y V"" (o un circuito abieto si no se usa la resistencia). si todas las entradasson artas,ambos y e2v eB conducen se saturan. El voltaje de basede el es igual a la cadaa" ori"ultr"". de la juntura pn de basecolecto_ms cadasV"".en dos ezv e5,;;; o menos0,Zx 3:2,r v. como todas ras saridasrorrllt . v -vJ*. or"l, v, las junturas de base emisor de^Q1estn todas polarizadasi"""iul".,te. Cuando el transistor de salida QB 19-satura (contando q"" art" ii""" un camino de corriente),el voltaje de salida ser menor que 0,2 V. Esto confirma las con_ dicionesde la operacinNAND. En el anlisis anterior, dice que la juntura de base colector de e1 -se acta comouna juntura de diodo pn. Esto es verdaderoen la condicin de estadoestable. Sin embargo,durante la transicin de corte, e1 no exhibe reaccindel tansistor resultante de una reduccin ,i-i"tu.ao de propa_ gacin. cuando todas las entradas estn "., altas v urru " las entradas se lleva a un nivel bajo, ambos ""u"ao eiv es empiezana conducir. En este momento, la juntura de corectoide e1 se polariza i.ru".rr-"rte y er emisor se polariza directamente, manera qru de transistor el^.,r -o-"ntneamente a la regin activa. La corriente de colector "l de ei"i""" de la basede Q2 y quita rpidamenteel excesode ca.ga almace.,aaen e2 durante un

; j
I

I
1

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5 9 4 . c I R C U I T o SI N T E G R A D o S I G I T A L E S D

cAP. 13

estado de saturacin previo. Esto causa una reduccin en el tipo de almacenamiento del circuito comparado con la entrada tipo DTL. El resultado es una reduccin del tiempo de desactivacin de la compuerta. La compuerta TTL de colector abierto operar sin una resistencia externa cuando se conecta a las entradas de otras compuertas TTL, aunque esto no se recomiende, debido a la inmunidad al bajo ruido que se encuenta. Sin una resistenciaexterna, la salida de la compuerta ser un circuito abierto cuando Q3 est en corte. Un circuito abierto a una entrada de una compuerta TTL se comporta como si tuviera una entrada de nivel alto (pero una pequea cantidad de ruido puede cambiar esto a un nivel bajo). cuando Q3 conduce, su colector tendr un camino de corriente entregado por la entrada de la compuerta de carga a travs de v." , ia resistencia de 4 k e y la juntura baseemisor polarizada inversamente. Las compuertas de colector abierto se usan en tres aplicaciones principales: accionamiento de una lmpara o relevo, conformacinde lgica alambrada y para Ia construccin de un sistema de base comn. una salida de colector abierto puede accionar una lmpara a travs de una resistencia Iimitada. cuando ia salida es baja, el transistor saturado e3 forma un camino para la corriente que prende la lmpara. Cuando Ia salida del transistor est inactiva, la lmpara se apaga porque no hay un camino para la corriente. si las salidas de varias cornpuertasTTL de colector abierto se conectan juntas con una sola resistencia externa, se constituye una AND lgica alambrada. ll,ecurdeseque la funcin AND de lgica positiva da un nivel alto si todas ias variables son altas, de lo contrario la funcin es baja. Con salidas de compuertas de colector abierto conectadas entre s, la salida comn es alta solamente cuando todos los transistores de salida estn en c o r t e ( o a l t o ) . S i u n t r a n s i s t o r d e s a l i d a c o n d u c e , s t e o b l i g a i a s a l i d a a u n estado bajo. La lgica alambada realizada con compuertas TTL de colector abierto, se dibuja en la Figura 13-12. La forma fsica en (a) muestra cmo deben ser conectadas las salidas a Llna resistencia comn. El smbolo grfico para tal c r n e x i n- q e e m u e s t r a e n ( b ) . L a f u n c i n A N D f b r m a d a a l c o n e c t a r l a s d o s d e n ' ; r a d a sj u r r t a s s e l l a m a f u n c i n A N D a l a m b r a d a . L a c o m p u e r t a A N D s e tir'i--uja con ineas que van desde el centro de la compuerta para distinguiri:l ile una compuerta convencional. La compuerta AND alambrada no es una c()mpuerta fsica, sino solamente un smbolo para designar la funcin obtenrda de Ia conexin que se indica. La funcin de Boole que se obtiene del circuito de la Figura 13-12es la operacin AND de las salidas de las dos compuertas NAND: Y : (AB)' .(CD)' : (AB + CD), Se prefiere Ia segunda expresin ya que muestra una operacin que se trata comnmer.rte omo una funcin AND-OR-INVERT (ver Seccin 3-7). c Las compuertas de colector abierto se conectan conjunrament,e para formar un bus comn. En cualquier momento, todas las salidas de Ia ompuerta se conectan al bus excepto una que debe mantenerse en su estado alto. La compuerta seleccionada ,ue..de elegida en su estado alto o bajo, ser

 (
D
{ a ) C o n e x i nf i s i c a ( b ) Smbolo grfico de la lgica alambrada

F i g u r a 1 3 - 1 2 A N D a l a m b r a d a d e dos cornpuertas de colector abieto (ca), \' : (AB - ('t) )'

dependiendo de si se quiere trasmitir un 1 0 al bus. Los circuitos de con_ trol deben ser usados para seleccionar la compuerta particular que acciona el bus en un momento dado. La Figura 13-13 muestra la conexin de cuatro fuentes conectadas a una lnea de bus comn. cada una de las cuato entradas acciona un inversor de colector abierto y las salidas de los inversores se conectan juntas para formar una sola lnea de bus. La figura muestra que tres de las entrad a s s o n _ 0 ,l o c u a l p r o d u c e u n 1 , o u n n i v l a l t o e n e l b u s . L a c u a r t a entrada, 1.,, puede trasmitir ahora informacin por medio de la lnea de bus comn vcc

I
:
i

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Figura 13-13 Compuertas de colector abierto que forman una Irrea de l,us r'omun 5v5

IS 5 9 6 C I R C U I T O N T E G R A D O SG I T A L E S DI

C A P .1 3

al inversor 5. Recudeseque una operacin AND se realiza con lgica alambrada. Si 4 : 1, la salida de la compuerta 4 es 0 y la operacin AND alambrada produceun 0. si 14:0, la salida de la compuerta 4 es 1y la operacin A\D alambrada produce un 1. As, si todas las dems salidas se mantienen en i -r' la compuerta seleccionada puede trasmitir su valo a travs del bus. El valor tasmitido es el complemento de 1r, pero el inversor b en el extremc, de recepcin puede invertir fcilmente ia seal de nuevo y hacer y : I. Salida tipo poste totmico La impedancia de salida de una compuerta es normalmente resistiva ms una carga capacitiva. La carga capacitiva consiste de la capacidad del transistor de salida, la capacidad de las compuertas de carga y cualquier otra capacidad perdida del alambre. cuando la salida cambia del estado bajo al alto, el transistor de salida de la compuerta va de saturacin a corte y la capacidad de carga total, C, se carga exponencialmente desde el nivel de voltaje bajo hasta el alto, con una constante de tiempo igual a RC. para la compuerta de colector abierto, -R es una resistencia externa marcada RI,. Para un valor de operacin tpico de C:15 pF y B.:4 kO, el retardo de propagacin de una compuerta TTL de colector abierto durante el tiempo de desactivacin, es 35 ns. Con un circuito de arranque actiuo que remplace la resistencia ,t. de arranque pasiuo, el retardo de propagcin se reduce a 10 ns. Esta configuracin, mostrada en la Figuru i3-14,-se llama una salida tip poste totmico porque el transistor Qa et "encima" de e3. La compuerta TTL con la salida de poste totmico es igual a ra compuerta de colector abierto, excepto por el transistor de salida Q+ y el diod D r. cuando la salida Y est en el estado bajo, Q2 y QB son llevados a saturacin como en la compuerta de colector abierio. El voltaje en el colector de Q 2 e s l ' r " ( Q 3 ) + V I E ( Q 2 ) 0 , 7+ 0 , 2 : 0 , 9 V. La salida Y: VcE(Qg)

vrr=5Y

Figura 13-14 CompuertaTTL con salida tipo poste totmico

sEc.13-5

OR L O G I C AD E T R A N S I S T O R . T R A N S I S T ( - N L

53:

:0,2 V. El transistor Q4 est en corte porque su basedebeestar a una calcondudav"" ms una cadaen un diodo 2x0,6:1,2 v, para empezar.a el colector de Q2 se conecta a la base de Q4, el voltaje de este cit. "o-o ltimo es solamente 0,9 V en vez de 1,2 V requeridosy por tanto Q4 est en corte. La razn para colocarun diodo en el circuito, es suministrar una caque Q4 est da de voltaje di un diodo en el camino de salida y asegurarse en corte con Q3 saturado. Cuando l salida cambia al estadoalto porqueuna de las entradascae al estadobajo, los transistoresQ2 v Q3 se ponen en corte.-Sin embargo,l1 baja debidoa que el voltaje a travs del salida p".*n"." momentneamnte Tan pronto como de consensador carga no puedecambiar instantneamente' -Q4 cnduce porque su base est conectadaa Vcc PoI Q2 est en corte, medio de la resistenciade 1,6 [ f. l,a corriente necesariapara cargar el el de condensador carga,causaque Q4 se sature momentneamente, voltaje de tiempo BC. Pero R en este de salida se incrementa con una constante caso es igual a 130 0, ms la resistenciade saturacin de Q4, ms la resistenciatel diodo para un total de 150 0. Este valor de R es mucho ms pequeoque la resiitencia pasiva de arranqueusada en.un circuito de coi""ior abierto. Como corr.".rrett"ia,la transicin de un nivel bajo a un nivel alto es mucho ms rpida. A medida que la carga capacitiva se acumula, el voltaje de salida aumenta y la coriiente en ? disminuye, llevando el transistor a la regin -A", .r, contraste con otros transistores,Q4 est en la regin actiu-a activa. cuando est en la condicin de estadoestable.El valor final del voltaje de salida es entonces5 V, menos una cada V" en Q4, menos la cada en el pero diodo Dlo sea,3,6v. El transistor Q3 va al corte muy rpidamente, el tiempo de transicin inicial, ambos Q3 V Qa conduceny se indurante duce un pico de corriente desde la fuente de poder. Este pico de corriente genera tido u.t el sistema de distribucin del suministro de potencia' uando el cambio de estado es frecuente, el pico de corriente transiente aumenta la necesidad de corriente de la fuente de poder y la disipacin de potencia promediodel circuito aumentaLa cnexin de lgica alambrada no se permite con circuitos de salida de poste totmico. Cuando dos circuitos de poste totmico se conectanjuntos, con la salida de una compuertaalta y la salida de la segundabaja, la cantidad excesivade corripnte exigida puede producir suficiente calor para daar los transistoresdel circuito (ver Problema 13-7).Algunas compuertas TTL son construidas para soportar la cantidad de corriente que fluye bajo esta condicin. En cualquier caso, la corriente de colector en la compulrta baja, puede ser lo suficientemente alta para desplazar al transistor y producir una salida de voltaje en la conexinalambra la regin "ti.'" da mayor que 0,8 V, lo cual no es una seal binaria vlida para la compuerta TTL. Compuerta TTL SchottkY anteriormente,una reduccinen el tiempo de almaComo se ha mencionado cenamiento resulta en una reduccin del retardo de propagacin. Esto se debe a que el tiempo necesariopara que el transistor pase a saturacin,

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DS IS 5 9 8 C I R C U I T ON T E G R A D O I G I T A L E S

C A P '1 3

retarda el cambio del transistor de la condicin de conduccin al corte. La saturacin puede ser eliminada colocando un diodo Schottky entre la base ' ei colector de cada transistor saturado en el circuito. El diodo Schottky se torma por la juntura de un metal y un semiconductor, en contraste con un diodo convencional, el cual est formado por la juntura de un material :emiconductor tipo n y tipo p. EI voltaje a travs del diodo Schottky concluctor es solamente 0,4 V, en comparacin a 0,? V en un diodo convencional. La presencia de un diodo Schottky entre Ia base y el colector, previene al transistor de ir a saturacin. El transistor resultante es llamado transistrr >thottky. EI uso del transistor Schottky en un TTL, disminuye el retardo
:srrsrr-u-ih\lrS-utrr-rr;ri;rr>rifrsx>-l-errtra.

La compuertaTTL Schottky se muestra en la Figura 1B-1b. Nteseel smbolo especialusado para los transistoresy diodos Schottky. El diagrama muestra todos los transistores como del tipo Schottky excepto Q4. Se hace una excepcin de Q4 porque no se satura sino que permaneceen la regin activa. Ntese tambin que los valores de las resistenciashan sido reducidospara disminuir ms el retardo de propagacin. Adems de unos transistores Schottky y resistenciasde menor valor, el circuito de la Figura 13-15incluye otras modificacionesno disponibles en la compuerta normalizada de la Figura 13-14.Dos transistoresnuevos, y Q5 v Q6 han sido agregados los diodos Schottky se colocanentre el terminal de entrada y tierra. No hay un diodo en el circuito de poste totmico. Sin embargo,la nueva combinacin de Qb y Q4 an producen las cadas vrr, necesarias para prevenir Q4 de conducir cuando la salida est baia.

Figura 13-15

CompuertaTTL Schottky

SEC 13-5

--D LOGICA E TRANSISTOR-TRANSISTOR

5-:':

un Esta combinacincomprende seguidorde emisor doble llamadopc' lL;lington. Este par produceuna gananciade corriente alta y una reslstenci e*t'remadam".rt""u. Esto es exactamentelo que se necesita durante e, ."-i bajo a alto de la salida, resultando en un aumento del retardo de propagacin. ' Ls diodosen cada entrada mostradosen el circuito, ayudan a eliminar cualquier zumbido que pueda ocurrir en las lneas de entrada. Bajo conditransientesdl iniercepcin, las lneas de seal apareceninductivas; ;;; esto conjuntamente con la apacitanciaparsita, puede causar oscilacin " .ealr o zumbidos.Cuand la salida de la compuertacambia de un esiaao atto al bajo, la forma de onda del zumbido en la entrada, puede causar .rirr"l", por debajo de tierra, en el rango de 2- 3 v dependiendode la longia tud de ltt"u. Los diodos conectados tierra ayudan a eliminar este zumbi-do,yu que conducentan pronto como el voltaje negativo excedaa 0,4 v' Cuatroei nivel negativo . li-itu, tambin el zumbido positivo se reduce. de-losdiodoslimitadores,al limitar los efectosde la lnea, La caracterstica ha sido muy til ya que todas las versionesde compuertasTTL los usan. La resitenclaaef emisor de Q2 en Ia Figura 13-14,ha sido remplazada en la Figura 13-15por un circuito que consistede un transistor Q6 y dos El resistenclas. efecio de este circuito es reducir los picos de corriente,discutidos previamenteal activarlo. EI anlisis de este circuito, que ayuda-a reducir !l ti"-po de propagacinde la compuerta,es un poco complicado en para ser presentado esta breve discusinf Compuerta de tres estados como se ha mencionadoantes, las dos salidas de las compuertasTTL con como en las saliestructuras de poste totmico, no pueden ser conectadas colector abierto. Hay sin embargo,una clase especialde compuerta das de tipo poste totmico que peimite la conexin alambrada de las salidas con el prlpsito de formr un sistema de bus comn. Cuando una compuerta se ff l " salida tipo postetotmico tiene estapropiedad, le llama compuer(o triestado). ta de fres estados una compuertade tres estadostiene tres estadosde salida: (1) un estado de bajo nivel cuando el transistor inferior del poste totmico est conduciendo y el superior est en corte; (2) un estadode nivel alto cuando el transistor"superirdel poste totmico est conduciendoy el inferior est en corte y (3) un tercer estado en que ambostransistoresdel poste totmico estnlnactivos o en corte. El tercer estadopresentaun circuito abierto o un estado de alta impedancia, el cual permite una conexin almbrica directa de muchas salidas a una lnea comn. Las compuertasde tres estados eliminan la necesidadde las compuertasde colector abierto en la del configuracin bus. muestra el smbolo grfico de una compuertasepaia Figura 13-1G(a) radora de tres estados.Cuando la entrada de control C e; alta, la compuernormal con una salida igual ta se habilita y se comporta como un separador Cuando la entrada de control es baja, la salida al valor binario de entiada. es un circuito abierto que presentauna impedanciaalta (el tercer estador dei independientemente nalor de la entrada A. Algunas compuertasde tres

C I R C U I T O SN T E G R A D O D I G I T A L E S I S

cAP. 13

control es alta. Estq se muestra simblicamente Ia Figura--rg-rot1. ., en -inversor 'e .qq"i tienendoscrculos pequeos, parala salidadel uxo y otropara

estadosproducen un estado de alta impedancia cuando la lnea de

indicar que la compuertase habilita cuando C est baja. EI diagrama del circuito del inversor de tres estadosse muestra en Ia Los transistoresQ6, Q7 y Q8, asociados Figura 13-16(c). con la entrada de control forman un circuito similar a la compuertade colector abierto. Los transistoresQl- Q5, asociados con la entrada de datos forman un circuito TTL de poste totr4ico. Los dos circuitos se conectan juntos por medio del diodo D1. Como en'el circuito de colector abierto, el transistor Q8 se pone en corte cuando la entrada de control en C est en el estadode bajo nivel. Esto previeneal diodo D 1 de conducir y tambin al emisoren Q 1 conectado a Q8 que no tiene camino de conduccin.Bajo esta condicin,el transistor Q8 no tiene efectoen la operacinde la compuertay la salida de Y depende solamentede la entrada de datos en A. Cuando la entrada de control es alta, el transistor Q8 conducey la corriente que fluye de V", a travs del diodo D 1 causa que el transistor Q8 se sature. El voltaje en la base de Q5 es igual ahora al voltaje a travs del transistor saturado Q8 ms la pada de voltaje en un diodo o 0,9 V. Este voltaje desactiva Q5 y Q4, ya que es menor que dos cadas yBr. Al mismo tiempo, la entrada baja de uno de los emisoresde Q 1, fuerza al transistor Q3 (y Q2) a ponerseen corte. As se inactivan ambos Q3 V Qa en el poste totmico y la salida del circuito se comporta como un circuito abierto con una impedancia muy a\ta d,esa\id,a. Un bus de tres estados se conforma alambrando varias salidas de tres juntas. En cualquier momento dado, solamenteuna entrada de conestados tro\ se habi\ita mientras que \as otras sa\idas estn en eI estado de alta irnpeancia. Lanic,a camluelta que no est en el estado de alta impedancia, pud. trasmitir informacinbinaria a lo largo de} bus comn. Se debetener extremo cuidado, que todas las compuertas excepto una, estn en eI tercer estado; de lo contrario se tenda una condicin indeseableque tiene dos juntas. salidas activas tipo poste totmico conectadas Una caracterstica importante de la mayora de compuertas de tres estados,es que el retardo de habilitacin de la salida es mayor que el retardo de inhabilitacin de salida. Si un circuito de control habilita una compuertae inhabilita otra al mismo tiempo, la compuertainhabilitada se coloaen un estadode alta impedanciaantes de habilitar la otra compuer-cbmpuertas estn activas al ta. Esto elimina la situacin de que ambas mismo tiempo. Hay un pequeacorriente de fuga asociadacon la condicin de alta impedancia ett una compuerta de tres estados. Er4pero, esta corriente es tan pequeaque se pueden conectar hasta 100 salidas de tres estadospara formar una lnea de bus comn. 13-6 L O G I C AD E E M I S O R A C O P L A D O( E C L )

La lgica de emisor acoplado(ECL) es una familia lgica digital no saturada. Como los transistoresno se saturan, es posible lograr un retardo de propagacinde 2 ns y an por debajo de 1 ns. Esta familia lgica tiene el

A c

r\ 1> 4 t-

l':AsiC:Alto l'altaimpedancia A si C: Bajo C-

f\ 1>o-vn

I':A siC:Br_ Y a l r ai m p e d : ; . si C: Alto

(a ) Compuerta separadora de tres estados

(b) Compuertainversorade tres estados

Entrada de datos

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1 :

Entrada de control
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i:

(c ) Diagramadel circuitopaael inversor de tres estados (b) de Figura l3-16 CompuertaTTL de tres estados

a1-J I

ffi2

I C I R C U I T O SN T E G R A D o S I G I T A L E S D

cAP. 13

menor retardo de propagacin que cualquier otra familia y se usa principatmente en sistemas que requieren una velocidad alta de operacin. Su inmunidad al ruido y disipacin de potencia, sin embargo, son los peores de todas las familias lgicas disponibles. un circuito bsico tpico de la familia ECL se muestra en la Figura 13-1i. Las salidas entregan ambas funciones oR y NoR. cada entrada esta conectada a la base del transistor. Los dos niveles de voltaje son -0,8 \- para un estado alto y cerca de - 1,8 V para un estado bajo. El circuito consiste de un amplificador diferencial, una red polarizada compensada por temperatura y voltaje y una salida de seguidor de emisor. Las salidas del emisor requieren una resistencia de desangre para que fluya la corriente. Esto se obtiene mediante la resistencia de entrada -R de otra compuerta similar o de una resistencia externa conectada a una fuente negativa de r oitaje. El circuito polarizado interno compensado por temperatura y voltaje, entrega un voltaje de referencia al amplificador diferencial. El voltaje de polarizacin V se establece en - 1,3 V, el cual es el punto intermedio de Ia variacin lgica de la seal. Los diodos en el divisor de voltaje conjuntamente con Q6, conforman un circuito que mantiene un valor constante \',," a pesar de los cambios de temperatura o suministro de potencia. Cualquiera de las entradas de la fuente de poder se pueden usar como tierra. Sin embargo, el uso del nodo V". como tierra y V" como - b,2 Y, da como resultado una mayor inmunidad al ruido. Si cualquier entrada en la compuerta ECL est alta, el transistor correspondiente conduce y Q5 se pone en corte. Una entrada de -0,8 V causa que el transisto conduzca y coloque - 1,6 V en los emisores de todos los transistores (la cada Vu, en los transistores ECL es 0,8 V). Como VBa: 1,3 V el voltaje de base de Q5 es solamente 0,3 V ms positivo que su emisor. Q5 est en corte porque su voltaje Vr" necesita al menos 0,6 V para comenzar a conducir. La corriente en la resistencia R"2 fluye hacia la base de Q8 (siempre que se tenga una resistencia de carga). Esta corriente es tan pequea que solamente ocurre una cada de voltaje despreciable a travs de R,.r. La salida OR de la compuerta est a una cada V", por debajo de tierra o -0,8 V, lo cual constituye el estado alto. La corriente fluye a trar's de R,.r y el transistor que conduce causa una cada de cerca de 1 \- por debajo del nivel de tierra (ver Problema 13-9). La salida NOR est a una caida Vu" por debajo de este nivel, o sea en - 1,8 V, lo que const i t u y - e e l e s t a d od e n i v e l b a j o . Si todas las entradas estn en nivel bajo, todos los transistores de salida se ponen en corte y Q5 conduce. El voltaje en el nodo de emisor comn est a una cada V; por debajo d,e V"" -2,1 V. Como la base de cada entrada est en el nivel bajo de - 1,8 v, cada juntura de base emisor tiene solamente 0,3 V y todos los transistores se ponen en corte..R,.2 consume corriente a travs de Q5 dando como resultado una cada de voltaje de cerca de 1 V, haciendo que la salida OR est a una caida V", por debajo de este valor en - 1,8 V, o sea el nivel bajo. La corriente en .R. , es despreciable y la salida NOR estar a una caida Vu" por debajo de tierra en -0,8 V, o s e a e l n i v e l a l t o . E s t o v e r i f i c a l a s o p e r a c i o n e sO R y N O R d e l c i r c u i t o .

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(A+B)'+(c+D)'= l(A+BXC+D)\'

(/4+ B)' NoR I ---I-.qoR B---l_/-U+B\

(A+B)(C+D)
(b) Combinacin de alambrada doscompuertas ECL Smbolosgrficosde las compuertas

(a) Compuertaaislada Figura 13-18

de El retardo de propagacin la compuertaECL es 2 ns y Ia disipacin de de potencia es 25 mw. Esto da un producto velocidad-poder 50, el cual el mismo que el TTL Schottky. El margende ruido es es proximadamente .e.c de 0,3 V y no es tan bueno como el de la compuertaTTL. Es posible una alta capacidadde carga en Ia compuertaECL, debido a la impedancia alta de entiada del amplificador diferencial y la impedanciabaja de salida del seguidorde emisor. Debido a la extrema velocidad de las seales,los alambies externos actan como Ineas de trasmisin. Con excepcin de alambres cortos de pocos centmetros,las salidas ECL deben usal cables de coaxialescon un acabadoresistivo para reducir las deflexiones Ia lnea. El smbologrficopara la compuertaECL se muestra en la Figuta 13-18 rar. Hay dos salidasdiiponibles:una para la funcin NoR y la otra para la funcin OR. Las salidas de dos o ms compuertasECL, puedenser conectadas conjuntamentepara formar lgica alambrada. Como se ve en Ia Figuuna conexinalambradaexterna de dos salidas NOR produce ra 13-18(b), una funcin OR alambrada.tlna conexinalambradainterna de dos salidas oR se usa en algunas cI ECL para producir una AND alambrada (algunas vecesIlamada lgica dot-AND). Esta propiedadpuedeutilizarse cuando las compuertasECL se usan para formar las funciones OR-AND-INVERT y OR-AND. 13-7 D SEMICONDUCTORE OXIDO DE METAL (MOS)

El transistor de efectode campo (FET) es un transistor unipolar' ya que su operacindependedel flujo de un solo tipo de portador. Hay dos tipos de tiansistores e efecto de campo: el transistor de juntura de efecto de camde po (JFET) y el semiconductor xido de metal (MOS). El primerose usa n circuitos lineales y el ltimo en circuitos digitales. Los transistores MOS puedenser fabricadosen menor rea que los transistoresbipolares. L estructura bsica de un transistor MOS se muestra en la Figura 13-19.El MOS de canal p consistede un substrato ligeramenteinyectado se con material de silicn de tipo n. Dos regiones inyectan fuertementepor impurezastipo p para formar la fuente y el drenaje.La regin difusin con de entre las dos secciones tipo p sirven comocanal. La puerta es una placa metlica separadapor el canal mediante un dielctrico aislado de dixido 604

SEC. 13-7

S E M I C O N D U C T ODR O X I D O D E M E T A L{ M O S ) f f i ! CONDUCTO E R O L )

de silicn. Un voltaje negativo (con respectoal substrato) en la puerta causaun gampoelctrico inducido en el canal, lo cual atrae ios portuJo.". de tipo p del substraro.A medj{a que aumenta la magnit,r "t ;rlr.J;-;;. gativo en Ia puerta; la regiJr debajode ella acumula s portadores po.rtivos, aumenta la conductividad y la corriente fluye de la fuente al drenaje, siemprey cuando haya una diferencia de voltaje entre esosdos terminats. . H"I cu-atrotipos bsicosde estructuras Mos. El canal puede .., aui tipo p n dependiendode si los portadores en su mayora deban ser huecos o electrones.El modo.de-operacin puede ser por o empobrecimiento (depletion),dependienA estado aef calal- con cero voltaje "n.iqrru.i*iento et de puerta. si el canal al comienzoest ligeramenteinyeci"do impurezs tipo p (canal difundido), el canal de conluccin se produce con un voltaje "o' cero de puerta y el dispositivo se dice que opera en el modo d,eempobrei-mento. En este modo.la co*iente fluye a no ser que el .""u1 cido por un campo aplicado a la puerta. s_ila regin por debajo de t" "rt.lip"i.se deja sin cargainicialmente, el canal debeserit aucido po, r ."-p f,re . t" puerta antes de que la corrientefluya. As, la corrientedei canal es rrrique_ cida por el voltaje de la puerta y tai dispoitivo dice que p.r" se el modo de enriquecimento. "n La fuente es el terminal a travs del cual la mayora de los portadores entran la barra. El drenajees el terminal a travs dei cual la maybrade los portadoresdejan la barra. En un Mos de canal p, el terminal fente se co_ necta al substrato y el voltaje negativo se aplia al terminal de drenaje. cuando e,l_v-oltaje puerta e*ta p. encima del voltaje-e u*bral v, de k;;ca de -2 V), no fluye corriente en el canar y el camino del drenaju lu fuente es como un circuito abierto. cuando el voltaje de puerta es suficien" temente negativo por debajo de vr, se forma un cattai y los portadores tipo p fluyen de la fuente al drenaje. Los portadorestipo son positivos y i corresponden un flujo de corriente positivo desdela ruente al i.en"e.- " a En el Mos de canal n, el terminal fuente est conectadoal substrato y se aplica un voltaje positivo al terminal de drenaje. cuando el volje ; la puerta est-pordebajodel voltaje de umbral v, (cercade 2 V), ,,o ituy. corriente en el canal. cuando el voltaje de puerta es suficientemente poiitivo sobre lr pa'' formar el, canal, ls poriadores de tipo n fruyen e Ia puerta al drenaje. Los portadorestipo N son negativos, ios cuals corresponden a un flujo de corriente posito de drenaj a fuente. El voltaje umbral puedevariar entre 1 y 4 V dependiendo del iroceso particular usado.
puerta ( - ) pueta ( * )

susbstrato tipo n
(a) canal p Figura 13-19

substrato tipo p
(b) canal n Estructura bsica de un transistor MOS

I S 6 0 6 C I R C U I T O SN T E G R A D O D I G I T A L E S

C A P . J3

Los simbolos grficos de los transistores MoS se muestran en Ia Figura 13-20. El smbolo aceptado para el tipo de empobrecimiento es aquel con lneas interrumpidas entre la fuente y el drenaje. En este smbolo, el substrato puede ser identificado y se muestra conectado a la fuente. Se usar un srmbolo alterno que no incluye el substrato; en este smbolo, se coloca la ilecha en el terminal fuente para mostrar la direccin del flujo de corriente : '::., (desde la fuente al drenaje en el canal p y desde el drenaje a la :jente en el canal n). Debido a la construccin simtrica de la fuente y el drenaje, el transis: -,r \los puede ser operado como un dispositivo bilateral. Aunque se opera :-.rrmalmente, de manera que los portadores fluyen de fuente al drenaje, hay c.rcunstancias en que es conveniente permitir un flujo de portadores del orenajea la fuente (ver Problema 13-12). una ventaja del dispositivo Mos es que puede ser usado no solamente como un transistor sino como una resistencia. Una resistencia se obtiene dei Mos polarizando permanentemente el terminal de puerta para conduccin. La relacin del voltaje fuente drenaje a la coriente del canal determina el valor de la resistencia. Diferentes valores de resistencias pueden ser construidas durante la fabricacin, fijando la longitud y un"h.,ru del canal del dispositivo MOS. Los tres circuitos lgicos que usan dispositivos MoS se muestran en la Figura 13-21. Para un MoS de canal n, el voltaje de suministro vro es positivo (cerca de 5 V) para permitir que la corriente positiva fluya de drenaje a la fuente. Los dos niveles de voltaje son una funcin del voltaje de umbral vr . El nivel bajo es cualquier valor entre cero y vr y el nivei alto vara entre v, y vro. Las puertas de canal n usan comnmente lgica positiva. Los circuitos Mos de canal p usan voltaje negativo paru vr,,, para permitir que fluya Ia corriente positiva cesde Ia fuente al drnaje. is dos niveles de voltaje son ambos negativos por encima y debajo del voltaje de umbral v, . Las compuertas de nal p ,r."., gunrrulrrr..rt lgica positi va. EI circuito inversor mostrado en la Figura 13-2i(a) usa dos dispositivos Mos. Ql acta como la resistencia de carga y Q2 como un dispositivo acti.vo. La resistencia de carga Mos tiene su puerta conectad.a a vrru mantenindola as en su estado de conduccin. Cuando el voltaje de entrada est bajo (por debajo de Vr), Q2 se pone en corte. Como QL est siempre conduciendo, el voltaje de salida est cerca de vrr. cuando el voltaje de entrada es alto (cerca d" vr), Q2 conduce. La corriente fluye desde vr,, a travs de la resistencia de carga Q1 y luego Q2. La geometra de dos diJdrenaje ) drenaje I)

Puerta J

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fuente

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(a) canal p Figura 13-20 Simbolos para transistores MOS

(b) canal n

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cIRcUIToSINTEGRADoS IGITALES D

cAP. 13

positivos Mos debe ser tal que la resistencia de e2, cuando est conduciendo.es mucho menor que la resistenciade el puiu *""tuner ra sarida y a un_r'oltaje por debajode V,. La compuerta NAND mostrada en la Figura 13-21(b) usa transistores emisores' Las entradas A y B deben r", u*i". dt;;." que todos los transistores conduzcan y.causenque la.salida .u po"g"'"it". si cualquier enrrada estaja, el tra.nsisto.r co.respo.rdientl.;-;;';n..corte y la sarida ser alta. De nuevo, la resistencia en serie r.maaa p"; lo. ,.p".i;i;;; \1oS _a_ctivos, debe ser me_nor que la correspondiente la resistenciade a carga Mos. La compuertaNoR, mostrada .n r" rigui"*t-zt(.), usa tran_ sistoes en paralelo. si entrada_ atia, es -son co*espon_ _c-ualquier diente co.nduce la salida y "-r-li""ri.tor bajas, b"". si todas tas e.,traa. todos "r ios transistoresactivos estarn en corte y la sarida ".tu. "1t". 13-8 M O S C O M P L E M E N T A D OC M O S ) (

Los circuitos Mos complementados obtienen ventaja del hecho de que ambos dispositivosde :-ar3l n y p puedenser fabricadosen el mismo substrato. Los circuitos cMos cr,iite' de ambos tip".-a. iispositivos MoS interconectados para fomar funciones lgicas. El circuito bsico es el inversor' que consiste de un transistor de ca'al tipo p y un transistor de canal tipo n, como se muestra en la Figural}_22(a). El terminal de la fuente del dispositivo de canal p est en vo, y er terminal de la fuente del dispositivo de canal n est a tierra. pi"ulo, i;-t;;-il.de estar entre f 3 v f 18 v. Los dos niveles de voltaje son 0 pa#.iiiuur bajo y vro para el nivel alto. Para comprenderla operacindel inversor,. debe se repasarel comportamiento del transisto MOS de la seccionprevla:
I . El Mos de canal n conducecuando su voltaje de puerta a fuente es

positivo.

2 . El MOS de canal p conducecuando su voltaje de puerta a fuente es negativo. 3' cualquier tipo de dispositivo se pone en corte cuando su voltaje de puerta a fuente es cro. considere ahora la operacindel inversor. cuando su entrada es baja ambas puertas estn en potencial cero. La entrada r.t-, -voo con respecto a la fuente del di.spositivo canar p y; de ;;-i"Jp".to a ra fuente del dispositivo de canar n. Er resulJuoei que el dispositiio a" canal p se active y el dispositjvg d.ecanar n.se-ponga en corte. Bajo estascondiciones hay un camino de baja impedanciadesdJ v' hasia l";i" y un camino de impedancia muv alta desde la.aliaa halsia tieria.-por'ianto el voltaje de salida .e acer" al nivel ;ttr y,*;o condicione.-.,.-ales de carga. -y-l, cuando la entrada es a.lta, ambas'pu*it. estn en vr; situacin se invierte: el disnositivode.canar p *u pn"" en corte y er de canar n conduce. El resultadoe. gu* la salida ." al nivel bajo de 0 V. ;i;;

voo

'"-1_., rF" a
:
( a ) Inversor

l*o -l

Y=A'

v = (AB), Y=(A+B)'

(b) CompuertaNAND Figura 13-22

(c) Compuerta NOR C i r c u i t o sl g i c o sC M O S

En cada caso un transistor est conduciendornientras q\re el otro est en corte. Debido a que un transistor siemprese pone en cort;, la disipacin de potencia dc del circuito cMos es extremadamentebaja, del oren de 10 nw. El mayor drenajede potencia ocurrecuandoel circuito cMoS cambia ce es:adLa l:s-.car:\f OS se especifica para una sola operacin usualmente de surc:::::::'-i:. -:. ::e., de 5 - 15 \-, pero algtrnos circuitospuedenoperara 3 \''- -: . - p : r, o s C \ l O S c o n g r a n d e s a l o r e s e s u m i n i s t r o e v o l v d d t a j e r : : i - : r" ' - : : - : . - : i i s i p a c i n d e p o t e n c i a .E l t i e m p o d e r e t a r d od e propa:ac.-:.i-s:-.--.:ie -.'e. margende ruido mejoracon el aumentode voltaje oe sj-":::s::: de pr,sq1. retardo de propagacin El del inversores cerca de 25 ns. El margen de ruido es usualmentecerca del 40%del valor del voltaje de suministro Voo. Las ventajas del CMOS, disipacinbaja de potencia, excelenteinmunidad al ruido, alta densidadde empaguey un amplio rango de voltajes de suministro, Io hacen un fiierte contendo como norma popular para una familia de circuito digital. Otras dos compuertas bsicasCMOS son mostradasen la Figura 13-22. Una compuerta NAND de dos entradas consiste de dos unidades tipo p en paralelo y dos unidadestipo n en serie, como se muestra en la Figura 13-22

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6IO

C I R C U I T O SI N T E G R A D O SD I G I T A L E S

cAP.13

(br. Si todas las entradas estn altas, ambos transistores de canal p estn en corte v ambos transistores de canal n en conduccin. La salida tiene una rmpedancia baja- con respecto a tierra y produce un estado bajo. Si c ' a l q u i e r e n t r a d a e s b a j a , e l t r a n s i s t o r a s o c i d d e c a n a l n s e p o n e en cor_ te'el t r a n s i s t o r a s o c i a d od e c a n a l p c o n d u c e .L a s a l i d a s e a c o p l a & y o , ' pasa al estado alto. Las compuertas NAND de mltiples entradas pJeoen lbrmarse colocando nmeros iguales de transisto.r. d. tipo p y tiio n en paralelo y serie respectivamente en un arreglo similar al mostrado en la Figura t3-22(b). una compuerta NoR de dos entradas, consiste de dos unidades de tipo n en paralelo y dos unidades-de tipo p en serie, como se muestra en la Figura l:)'-22(c).cuando todas las entradas estn bajas, ambas unidades"de canal p estn en conduccin y ambas unidades de canal n en corte. La sa_ iida se acopla I V,,,, y pasa al estado alto. Si la entrada es alta, el transrstor asociado de canal p se pone en corte y el de tipo n se activa. Esto conecta la salida a tierra causandortna .alid de baio nivel.

REFE ENCIAS R Taub, H. y D. Schilling, Digitar Integrated Erectronics.Nueva york: McGrawHill BookCo., 1977.

') G , r i n i c h v . H . y , H . G . J a c k s o nI,n t r o d u c t i o nt o I n t e g r a t e dc i r c u i t s .N u e v ay o r k :

1.

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PROBLEMAS
13-1. (a) Determine el voltaje de salida de nivel alto de la compuerta RTL para una capacidad de carga de b. (b) Determine el voltaje de entrada mnimo ."q.ru_ rido para llevar un transistor RTL a saturacin cuando hrc:20. (c) De los resultados en (a) y (b), determine el margen de ruido d" iu" RTL cuando la entrada es alta y la capacidad de carga 5. "o-prrerta l3-2. Demuestre que el transistor de salida de la compuerta DTL de la Figura 13_5 pasa a saturacin cuando todas las entradas estn altas. Asuma qu" hrr:29. l3-3. conecte la salida y de la compuerta DTL mostrada en la Figura 13_5a N entradas de otras compuertas similares. Asuma que el transist-or de salida est saturado y que su corriente de base es 0,44 mA. Asuma h,, _ZO.

P R O B L E M , A S6 1 1 (a) Calcule la corriente en la resistenciade 2 ko. (b) Calcule Ia corriente que viene de cada entrada conectada a Ia compuerta. (c ) Calcule Ia corriente de colector total en el transistor de salida como una funcin de -\'. r d , Encuentre el valor de N que mantenga el transistor en saturacin. ' e , .fiual es la capacidad de carga de la compuerta? 1 j l - 1 . D : :irtr ia interconexin de compuertas I2L para formar un decodificador Cr{.:ra
c. -. -^ -n-

que todas las entradas de Ia compuerta TTL l:l-11estn en el estadoalto de 3 V.

de colector abierto de la

te:mine los voltajes en la base, colector y emisor de todos los transise l m n i m o h o , . d e Q 2 q u e a s e g u r eq u e e l t r a n s i s t o r s e s a t u r a . : -. -a corrientede basede Q3. :-: que el hou mnimo de Q3 es 6,18. Cul es la corriente mxima :,:de ser tolerada en el colector para asegurar la saturacin de Q3? -.. es el valor mnimo de 8,. que puede ser tolerado para asegurar Ia ::acion de Q3? .ndo los transistores de salida actuales de dos compuertas TTL de i:=.ne

r, r abierto, demuestre(por medio de una tabla de verdad) que cuando

)nectados conjuntamente a una resistencia externa ! V,,", la coner..-:, cbieada produce una funcin AND. (b) Pruebe que los dos inversores - T L oe colector abierto cuando se conectan juntos producen una funcin NOR. =-: 'r conectados para formar una lgica alambrada. Para visualizar por qu ::i r: prohibido, conecte dos de tales circuitos y deje que la salida de una . ::perta est en el estado alto y Ia salida de la otra compuerta en el estado -:Demuestre que la corriente de carga (la cual es la suma de las corrien-.". :. :== ', colector del transistor saturado Q4 de la Figura 13-14) es cerca :: - - a =pare este valor con la corriente de carga recomendada en el

_\

-'

: .:= :-i : :-- :: t- . :.J.:i:!,nes. aga una lista de los transistoresque estn h :- . *i : : - : . . - _ : : . : a n c o n d u c i e n d oe n l a c o m p u e r t a T T L d e t r e s e s t a : - : . . . f - : " - ' - 1 6 r c ' . ( P a r a Q l V Q O s e r i a n e c e s a r i ol i s t a r ) o s e s t a d o s ::r.:r: t:rr::.:i l .as ,iunturasde base emisor y base colector). : :
.!

-- -3:. l I -.:.:
! udluv !

'

is ra-la .-1es baja. =. ara .{ esalta.

Yb drlo.

4,Cuai es el estado de la salida en cada caso? l3-9. Calcule la corriente de emisor /, a travs de r?, en la compuerta ECL de la Figura 13-17 cuando: (a) Al menos una salida est alta en - 0,8 V. (b) Todas las entradas estn bajas en - 1,8 V. Asuma ahora que Ic: In. Calcule la cada de voltaje a travs de Ia resistencia de colector y en cada caso y demuestre que se requiere cerca de 1 V. 13-10. Calcule el margen de ruido de la compuerta ECL.

612

C I R C U I T O SN T E G R A D O D I G I T A L E S I S

cAP. 13

13-11' usando las salidas NoR de dos.compuertas ECL, demuestreque cuando se conectanjuntas a una resistenciaexterna y a un voltaje negativo de sumi_ nistro, la conexinalambradaproduceuna fncin OR. 13-12. transistor MoS es bilateral, es decir que EI la corriente puede fluir de la fuente al drenajeo viceversa.usando esta propiedad, deriv un circuito que configure Ia funcin de Boole: Y=(AB+CD+AED+CEB), usandoseis transistoresMOS. 13-13' Demuestre el circuito de la compuerta NAND de cuatro entradas usando t r a n s i s r o r e s M o s . ( b ) R e p i t a r o a n t e r i o rp " . " c un"."-;;;;" NoR de cuatro entradas.

Apndice

R E S P U E S T A S P R O B L E M AS E L E C C I O N A D O S A S C ap t u l o 1
0, t,2, 10,I l, 12,20,2r,22, 100, l0l, 102, I10,nt, n2, t20,tzl, t22,2n,20t.
l-:

(a) 1313, 1022t0 @) 223,n3t4.s2 (c) 1304, 336313 ( d )3 3 1 , 1 3 7 0 6 ( 1 0 0 0 2 l . l l l.l. . \ ; ( 3 3 2 2 . 2()5 0 5 . 3 . .3) r ; ( 3 1 2 . 4 ) r ;A . 8 ) 6 . o; 3. (F I 100.0001; I100010000; l00l 1010100001.001 I I l00lI10. I I; I I 2,53125; 46,3L25; 5; 109,825. I17,7
decmal 225,225 215,75 403,9843 10.949,8125 (a) 73,375 binaro I I 1 0 0 0 0 1 . 0 0 1 I lI t00 I l0l0l I l.l l0 ll00l00ll.llllll l 0 l 0 l 0 l l 0 0 0 l 0 J .l 0 t o ct a L 341.t6314 327.6 623.77 25305.64 hexadecimal 81.399 D7.C l93.FC 2AC5.D

I -3. l-4. l-5. l-.

\
rit
i

l-7.

o) 151
(c) 78,5 (d) 580 (e) 0,62037

';:
.i

ti'

:{ ,
I

(D 35 (e) 8,333
(h) 260 l-8. C o m p l e m e n t o d e l0 1 0 1 0 1 0 ;0 0 0 1 1 1 ;1 1 1 1 1 0 ; 1 1 1 1 1 1 1 1 . : 1 1 1 : Complemento 2: 0101011; de 1001000; 1111111; 10000: 00000. 613

614 APENDICE l-9. Complementodeg : 86420;90099;09909;89999;99999. Complementode 10: 86421;90100;09910;90000:00000.

I -1 0 . ( 1 7 ) n . 5 l-14. (a) Seistablas posibles. @) Cuatro tablas posibles. l-li. ( a ) 1 0 0 0 l l 0 0 0 1 00 0 0 0 0 (b) lon l00l 0t0l 00ll ( c ) l l l 0 l l m 0 0 1 00 0 0 0 (d) l0000ll 0l0ll00 I - 1 7 . 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 , 0 t 0 0 ,0 1 0 1 0 1 1 0 0 l l l , l O u , 1 1 0 0 l,l 0 l , l l l 0 . , , , l , , r - 1 8 . 0 0 0 0 10 1 1 1 0 , 1 1 0 10 1 0 1 1 , 1 0 0 0l,0 l l 0 , l 0 t 0 l , l 0 0 l l , 1 0 0 0 0 l, l l l . , 0 , 0 l 1 - 2 0 0 0 0 ,0 0 1 ,0 1 0 ,1 0 1 ,1 i 0 , 1 1 1 .r e p r e s e n t a n d o I , 2 , 8 , 4 , 5 , r e s p e c t i v a m e n t e . 0, l - 2 1 . D o sb i t s p o r c l a s e c u a t r ob i t s p o r n m e r o ,J : 1 0 1 1 , , , e: 1100K: 1101. t-23. (a) 000000000000000100100lll (b) 0m0 000000000010 l00l 0l0l ( c ) l l l 0 0 l l l i l 1 0 1 0 0 0l l l 0 l 0 l i 1-24. (a) 59? en BCD en b\ ZAS exceso 3 (c) No vlido para el cdigo242I d.ela Tabla 1-2 (d) FG en alfanumrico 1-25. 00100000001 1000001 : l0l000l l0l l. + l0l0 .C. l-26. L: (A + B)

C a p t u l o2
2-1. conjunto cerrado,asociativa,conmutativa,distributiva; la identidad para f e s 2 ; l a i d e n t i d a dp a r a . e s0 ; n o h a y i n v e r s o s . 2'2. 2-5. Todoslos postulados satisfacen se excepto postulado5; no hay complemento. el (a) " (b) x \c) y (d) z(x + y)

(e)o
(f) ("t + n) 2-6. (a) A'B' + B(A + C) (b) BC + AC'

SE O.; R E S P U E S TA S R O B L E M A S L E C C I O N A D6 / S AP (c)A+CD (d\ A + B,CD 2-7. (a) I b) B'D', + A(D + BC',) (c) I (d) (A' + B) (C + D)

s res 2 - l l . ( b ) . F: ( - r ' + - r " ) ' + ( x + y ) ' + ( y * z ' ) ' t i e n e o l a m e n t e o p e r a d o O R y N O T ' o s ( c ) F : ( ' t - ) ' ' ( r ' y ' ) ' ' ( y ' z ) ' l ' t i e n e s o l a m e n t e p e r a d o r eA N D y N O ' l ' . 2 - 1 2 . ( a ) ? ' r: A ' ( 8 " + C ' ) (b)rz:A+BC:Tl 2 - 1 3 . ( a ) ) ( 1 , 3 , 5 , 7 , 9 ,l l , 1 3 , 1 5 ) : 1 9 , 2 , 4 , 6 , 8 ,l 0 ' 1 2 '1 4 ) (b) >(1, 3, 5, 9, 12, 13,l4): II(0, 2, 4, 6,7, 8, 10, I I, 15) (c) X0, l, 2, 8, 10, 12, 13, 14, 15) : 13, 4, 5, 6, 7, 9, ll) (d) >(0, 1, 3, 7) : rI(2, 4, s, 6) ( e ) > ( 0 , l , 2 , 3 , 4 , 5 , 6 , 7 ) , n i n g nt r m i n o m x i m o (0 >(3, 5. 6, 7) : lI(0, 1,2, 4) 2-14. (a) n(0, 2,4, 5,6) o ) n ( 1 , 3 , 4 , 5 , 7 , 8 , 9 , 1 0 ,1 2 ,1 5 ) (c) )(1, 2,4, 5) ( d ) > ( 5 ,7 , 8 , 9 , 1 0 ,l l , 1 3 ,1 4 ,1 5 ) 2-18. F -- x @y : x'y + r/'; (dual de F) : (x' + y)(x + y') : * x'y' : p'. 2-20. F: xl * xz * yz.
r I

Captulo 3 3-1. (a) y @) ABD + ABC + BCD (c) BCD + A'BD' (d) wx * w'x'y (a) ry + x'z'

3-2.

b) c'+ A'B
(c) a' + bc (d)ry+xz+yz 3-3. (a)D+B'C b) BD + B'D' + A'B or BD * B'D' + A'D' (c) ln' * k'm'n (d) B'D', + A',BD + ABC', (e) xy' * x'z I wx'y

i
I

'

6I 6

A P E N Dc E I

I
t

3-4. ( a ) A ' B ' D ' + B ' C ' D ' + A D E

(bI DE + A'B'C + B'C'E' (cI BDE,+ B,CD,+ B,D,E, + A,B,D, + CDE,

3-_(

ta) Ft: n(0,3,5,6); Fr: n(0, 1,2,4) (b) Fr : x'y'z I x'yz'+ ry'z'+ xyz; F2: ry + xz * yz (c) F, : (x + y + z)(x + y' + z,)(x, + y + z,)(x, + y, t z\; F2:Q+y)(x+z)(y+z) (a) v o) (B + C',)(A+ B)(A + C + D) (c) (w + z')(x' + z')

_.-6

3-7

(a) z' + xy : (x + z')(y + z') @) C'D + A'B'CD'+ ABCD':(A + B,+ D)(A,+ B+ D)(C+ D) (C,+ D,\ ( c ) A ' , C ' , + D ' , + B ' , D ' , : ( A ' + D ' ) ( C ' + D ' ) ( A+ B ' + C ' ) A (d)B'D',+ A',CD',+ 'BD:(A'+ A B ' ) ( B+ D ' ) ( B ' + C + D ) (e) w'z' * aw'x * a'wz : Q:' + w')(w' + z)(w + x * z,)(a I w * z,)
(a)

3-8.

v
z'

L,

)
z'

3 - 9 . ( a )F , : A + D ' E ' + C D ' : ( A , D + A , C , E ) , o) rz: A,B' + C'D' + B'C' : (BD + BC + AC)' 3-ll. (a)r: BD + D'(AB'C'+ A,B,C)

I I j

3-12. (a) (A' + B' + C')(A+ B' + C + D,)(A + B + C, + D,) (b) (c + D)(c, + D,)(A + B)(A' + B') 3-13. AND-AND --+AND, AND-NAND -+ NAND, NOR-NAND --+OR, NOR-AND--; NOR, OR-OR - OR, OR-NOR -+ NOR, NAND-NOR -+ AND, NAND-OR --+NAND. 3-15. (a)r: ( b )F : I CD'+ B'D'+ ABC'D

3-l. (a)r: A'C + B'D'; A'(C + D'XB' + C) (b) x'z' * w'z; (w' + z')(x' + z) ( c ) A C + C E ' + A ' C ' D ; ( A ' + C ) ( C+ D ) ( A + C , + D , ) o r A C * C D ' + A ' C ' E ; ( A ' + C ) ( C+ E ) ( A + C , + E , ) (d) A'B + B',E'; (A' + B')(B + E') 3-17. (a) B'(A + C' + D') (b) A'D + ABC' (c) B'D + B'C + CD

R E S P U E S TA S R O B L E M A S AP S E L E C C I O N A D O S7 61 (x,_tz)(x*y)(necesita cuatroNORr. 3-19. d- ABC,DE+AB,CDE,+ ABCD,E. 3-20. B'D'(A' + C) +,BD(A, +_C,);IB, + D' A, + C,)lIB + D,(A, + C)l; ( 3-18. F: '-\ + rz(necesita uatro c NAND); F:

+ [D' + B(A, c,)]tD+ n,f;i c)i.

3'21. .g : x'yz' * w,y,z * rvry,z,. 3-24. (a) r= A,CEF,G, O) F: ABCDEFG + A,CEF,G, + BC,D,EF (c) ': A'B'c,DEF' + A'BC'D'E + cE'F + A'BD'EF Captulo 4

+1. Entradas: a, b, c, d.
Salidas: F = abc + abd + bcd + acd * a,b,c, 4 a,c'd, + a,b,d, * b'c'.d';F = fI(3, 5, 6, 9, 10,12) (no puedeser simplificada sucesivamente). 4 3 ,A 2 ,A t . 8 6 t oB r ; B , = / A t ; B z : 0 ; \ = A i A 2 ;B o : A { A 2 A , 3 + ALA); 85 = A3(A1+ A); 86 = AzAz. w, x,L z; w : asarbbr; = ag,obt x + arbb,s / = aobi * asa1b1 a6b,sb1 a(rafts;2 : + * asbo. x,y, z; - abr * apsbs * bsas; y : aia:sb,+ aibb,s a,raob\bo + + arbib,6 aa,sbi apsb, + * 2 : a s b ' o +a o b o . A, B, c. D. t p , x , ! , z i t o : A , B , C , ;x _ B C , + B,C;y _ C; z : D,. A, B, C. D. FoFtF2Fr; : D; Fz: CD, + Ft C,D; \ - (C + D) B' + BC,D,; Fa = (B + C + D)A, + AB,C:, D,. F8F4F2Ft. ,sss4s2sr LeLLzLr;
l0t 100

+2.

Entradas: Salidas:

+3.

Salidas:

U.

Salidas:

,:
t;

.{

+5. +6.

Entradas: Salidas: Entradas: Salidas:

,+
't

,t

t
t

+7.

Entradas: Salidas:

i ft rl ll
.i

lc= 4:.Se:

0;Lr= Lt:

S=4.
+8. Entradas: Salidas: 4-ll. Entradas: Salidas:

FiSr:

F z iS z= l t r i

A, B, C, D. F=AB+AC. A, B, C,D. w , x , y , z iw : A B + A C , D , ; : x B,C + B,D + BC,D,: y:CD'+C'D;z=D.

6 18 A P E N D I C E +12. Entradas: A, B, C,D. Salidas: w,x,y,z;w: A;x: A'C + BCD+ A'B + A'D Y : A C ' D ' + A ' C ' D + A C D + A ' C D ' O fY : A C ' D ' + B'C'D + ACD + B'CD':Z : D. 4 - 1 3 . E n t r a d a s : w ,x , y , z . Salidas: E ABCD; E:

w x + w y ;A : w x ' y ' ;

lor loo B : w,x + xy; C : w,y + wry,; D : z. 4-14. Entradas: A, B, C, D (tableroen blanco para combinaciones bits de de entrada invlidos). Salidas: a: A'C + A'BD + B'C'D'+ AB'C' b: A'B' + A'C'D' + A'CD+ AB'C' c: A'B + A'D + B'C'D'+ AB'C' d: A'CD' + A'B'C + B'C'D' + AB'C' + A'BC'D e: A'CD'+ B'C'D' f : A,BC,+ A,C,D,+ A,BD,+ AB,C, s: A'CD' + A'B'C + A'BC' + AB'C' (Total de 21 compuertas NAND) 4-15. Circuito sumadorcomoleto. 4-16. Circuito sumadorcompleto. 4-19.

+20.

F = ABC'+

A'B + B' : A'+

B'+

C ' ( d o s c o m p u e r t a sN O R ) .

4-21. (a) Sumador completo, I'1 es la suma, F, es el bit de arrastre.

O) r:

A'B'C' + A'BC+ AB'C + ABC' ,

4-28. Variablesde entrada:A, B, C, D, variablesde salida: w, x, y, z. w : A, x : A@ B,y : r@ C,z : y O D. 4-29. C: x O y @ z @ P ( t r e sc o m p u e r t a s R - e x c l u s i v a s ) . O

\E-\R,\a\\\\\R,\\\\A$.\\\alatt\\\\\\\

l)

t.,

(;

- - l

:3 - -e Figura 5-2 exceptoque 8:

1101.

- , = : r a O R - e x c l u s i v as e u s a p a r a l i r r m a r e l c o m p l e m e n t o e 1 d e R d

''

: r - - ' . e n t d e 2 s e o b t i e n e a g r e g a r - r dIo o

V r la r r a s t r e d e e n t r a d a .

- P r G t + P 4 P r G 2+ P 4 P 3 P 2 G+ P 4 p 1 p ) p t C t . t ( J : . P .* G ; C ; P ; + G i C ; G P + C i G ; G C ) ' P.+ GiP;+ G\C:P+ G;G;G;C',t)',

i-

: : . . . : r ..:r . , f r , . r : , - r r i s a l i d a S . \ , . \ ' r , , \ r , . \ , :

- .:... las diez compuertas AND requieren cuatro entradas ,,quivalentesa - :r:'nlinos mnimos desden,, hasta m,,. . j ' r . . ; . - - ): : ( 0 , l , 6 ) . . : - , , : . , I. ; ) : : ( 4 , 5 ) ( u s e c o m p u e r t a s \ O R t l,6,7): F, + mr. i ' . , \ . . f. : ) : : ( 0 , l - n t r a d a s : I ) \ )I ) | D . )D , ; s a l i d a s : . r , . r ' , E . I ) r i o r i d a d d a d a a l a e n t r a d a c o t t r :-.umero e suscrito mayor. d '. : Dt + Dt. ! : D1 + D1D), E: D o - { -D l + D 2 + D . ' .

:,:

1 , ,h a s t a I t : C ' , 1 , C ' , 0 ,C ' , C ' , 0 , C

x 19 ia) 1024 5 ( b ) 2 5 6) <8 tct 1024x 2

620 A P E N D I C E

C ap t u l o 6 6-4. 0J
0 0 0 0 0 0 I I 0 0 I
I

Q( + r): JQ' + K'Q

0 I 0 I 0 I 0
t

0 0 I I 0
I

0 I

,l

6-5.

.tD 0 0 0 0 0 0 I 0 0 I I 0 I 0 I 0 I 0 I

Q0+t):s+R'0
0 0 I I 0 I I

,]

6-7.

Salidadelacompuerta:2 3 4 5 6 7 (a) I l0l I 00 0 I l0 I r0 (c) l l0 0 rl (d) 001 ll (e) l0l 00 (f) l0l l0 l0l 00

g
I

o)

I I 0 0 I 0 0 I 0 I

CP:l CP:0

6-r0.
00/0 oI/ 1 t0/1 \z -r

n/0

\,

:v
o0/ |

tt/l 01/o t 0/ 0
Entradas::y Salida: s

6-l l. Un contadorcon una secuencia repetida:00, 01, 10. 6-12. : 1; la secuencia binaria es: 1, g, 4, 2, g, 12,6, 1I,5, 10, 1g, t4, IE,7, B. : 0 ; l a s e c u e n c i b i n a r i ae s :0 , g , 1 2 , 1 4 , 7 , 1 1 ,1 8 ,6 , J , g , a 4 , 1 0 ,5 , 2 , 1 .

\
.D

:,
6-13. P.S. AB Estadosiguiente xY:01 x/: l0 xY:ll AB AB AB
Salida :
.i

i
10

00 0l l0 ll

r/:00 AB 0 I I 0 0 I 0 I

ry:u
I I

4 :01

D':

0 0 I I

0 I 0 0

I 0 I

I 0 0 0

0
I I

I 0 0

0 I 0 I

0 0 0 0

0r

0l
0l

0 0
l I

ol

A(t + D:xB t v'B'A'+ yA + x'A; B(t + l): 6-14.

xA'B'* x'A'B+ yA'B

fb
da ga

b d

I c

fb
gd

b c e d g h I C h a 6-15. Estado: a l I I l00l00l Entrada: 0 l l0l0 Salidas: 0 1 0 0 0 1 I -16. Estado: Entrada: Salidas: 6-18. J K', afbabdgdggda I l00l00l 0l 010001I I l0l0 QQ)

: I

QQ+I)
0 QQ) Q'Q) I

QQ+I) 0 I 0 I

JK'

00 0l l0 ll
6 -1 9 . SDR

OX IX XO XI

QQ+I)
QQ) 0 I I

QQ) QQ + I)

SDR

00 0l l0 ll

0 0 I I

0 I 0
I

0x
IX 0l x o \ cuulqui.." I x)

6-20. (a) TA: A + B'x; TB: A + BC'x + BCx' * B'C'x': TC=Ax*Cx*A'B'C'x'

622 APENDICE (b)Sl : SC : ( c )J A = JC : A'B'x; M: A; SB: A * C,x,; RB: BC,x* Cx,. A,B,x, + Ax; RC : A,x B,x,KA: l;JB: A + C,x,,KB: C,x * Cx,; A,B,x, + Ax, KC : x; y : A,x

6-21. (A :23, B :22, C^=2t,? : Z); TA : (D + C + B)x; rB: @ + C)x; TC: Dx; r: O. 6-22. JA : x, I(A : x,;JB : Ax,,KB : l;JC : Bx + Ax,KC = Bx,. 6 ' 2 3 . J _ Q - aQ p z Q o : .Iet: e^,e: Jez: eet Jet: I KQt: Qt Keo:b,tj, ir: Ket = | e, [ 6 _ 2 4 .1 2 4 2 1 1 . : A : B C D+ A , B ; T B : , CD + A,BiTC : D + A,B; LA B C DI, TD: t. 6-25. (a) J : B, KA : t; JB : A,, KB : I (b)JA : BC,JB : C,JC : A, M:t,KB:C,KC:l (c) t : BC,JB : C,JC : B, + A, KA:B,KB:A+C,KC:I 6-26. SA : BC, RA: BC SB : B,C SC: A,

RB: AB RC: B : A @B; TB: B O C; 6-27. TA TC : AC + A,B,C, 6 - 2 8 .J A : B ' JB:A+C JC:A,B KA: I KB: I KC: I 6-29. DA : A,B,C + ACD + AC,D, DC : B DB: A,C + CD,+ A,B DD: D, 6-31.JA: yC + ry JB: xAC JC: x'B + yAB, KA : x' + y,B, KB : A,C + x,C + yC, K C : A ' B ' + xB * y,B, 6-32. (a) A(t + l) : AB,C,x, + A,BC,x + A,BCx + AB'C'x + AB,Cx. B(t + l): A'BC'x'* A,B,Cx. C(t+ l): A'B,Cx,+ A'BC,x,+A,BCx,+ AB,C,x,+AB,Cx,. d(A, B, C, x) ::(0, l, t2, 13,14,15)(trminos de no importa).

Captulo 7 7-1. 7-2' Use una compuertaNAND externa. (a) cambie er inversor asociado con cp en una compuertaseparadora, (b) o use flip-flops que se disparen en el flanco negativo.

7-4. A(t + t): AB' + Bx';B(t + l): x. , 7 - 9 . I : 0 0 1 0 , 0 0 0 1 1 0 0 0|,0 0 ; e: l. l. t. n

P SELECOof.TAoOS623 R E S P U E S TA S R O B L E M A S 7-10. D = O y @ Q;JQ : x'y;KQ: G' + y)' 7 - 1 3 . 2 0 0n s r5 M H z . l-i4. Diez flip-flops serncomplementados. 7 - 1 1 . l 0 l 0 + 1 0 l l - - +0 1 0 0 1100+ 1l0l ----,
tl --+ + + 7-18 000 001 010 0l l*+100 |

lll0 -> llll -+ 0000 Autocomenzante

lOl-J zl l0r zl I1., 7-21.JQt: KQt -- l. JQz: KQz: QtQ;' JQq: KQ: QtQz. K JQa: QtQzQ;Qa: Qr

No autocomenzante

7-30. (a) Estados no usados (en decimal): Estado siguiente (en decimal): )2--+9--+4--+8 l0-+13-+6--+ll-+5-->0

2 4 5 6 9 l0 ll 13 5 6 9 l0 2n413 8 es un estado vlido

0 es un estado vlido

7-32. (a) t3,32 @) 32,768 7-35. (a) l6 o) 8, 16

(c) l (d) 16 + 255k donde A es el nmero de 1 en la palabra a ser almacenada'

Captulo8 r en con a la 8-3. Un registro desplazamiento derecha entrada serie y controlde de

desplazamiento P.

: :

8-5.
8-'l

(a) (l) 8 <- A; (2)A <- B; (3) C <- D; (4) BUS<- B (3) l0 (2) (b) (l) 01000; 10010; 001 operacin
(a) (b) escritura lectura

MUX direccin
l0 II

MUX datos
lt

decodificador de destino

t0

8-9.

Un contador de modo 9 que cuenta los estados binarios desde 0 |rasta 8.

8 - 1 2 . S : A < - s h r l , . Be s h r B , B n < - A p A n r - A y 8-14. PR forma el producto de B,R y A.R mediante sumas sucesivas del contenido de BR un nmero de veces igual nmero en AR. La multiplicacin comienza cuando S se convierte en 1 v termina con D: 1.

624 APENDICE 8-16. (a) 000000 (b) 0l1000 (24) 000011 (3) 1c. (d) t00olt (_29) (e) 001 l0 (14) I

(0 0r000r (17)
( e )l 0 l l l l ( - 1 7 ) (h) 000101 (5)
6-lE (l) (a) Sobrecapacidad porque la suma es mayor que 127

O)cs:l,cr:s
(c) El signo es negativo (d) Sobrecapacidad porque Cs O Cr: (e) Sobrecapacidad por inversin de signo 8-23. (1 - 2-26 'a 2zss y 2-2s6. y E-:4. (105 l) x lgee 19*rs. 8-25. (a) coeficiente 0 llllll000000
exponente

o)
(c)

0 0lnlllm000
0 000llllll000 con con

0001 l I 000010 00000r

B:l0ll0l00 B:00100100 o llllll0l

8 - 2 6 .( a ) A < - - A @ B @)A<-A\/B 8-21. A <- A /y E. 8-28. (a) 8

o) l
(c) 5,536 (d) 8,388,607 6-31. Qtl MAR<- pC Qctc: i{BR. <- M, pC <_ pC + | Qqts: R <- MBR, T <-0

Captulo9
9-2. 9-4. Cuatro lneas de seleccinpara cada uno. (a) 64 x 8 RAM (b) (c) 8 (d) 8 multiplexoresde 2X 1 cada uno.

i--

R E S P U E S T AA P R O B L E M A S E L E C C I O N A D O S 2 5 S S 6

9-7.

lc)

9-8

r . r ,j r c n = m 0 0 0 0 C , 10 0 1 0 0 0 1 I F=0000 00ql B 8+l

0100 0l0l E E+t

0l l0 0l I L llll 0000.

9 - 9 . ' a ) F = B + ,4 ,it F = B + f + | l C l f =i + A- t rd) F =A + B

(e) F = f

B ms el complementode 1 de B Bmselcomplementode2deB complemento I de (A + B) menosuno de

complemento de 1 de (A + B ) complemento de 1 de A complemento de 2 de A complemento de 1 de A menos uno complemento de 1 de A

(0 F : F + l (c)F = A - - l
(h) F :

A-

9-10. X : Ai Y : s'Bi Ci, : s. 9-l l. : complemento 2 de (B - A) y el arrastreocurre si A < B. de

9-12. X: A,(s\ + ro); Y : B,s'rs's Bisr. + 9 - 1 3 . X : A ( s l+ s o )+ A i s p ' ;Y , : B , s 1 + 8 i s i s 6 . 9-16. Let x: s2s\s,y: s2ssi. X: x'A + AiBi * yB,; Y: 4ro + Bitry'; Z, : s'2C,. 9'17. Lo mismo que la Tabla 9-4 con las variablesde seleccinoR v AND intercambiadas. 9-18.(a) E:1siF:todosl (b)C:lsA.>B (c)A>8siC:l A>BsiC: I o E:l A<BsiC:0 y E:0 9-24. R5 <- R | + R2 R 5 < - c r cR 5 R6 e--R3 + R4

A <8siC:0 A:8siE: I A+AsiE:0

R6 <- crc R6 R5 <- R5 + R6 R5 e- crc R5

9-26. JA : M = BKiprc+ Bi Ktrc;{,*r : A; Bi + A;Ki + BiKi. donde K, es el arrastre de entrada y K,+r el arrastre de salida. 9-27. JA : B'p1 pn * Bipn; KA: p' * Bt2+ Bip1. * 9 - 2 8 . J A , : K A , : E i i E i + t : E i A i ;E t - p u .

Capitulo 10 l0-4' l0-8. f0 - 9 . r]n ceronegativoocurrir despus crculode ( -A) del + ( + B) si A: B. Esto p u e d ee v i t a r s eb o r r a n d o " s i A : 0 c u a n d oA > B . A JB,: y3": y; JA": KA": z; JE : LCour; E : LC[ur+ w. K z2.

D T o : q ^ T o+ P , T 3 ;D T 1 : Q ^ T o iD T 2 : T , + p l T r ; D T 3 : l0- 12. (a) 0 Lo mismoque la Tabla 10-2 I A<-A + E* l.Se Cn, *C,*,, ira3 E 2 A < _ A + B , S < _ c - nE < _ C n + t , 3 S i ( E : 1 ) e n t o n c e si r a 6 ) ( 4 S i ( S : 1 ) e n t o n c e si r a Z ) ( 5 V . 0 ,i r a 0 6 S i ( S : 1 ) e n t o n c e si r a 5 ) ( 7 V*1,ira0 1 0 - 1 4 .I 2 3 4 5 6 7 8 l0-13. Una microinstruccincon 26 ceros. Rl<_Rl,c<__0 Si (S : 1) entonces a 4) (ir .Rl<-crcRl,iraS Rl<-shlfil Rl+-Rl S i ( S : 1 ) e n t o n c e si r a g ) ( Rle-O La siguienterutina comienza aou

1 0 - 1 9 .2 t ( l + k ) . 10-20. TGt : Q^ + T[; TG2: T1 * p,73. l 0 - 2 1 . C o m p l e m e n td e 2 d eA . o 10-22. (r'l ) ( r , - l ) < ( r r ^ - l ) p a r a r > -2 .

10-23. JG1 : q,Ts + S'Z:2 Ta * T6; KG, : 1 * JG2: q"Ts+ Tt+ E'75: KG2: ST2+ T3+ T1 JG, : 57 KG3: ETs + Tj 1 0 - 2 5 T o : - r : 1 , s i( g . : 1 ) e n t o n c e(s r a ? 1 ) d e l o c o n t r a r i o ( i r a i ?6) Tti P<-0, ir a I, Tt: Si ( : 0) entonces a ?e ) de lo contrario(ir a ? (ir ) T z : P e . p * B , A < _A _ l , : - a T 2 _ l A - 2 6 . ( b ) J G t : ( x + z ) T o+ T 2 ;K G , : 1 JG. : (y + z)76 .r Ti KG2: T3 Captuto 11 ll-3. (a) CLE SPA CME SHR 626 (b) CLE SHL s o b r e c a p a c i d a d E iA 6 ,s

5 S R E S P U E S T AA P R O B L E M A S E L E C C I O N A D O S 2 7 S I l-5 I u g ar (b) lugar

I : 3
ll-6

SKI BU\I INP

5 1

SKO BL\ 5 OUT

O c u r r e u n a s o b r e c a p a c i d a ds i l o s s i g n o s d e los dos nmerosson igrales pel ei srgno del resulcado es diferente' ( b ) \ ' a l o r d e A - - ( 0 0 1l ) 1 6: ( 1 7 ) r o

l1-7.

I1-8. {\D BU\

I A PC .\,1.4R B 022 083 B8F2 A832 0 083 021 5083 A937 5 E I 0 I I I A 0000 A937 56C8 D49B A937 B 6800 6400 62W 6080 6008 PC 022 022 022 022 023

II-9. cLA cLE cMA sHR sNA ll-10. ll rs.

I l-l l.

(a) Fqtt2: '4 + A * B, E + arrastre Fqrt3E:.4e4*l (c) Debe detectar el cero positivo y negativo

ll-12.

ORA SWP

B +- M Fqstt: Fqstt: A+-Af Fq6t;. BeM Fqrct2i A+8, Fqrct3 M <- B AND 6

SUB B BeA BSA BPA STO 5

Fqrtf. FqtJ2'. Fq1/3:

B<-M, A<-r A<-A+l A<.A18 A * PC. PC* B(AD) Qottl qtrA\utr: PC <- B(AD)
BSB 5

l1-13. (b) Instruccin: Tiempo(rs):

ADD 6

ISZ 7

Br-rN REG r/O

444

I l-14. SBA puede hacerse de diferentes maneras: (a) use el procedimiento definido en el Problerna 9-25; (b) cambie A y B, luego complemente y sume; (c) forme el complemento de 2 en B como en el Problema 9-29' ADM gts: MAR <- B(AD) Qgla: B <- M ?stsi A <-- B, B <- A Qstti A<-A*B 4sttt A <- B, B <- A Qstz: M <- B, G <- 0 ll-17. JE: ez* Ca2* Aro5* A1uau. KE : et + e2+ C'a2 * A\a5 * A\6a6.

frr

628 APENDICE i l-19. Un total de 12CI.

Captulo 12 l2-3. l2-4. La anchura del bus de datos. bytes. 4.096palabras,8.192

l2-8.ACSZV (a)381000 \,@)900101

\(.)oooolo
(d)0000r0
12-9. (a) 1R <- MIPCI, PC <- PC + | O) IR <- MlPCl, PC <- PC + 1 AR(H) <- MlPCl, PC e PC + | T <- MIFGI AR(L)<-- M[PC], PC <- PC + 1 A <- A * T MIAR] <- A (c) 1R <- MlPCl, PC <- PC + | (d) 1R <* MlPCl, PC <- PC + | T<--B A<-A+l A<-A+T+l (e) 1R +--MIPC| PC <- PC + | ( S i ( C : 0 ) e n t o n c e sP C - P C r 2 , i r a b s q u e d a ) AR(H)<- M[PC], PC+ PC + 1 AR(L) <- MPC), PC e PC + | PC <-.AR 49.

t2-n.

12-12. (b) Relativo:Instruccinde dosbytes, A <- MIFC + AD8]. IR <- MlPCl, PC e PC + | AR(L) +- MlPCl, PC <- PC + | Si AR (8) : 0 entoncesAR (H \ * todos 1 AR<. PC + AR T <- MIARI A+-AlT l2-r3. (a) 00Fn (b) TIFB;(c)7r25 1 2 - 1 4 .C i n c o c i c l o sd e m e m o r i a . 12-18. PC (a) 0l3F a) 67AE (c) 0142 (d) r45A SP Pila

3,{56 5A, 14 3A'58 42,0t,5A, 14 3456 5A, 14 3A54

12-21. (a) PC, A, B, C, D, E, F, G, registro de condicin. (b) Diez ciclos de memoria.

r
R E S F U E S T A S R O B L E M A S L E C C I O N A D O2 9 P SE 6S 12-22. : x Ili:.r: I{i+ I o l j : R : 1 0 + 1 r+ 1 2 + I 1 . . 1 2 - 2 4 . F F m . F F 0 8 .F F l 0 . F F l 8 . t2-25. (a) l6 (b) ll,7 ( c )4 , 4 x 1 6 t2-26. (a) 8 (b) 128pastillas de 16 gruposde 8 pastillas cada uno. Los gruposson selec. cionadoscon un decodificadorde 4 x 16. 12-27. 24 terminales. 12-28. 32 pastillas RAM con un decodificador 5 x 82. ocho pastillas RoM con un de decodificadorde 3 x 8. use la lnea 13 para 032. Rango de direcciones:0000OFFF para la RAM; 1000- 1FFF para la ROM. 12-29. (a) 8, 4 (c) RAM: 0000-07FF; ROM: 4000-4FFF; interconexin: 8000- 800F

Captulo 3 1
13.1. (a) 1,05V (b) 0,82V (c) 0,23V l3-2. l3-3. Is :0,44 mA, Ics : 2,4 mA (a) 2,4mA ft) 0,82mA @) 2,a+ 0,82N (d) 7,8 (e) 7 (b) 3,53 (c) 2,585mA (d) 16 mA (e) 300 O (a) 4,62mA (b) 4 mA

r3-5.

l3-9.

l 3 - 1 0 . 0 . 3v .

l'a

Ind ice

Acceso aleatorio. 306 Acceso directo de memoria. 56g A c c e s os e c u e n c i a l , 3 0 5 Acumulador, 380-406 Adicin,6 con signo complemento de 1, 536_3? con signo complemento de 2, 3;16 con slgno magnitud, 432-41 en serie,278-82 paralela, 160-61 Adicin decimal, 345 Agrupar, 351 A l a m b r e s e n s o r .3 1 0 Algebra de Boole, 36, 4l de dos valores, 39 definicin, 36-39 postulados, 42 prioridad <iel operador, 43 propiedades, 40

simplificacin, 46-48
teoremas,41-42 Algoritmo, 170,423 Algoritmo diseado, 423 Al macenamiento binario, 27 ALU, 373-77,382-83 diseo del, 391-96 A m p l i f i c a d o r s e n s o r ,3 1 0 A\D, 27 A\D alambrado. 97. 594 A\D-OR.INVERTIDA, 98 Aritmtica binaria, 4 Arrastre,123 Aastre de entrada, 384 Arastre de salida. 382. 387-88 bit de condicin del, 397-98 Arrastre nal. 13 Arast re posterior, 164-65 generador de, 165 Arreglo lgico programable, 195 con lgica de control, 429,461-64 programable en el campo, 198 tabla de programacin del, 198-201 ASC III. 21-22.s67 Asigrracin de estado, 236 Base del nmero,5 Base del transistor, 581 BDC. 17

Bifurcacin.486.536 a la subutina, 486 condicional, S36 incondicional. 486.b36 Binario,2 Bipolar,58l BIT, 16 Bit de arrastre,397-98 Bit de comienzo, 568 Bit de parada,568 Bit de paridad, 19 r Bit de signo,396-9? Bit indicador.996.564 BJT,581 Bloqueador, 267 tipo D, 214 tipo SR, 210 Bloqueadorcon compuerta,214 Borrado,2l I Borrado del Bit, 350 Bus,323-24 bidireccional, 525 para el microprocesador, 522-23 Bus de datos,522-23 Bus de direcciones,522-23 Bus de tres estados,599 Bus direccional,525 Bus I/ O,522-23 Byte,528 Cadena de caracteres, 348 Calculadora, 3 Caminode datos,373 gatillado del, 374 Campo,37 Capacidadde carga,581 CpsulaROM,554-55 Catacter,2l Caracter de sincronismo,567 Caracterstica, 345 Caractesticadel diodo.585 paralelo, 270,276, Cargaen 2gl Celdabinaria.23 Ceronegativo, 16,33?

Ii

;{
.1
i

ct,62

Ciclo de bsqueda, 360-492 Ciclo {e ejecucin,361-494 Ciclo de escritura. 303. 531

630

-_-..--.-.-"..--<_

,\OCE

631

\l

Ciclo de lectura. 302.530 Ciclo de memoria.305.530 toma del, 571 C ircuito aritmtico. 383 388-89 diseodel, 3&{-86, 120-21 Cicuito combinacional, anlisis del. 133-35 o l s e n ol.z l - I Z Z 28 Circuito de conmutacin, Circuito digtal,584 390 Circuito lgico, diseodel, 390-93 C i c u i t oM S I , i 6 0 - 2 0 1 Cicuito NAND de multinivel, 136 C i r c u i t oN O R . 9 4 - 9 6 anlisis del 146-49 multinivel. 144-46 Circuito NOR de multinivel, 144 208.225 C ircuito secuencial. anlisis,224-30 asincrnico,208 -224 con temporizacin, 209 diseodel, 240-46 'sincrnico, 208 Circuitos integradosdigitales,62, 579 Circuitos LSI, 160-201 CicuitosNAND,90-94 anlisis,141-46 multinivel, 136-40 2W' 224 temporizados, Cicuitos secuenciales cMos,62,579,608 circuitoslgicos,609 , Codificadorde prioridad, 180,552 Cdigobinario, 16 Cdigocargado,18 Cdigocondicional,396 tres, 17 Cdigode exceso Cdigode instruccin, 352 532 Cdigode operacin,352, Cdi go de tarjeta, 21-22 Cdigogay, 20 Cdigohexadecimal,485,538 Cdigoreflejado,20 Cdigos,16-22 Cdigosalfanumricos,20-21 ASC II,22 cdigode tarjeta, 22 E B C D I C , 2 2" Cdigosbinarios, 16-22 alfanumricos,20-22 decimal,17 Cdigosde deteccinde errores,19 17-18 decimales, Cdigos Coeficiente,345 S6 Coincidencia, Colector,582 Comandode retencin,570 Comparador,170 Compaadorde magnitud, 120,205 Comparar,398-404 Complemento,38-56 de una funcin, 48-49 Complementode bit, 350 11-12 Complementos, sustraccin con. 12-15 LSI,518 Componentes Comprobarparidad, 153

Compuerta, 29-30 Compuerta AND, 29 Compuerta de colector abierto, 592-96 bus comn de la, 595 lgica alambrada de la, 594 Compuerta de poste totmico, 596 Compuerta de tres estados, 599-600 Compuerta NAND,59 smbolos grficos, 90 Compuerta NOR,59 smbolos grficos, 90 Compuerta OR, !9 Compuerta separadora, 58-6 I Compuerta separadora de bus, 524-25 Compuerta universal, 139-144 Compuertas de circuito integrado, 63-64 Compuetas lgicas, 529-58 Compuertas lgicas digitales, 58, 59 Computador,2-3 diseo del, 357 -ffi, 477 -503 Computador anlogo, 2 Computador digital, 2-3, 478-489 Condiciones de no importa, 103 Configuracin de las funciones de Boole, 45-46 con AND-OR-INVERT, 95-101 con NAND,90-94 con NOR,94-98 con OR-AND-INVERT, 98-101 producto de sumas, 86-89 suma de productos, 86 Configuracin de dos niveles,87, 96-98 Conjunto cerrado, 40 Consola de computador, 512 Constante de tiempo, 591 Contador, 251 auto comenzante, 254 BDC.284.290 binario, 282-287 diseo del, 251-55 Johnson,297 N. mdulo- 292 rizado.282 sincrnico, 286 Contador asincrnico, 283 Contado autocomenzante, 254 Contador BDC, 284-290 Contador bina rio, 251, 282, 287 con carga en paralelo, 291 Contador creciente decreciente. 283. 287 Contador de anillo, 297 final conmutado, 297 Contador de datos, 538 Contado de N mdulos, 292 Contador de rizado, 282 Contador del programa, 359 Contador Johnson, 297 Contador sincrnico, 286 Control conectado o alambrado. 426 diseo del. 439-458. 503 ejempio det,431-452 Contol condicional, 332 Control del microprograma, 426, 430, 441 del computador,SCT-12 del CPU,468-71 del oocesador. 447-49 ejemplo, t41-46

6.12 tNDtcE
(lrrntrol del Pl,A, 126,429,461 e j e m p l o , 4 6 1 - 6 4 ,5 0 3 - 0 7 Control del procesador, 447 Controlador del contado de anillo, 42? Conversin binaria a decimal, 206 Conversin de basede nmeros, 7-9 Conversin entre cdigos, 130-162 C o r r e c c i nB D C , 1 6 7 Corriente.58l ( l P ( ' e rP u l s o s d e r e l o j ) C P L i , 3 7 2 ,5 2 8 Cristal, 527 Cuadrados adyacentes,77-81 Datos decimales,343 I)atos no numricos. 348 Decimal codificado n binario, 18 Decodificador,171 BDC a decimal, 174-75 BDC a siete segmentos,155 con entrada de activadora, 178 c o n f i g ' u r a c i n ,1 7 6 I J e c o d i f i c a d o rr d e m u l t i p l e x o r , 1 7 8 lJecremento, 329 U e m U l t l p l e X o r ,1 / i D e s p l a z a m i e n t o a r i t m t i c o , 3 41 Desplazamiento circular, 403 Dragrama de estado,227 Diagrama de estadode control, 437-39 Diagrama de secuencia de tiempo, 30, 424 Diagramade Veitch, 75-114 Diagrama de Venn, 44 Diodo, 584 Dip,31 D i r e c c i n ,3 0 1 Direccin de bifurcacin, 469 D r r e c c i nd e m e m o r i a , 3 0 1 Direccin de retorno, 467,547 Di reccin directa, 354-55, 540 l)ireccin efectiva, 542 Di eccionamiento indexado, 543 Direccionamiento indirecto, 543 Di reccionamiento relativo, 541 Disco Fioppy,569 D i s e od e l c i r c u i t o , 4 7 7 D i s e o d e l s i s t e m a ,4 7 7 D i s e o l g i c o ,4 7 7 Diseo igico de control, 423 D i s e o l g i c o d e l p r o c e s a d o r ,3 7 2 Disipacin de potencia, 68, 581 Disparo.2l6 D i s p a r , ,d e l o s f l i p f l o p s , 2 1 6 Disposit ivo de entrada, 3 D i s p o s i t i v od e s a l i d a , 3 Drenaje. 605 DTL,5;9 compuerta bsica,586 compuerta modificada, 587 Ilualidad,4l EAROM, 188 EBCDIC, 21-22 ECL,62,579 compuerta bsica de, 600 Ecuacin de estado,228 diseo de, 225 Ecuaciones de entrada, 230 Electrnica, 579 Elemento de identidad, 36 Elemento verdadero,/complemento, uno,/cero, 385 Emisor,581 Enlace,562 traslerencia con, 56ll-64 Entrada de carga, 2?0 Entrada directa de puesta a cero,223 Entrada en serie,273 EPROM, I88 Equivalencia, 56-59 Escritura, 301 E s c r i t u r a d e m e m o r i a ,3 0 : t Estad<, 20fl F l s t a d od e a l t a i m p e d a n c i a , 5 2 5 , 5 7 0 Estado de espra,53l Estado invlido, 249 Estado no usado, 246 Estado presente,226 Estado siguiente, 226 Exponente, 346 FA {r cr Sumadorcompleto F a m i l i a s l o g i c a sd e C I , 6 2 , 5 8 9 caractersticasde, 69-70 niveles de voltaie. 6b Fet F l a n c c r n e g a t i v o , 2 7 7- 1 8 F l a n c o p o s i t i v o ,2 1 7 - 1 8 FIip-flop,210 circuito bsico del, 2lC ecuacin caracterstica, 214 tabla caracteristica, 214 temporizado, 212 acopladodirectamente, 210 entradas directas del, 223 tipo D, 213 de disparo por flanco,22I tabla de excitacin, 237-39 fnciones de entrada, 230 tipo JK, 214 maestro esclavo,218 tipo RS, 212-13 disparo del, 216 tipo T, 216 Flip-flop D, 213 disparo por flanco, 221 F I ip-fl op disparado por flanco, 221 -23 Flip-flop JK,2l4 maestro esclavo,218 F l i p - f l o p : n a e s t r o e s c l a v o ,9 1 8 - 2 0 Flip-flop RS, 212-13 Flip-flop T, 216 F lip-fl op tempo rizado, 212 Flujograma, 425 Flujo magntico,309 Formas cannicas,49-54 conveisin entre, 53-54 Fomas no degeneradas, 9?-98 Formas normalizadas, 54-55 Formato de datos, 483 Formato de instruccin, 353, 483, 532 FPLA, 198 Fuente, 605

INDTCE 633
F u n c i n d e B o o l e .{ ' 1 9 c o m p l e m e n t od e . 1 S ' 1 9 confiS'uracin.16-1i simPliliacllrl {;'li. ;i , t a b l a c l e\ c r d . r d . - l i F u n c i n d e c o n t r o l . 3 1 8 .3 2 0 ;1 1 l i i 1 , 1 |:.3 2 F u r . r c i o tp ia r . t i i . 1 1 . F u n c i o t r d e p l a n i m e t r a ,4 7 0 F u n c i o n e sd e ' n t r a d a , 2 l l 0 F u n c i o n e sd e e q u i v a l e n c i a ,l ' 1 8 - 5 : l L Funciones SI: a c c e s od i r e c t o d e m e m o r i a , 5 6 9 - 7 ' 1 arreglo Igico programable' 195-98 e i n t e r c r n e x i od e c o m u l r i c a c i o n n s e r i e . n -68 ;-r6 interconexiirn de entrada l- salida, 5 9 - 6 0 ,5 6 9 i n t e r c o n e x i np e r i l r i c ae n p a r a l e l o , 62-6 m e m o r i a d e a c c e s oa l e a t o r i o , 3 0 0 - 3 1 2 ' 55'1-55 m e m o r i a d e s o l o l e c t u r a , l f l 8 - 9 5 .5 5 5 - 5 6 microcomputador, 521-24 m i c r o p r o c e s a d o r ,5 2 6 - 3 0 m i c r o p r o c q s a d o rd e u n g r u p o d e b i t s , ; ] 7 7 ,: 1 7 9 receptor. trasmisor, asincrono, 501 s e c u e r i c i a d o rd e l m i c r o p r o g r a m a , 4 6 4 - 6 8 u n i d a , l p r o c e s a d o r a ,2 6 8 - 7 7 ,4 0 1 - 0 6 u n i d a C p r o c e s a d o r ac e n t r a l , 4 6 8 - 7 1 , 499-i;03, 28-30 5 F u n c i o n e sM S I : acumulador,'106-17 codificador, i77-80 c o d i f i c a d o r d e P r i o r i d a d , 1 8 0 ,5 5 2 comparador de magnitrrd, 170-71 c o n t a d o r , J o h n s o n ,2 9 7 c o n t a d o r e s ,2 8 2 - 9 2 decodificador, lTl-?2 d e m u l t i p l e x o r e s ,1 7 7 - 7 8 g e n e r a d o rd e a r r a s t r e p o s t e r i o r , 1 6 4 - 6 5 m e m o r i a d e a c c e s oa l e a t o r i o , 3 0 0 - 3 1 2 , 554-55 5 memoria de solo lectura, 188-95, 54-55 multiplexor, 181-83 -?o r e g i s tr u , 2 6 5 registro de desplazamiento, 399-401, 272-78 s e p a r a d o rd e b u s , 5 2 4 - 2 5 smador BDC, 167-69 sumador binario, 161-62 u n i d a d a r i t m t i c a l g i c a , 3 9 2 - 9 3 ,3 9 3 - 9 4 Ganancia de corriente DC' 583 Garanta de bus, 570 Geneador de paridad, 153 Cenerador de reloj, 478 Habilitacin de interrupcin, Habilitacin de memoria, 308 Habilitar (o activar), 177,182 HTL,508 I,,,O AISLADO, I' L,62, 589 compuerta bsica de, 589 551 [- L (cr-nt.l interconexin de. 59() I O aislado de, 560-61 Implicacin.56-57 Implcito, 3{. 5.1t) h r c r e m e n t o ,l l 2 9 4 Indicacin de cero. ;l9ti-97, 08 Indicador, 538 Indicador de pila, 5.1i1-44 Indicador de polaridad, 66 I n d i c a d o rd i n m i c o , 2 1 3 Inlbrmacin binaria, 317 Inlormacin discreta, 1 Inhibicin,56-57 Instruccin de movimiento, 535 I n s t r u c c i < i n d e o m i s i n , 1 U 9 ,5 3 6 Instruccin de salto, 536 I n s t r u c c i o n e s d e c o m p u t a d o r , 3 5 3 ,4 8 2 ,5 3 ? tipos de. 1135 Instrucciones de entrada-salida, 484-488 Instrucciones de referenciade memoria, '183-84 Instrucciones de relereniade registros, 483, 48l Instrucciones de tipo de control, 535 Instrucciones de tipo operativo, 5ll5 Instrucciones de tipo trasferencia, 5llir Integracin a escala mediana, 32 I n t e g r a c i n a g r a n e s c a l a ,3 2 Integracin en pequea escala,32 Interconexin de entrada y salida, 559-69 Interconexin en serie,565 Interconexin perifrica, 562 Interconexin perifrica en paralelo, 562 I n t e r c o n e x i n p r o g r a m a b l e , 5 1 9 ,5 5 9 Interrupcrn,549 prioridad de la, 551 Interrupcin vector, 550 Inverso, 37 Inversor, 39 L e c t u r a , 3 0 l , 3 2 6 - 2 7 ,5 2 6 , 5 3 0 Lectura de memoria, 304 Lectura destrtctiva, 303 L e n g u j e d e r e g i s t r o s ,3 1 8 Ley asociativa, 36 Ley conmutativa, 37 Ley distributiva, 37 Libro de datos, 201-02 Lifo, 465 Literal, 97 L g i c a a l a m b r a d a , 5 9 4 ,6 0 4 Lgica binaria, 26-27 definicin de, 27 Lgica combinacional, 120 c o n d e c o d i f i c a d o r e s ,1 7 6 - 7 7 con MSIy LSI, 159 con multiplexores, 184-85 con PLA, 198-201 con ROM, 190-93 Lgica de diodos y transistor (uer DTL) Lgica de emisor acoplado (uer E CL ) L g i c a d e i n y e c c i n i n t e g r a d a ( ' e I r L ) L g i c a d e r e g i s t r o s ,3 1 6 L g i c a d e r e i s t e n c i ay t r a n s i s t o r ( u e r R T L ) Lgica de transistor-transistor, (uer TTL) Lgica de umbral alto, 588

-1'

I
634
INDICE (c Microprocesador ont.) conexinde memoria,557-58 instruccioned, S34-39 organizacindel, 528-30 secuenciamiento 531-34 del, seales contol, 526-28 de Microprocesador un grupode bits, 3?6-79 de Microprogram 430,444,449 a, Microprogramasimblico,444 Minuendo,6 Modo de empobrecimiento, 605 Modo de enriquecimiento,605 Modo de registro,540 Modo inmediato,540 Modosde dieccionamiento, 539 de pginaceo,541 de pginapresente, 541 directo, 540 implicado,540 indexado,543 indirecto,543 inmediato, 540 registrode, 540 registrobase,543 registro indirecto,549 relativo,541 MOS.62.579 compuertabsica,606-08 (uer MOS complementado CMOS) MSI,32 Multiplexor, 181 configuracincon, 184-85 Multiplexor digital, 181 M u l t i p l i c a c i n , 64 5 2 , Multiplicacinbinaria,452 Multiplicador,6, 453 Multiplicando,6, 453 Multiprocesador, 574 522, MUX (uerMultiplexor) NAND.56-60-61 NOR,56-60 N O R e x c l u s i v o5 6 - 5 9 . Normalizacin. 347 NOT,27 Notasde aplicacin, Nmeropolarizado Nmeros binarios, 4-6 complemento 1 de, complemento 2 de. conversin 7-9 de, Nmerol decimales. 4 a conversin binario,7-9 complemento 9, 12 de complemento 10,1l de Nmeros hexadecimales, 5-6 conversin binario,10 a Nmeros octales, 6 conversin binario,9 a conversin decimal,8-9 a Operacin,355 Operaciones registro, de 498 Operaciones lgicas, 55-57 Operador binario,36 Operador remplazo, de 320 oR,54 OR.AND-INVERTIDO. 8 9

Lgica negativa,64-66 simbolos grficos, 66 Lgica positiva, 64-66 Lgica secuencial, 208 ' configuracin,270-72 de contol, 426 sistemadigital, 316 LSI, 32 Lleva final de reinicio, 14 M (uerPalabr de memoria) Macrooperacin, 356 Macrooperaciones lgicas,318-330 Manipulacin algebraica,47-48 Mantisa,345 Mapa de direcciones memoria,556 de Mapa de Karnaugh, 75 Mar,302 Margende ruido,69,581 Mscara,350 MBR,302 Memoria: acceso aleatorio,305 acceso secuencial, 305 circuito integrado,306-08 2 puertas,379 lectura solamente,188-95 ncleos magnticos, 308-312 pila de, 544 tafin,377 tiempo de acceso, 305 voltil, 305 Memoia de circuito integrado,306-08 Memoiade control,430 que sepuedeescibir, 430 Memoria de dospuertos,379-80 Memoriade ncieos magnticos, 303,308-312 llf emoriade slolectua,188 con lgicacombinacional, 190-94 en lgicade control, 430,443,469, 508 tabla de verdad.193 tipos de. 194-95 Nfemoiiadei programa,520 Memoriatapn.377 Memoriavoltil, 30s Mtodoclsico, 160 Mtodode McClusky-Quine, 105 Mtododel mapa,75 versiones alternas,113,114 Mtododel tabulado,105 Microcomoutador, 521-24 Micoinstiuccin. 430 campode. ,1.15 Microoperaciin.317 aritmti.ta.327 desplazarpiento, 332 lgica,330 trasferencia entreregistros, 319 Microoperacin aritmtica,318-329 Microoperacin desplazamiento, 318, de 332 aritmtica,341 lgica,352 Macrooperaciones lgicas,318-330 Microprocesaclor, 526 comnnicacin i O, 560-61 I

!i

&

r+
*, * .'
li

tNDtcE 635
OR+cius:r':. i64i confrg;:ac:r:..1.1r3 . . 1 : . c : o n e^ +.i - i : -{ O r g a : r l z : c : o n c i em e m o r l a . 5 4 O r g a n l z a c : o nd e l b u s . 3 i + O r g a n : z a c: o : , d e i c o n t r o l , 4 2 6 - 3 1 O r g a n r z a c : o n d e l p r o c e s a d o r ,B ? 3 Pgina cero,5.ll . Pgrna presente,541 Palabra.188,300 P a l a b r a d e c o n t r o l , 4 0 1 .4 3 0 Palaba de memoria. SiF Palabra lgica,352' lgica negativa, 64-66 lgica positiva, 64-66 Pan!_alla de siete segmentos, 155 Par Darlinston. Sgf Par de registros. 529 Pastilla.3l Pastilla de hilera doble. g1 Pastilla de microcomputador, 5lg l'astllla plana, 31 Pastilla RAM, Sb4-55 P i l a . 4 6 5 .5 4 4 Pila de memoria. 544 Pila de registro.46b Pila inseriada, 467.549-46 PLA, 195 Polaridad leica.65 Poner a cero.'52? Poner a uno el bit P. 34g Postulado. 36 Postulados de Hunt ington, 3g .l'restar. 127 Primers implicados, 105 e s e n c i a l e s .l l 2 Prioridad del operador.43 P o c e s a d o rd e d a t o s , 4 2 4 Producto de sumas. bS-86 Producto de trminos mximo\, b3 Producto normalizado. 50 Producto velocidad potencia, 591 Pom. 194 Registro base (conf. ) dieccionamiento del, 548 r Registro canalizador. 4?0 Registro de almacenamiento, 300 Registro de condicin. 396 Registro de desp^la-zamiento h i ft er r, 374-7 (s orseno del. 3gg Registrode desplazamiento (shifter register), 272 bidieccional, 2?6-7g ^ .concarga en paralelo,276_7g Hegistro de direccin. B0l Registro de direccin de control, 442 Registro de direcciones de memria, g0. g0 (eglstro de instruccin, 359,491 eglsto cle memoria, 800, 925 Registro de salida, .f{it -g2 Registro indice. b42 Registro indirecto, bg8. bSg Registro secuenciador.'427 -- .ejemplo de control, 452_60 Keglstro separador de memoria. 903, 4g0 Kegstro acumulador, 380, 480 diseo del. 406-17 Registros de entada, 481-g2 R e g r e s od e l a s u b r u t i n a , 5 4 6 - 4 9 Reloi. 526 Reloj'maestro, 2Og.478 Representacinde signo R e q u i s i c i n d e . i n t ' e r r u p c i n .5 2 2 - b S O equtslclon del bus. 570 R e s i s t e n c i a .5 8 1 R e t a r d o . d ep r o p a g a c i n , 6 8 , 5 g l Keverslon de hlstresls.309 Rom programable, 1g4 Rom (uer Memoria de slo lectura) RTL,579 compuerta bsica de, 5g5 Sac.ar de Ia pila, 468.544-46 Sallda en serie, 273 Secuenciade tiempo. 2gb S e c u e n c i ad e t i e m p o y c o n t r o l , 4 8 9 - g 0 secuenclado.466 Secuenciador del microprograma. 464 S e g u l c t o rd e e m i s o r . 6 0 0 Seleccin de memoria, 306 S e l e c c i o nd e p a s t i l l a . 5 5 4 Selector de dtos, 18i lemiconductor de xido de metal (uer MO S ) Seal binaria, 28-29 Seal de alto nivel. 63. 580 Seal de bajo nivel, 63,580 Sealde listo,531 S e a l e s d e t i e m p o . 2 9 6 .4 9 I Separadorde bus. 524-25 Signo complemento de 1. 335 Signo complemento de 2. 33b Signo complemento de g, 331 Signo complemento de 1,344 S i g n o m a g n i t u d , 4 3 2 - 4 1 .3 3 b S i s t e m ad i g i t a l . l - 2 S o b r e c a p a c i d a d ,3 3 9 bit de condicin. 396-97 Sondeo. 552 SSI,32 Subrutina de llamado. b46-4g

i'' 1l I'

F*ll;r8:#

arrastre, 162

Puesta a cero, 210 Pulsos de reloi, 20g Punto fiio. 334 Punto fltante, 34b normalizado, 347 Punto radical, 334 Radical. b R a z b a s e ,5 Ralu, 376 Ram.519 R a m d e C I , 3 0 6 .5 b s R e c o n o c i m i e n t o e i n l e r r u p c i n . 5 2 7 ,5 5 0 _ 5 1 d reoucclon oe estado.231 R e g i na c t i v a , 5 8 2 Regin de satuacin. 5g3 Registro,23-24,266 ^ .concarga en paralelo, 267 K e g r s tr o a c u m u l a d o r . 3 8 0 - 4 9 0 d i s e od e l , 4 0 6 - 1 7 R e g i s t r o b a s e .5 4 3

636

INDICE Tipo de circuito integrado(cont.):' 74157 r82 74161 nr 74175 267 74182 165 74194 276 745281 501 74283 161 8080,/95 528 8X02 464 82583 169 825100 196 9408 4U Toma de ciclo,5?0 Trasferencia,56-57 Trasferencia bus,392 de Trasferencia memoria, de 325 Trasferencia DMA, 559,5?1-74 Trasferencia en paralelo, 26?-68 Trasferenciaen ierie, 273 Trasferencia entre registros, 24-26,.B1g TrasferenciaI,/O directa, 563 Trasfbrmacin cdigo,'469, I de 5I Transisto,581 caracteristicas,53l cicuito del, 582-85 Transistor de juntura, 581 Transistor M O S, 605-607 Transistor Schottky, 598 Tasmisin asincrnica,567-68 Trasmisinsincrnica, 566 Tri estado,599 "tTL,62,579,591 colectorabierto,592 Schottky, 70,597 serie1400, 63 normalizada, 70,591 tres estados, 599 postetotmico, 600 TTL Schottky,70,592, 598 UART,5O2 Un flip-flop por estad,o,427-29 ejemplo,439-41 Unidad aitmticalgica,(uerALU) Unidad de control,503-512 llnidad de memoria, 300-306 ejemplos, 306-312 Unidad multiplicadora,452-460 Unidadprocesadora, 401 controlde,447 Unidad procesadora central,372, 528 Unipolar,581 Varidble binaria,2T Variablede Boole,38 Variablede tiempo,358 VLSI,32 Voltaje,582 \oltajeumbral,605 X O I t ( r ' e rO R - E x c l u s i v o )

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Suma aritmtica, 335-3E Suma binaria, 336 Suma de productos,55-86 Suma de trminos mnimos,51 Sumaen seie.'278 Suma normalizada,S0 Sumador, BDC,167 binario, 160 complementode 2, 340 completo,125-27 decimal, 166 en serie.279 medio, 123-24 paralelo.161 signo magnitud,432-41 SumadorBDC, 167-69 Sumadorbinario. 161 Sumador'compleo;126 Sumadordecimal, 166 Sumadormedio, 123 Sumadorparalelo, 160-61 con arrastre posteior, 1&5-66 Sumadorsustractor,388-90, 432-41 Sumando,6 Sustaccin,6,387 con sigrrocomplementode 2, con signomagnitud, Sustractor,l2? completo,128 medio, 128 Sustractorcompleto,128 Sustactol medio,128 Sustraendo, 6 Tabla de estado.226 Tabla de estadode control, 499-461 'fabla 237-39 'Iabla de excitacin, de verdad,27-28-43 del programa PLA, 198-2 del Tabla faDlerode clrcultosrmpresos,524 I elermpresoa.481 TeletiDo.568 Tmrema de De Morgan .42-45-49 Trmino del producto. ' i96 T r m i n om i i m o , 5 0 T r m i n om n i m o , 5 0 Tiempode acceso, 305 Tiempo de bit, 276 Tipo de circuito inregrado: 10102 64 1010; 64 2901 379 2910 464 4002 64 4002 64 4022 299 7400 64 7404 64 7442 176 267 74i5 7485 r7l 74185 205 7487 418 7490 284 74138 174 ;.1148 180