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Chapitre 9 : Les Interruptions et le circuit PIC 8259

Objectives
Les objectifs de ce chapitre sont:
- Expliquer comment IBM-PC excute les interruptions en utilisant

Section 9.1: Section 9.2: programmable Section 9.3: Section 9.4: PCs

Les interruptions avec le P8088/86 Le Contrleur dinterruption PIC8259 Le PIC8259 dans 8088-IBM PC/XT Les interruptions avec les P80x86-

la table des vecteurs dinterruptions et les routines dinterruption.


- Lister les diffrences entre interruptions et les instructions CALL. - Diffrencier entre les interruptions Hardware et Software. - Examiner ISR (Routine Service dInterruption) pour une interruption

donne
- Dcrire la fonction de chaque PIN du PIC 8259. - Expliquer lobjectif des 4 mots de contrle du PIC 8259 et

montrer comment sont-ils programms.


- Montrer comment le PIC 8259 est interfac dans IBM PC/XT et

IBM PC/AT
R. Beguenane, UQAC, 2002/2003 Systmes microprocesseurs R. Beguenane, UQAC, 2002/2003 Systmes microprocesseurs

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Section 9.1: Les interruptions avec le P8088/86


Cest quoi une interruption?

Les interruptions avec le P8088/86


ISR (Interrupt Service Routine)
Pour chaque interruption, il existe un programme associ avec, qui sexcute pour effectuer un service donn (ISR). Les adresses de ISR sont donnes par IP et CS (2 octets chacun), stockes au bas de lespace Mmoire pour la Table des vecteurs dInterruptions 1024 octets sont rservs
000C 0008 0004 0000

CS IP

INT FF

Cest un avnement extrieure qui informe la CPU quun circuit externe (DMA, E/S, ) a besoin de son service.

Le P8088/86 est muni dun total de 256 interruptions: INT 00, INT FF, appels parfois TYPEs. INT N Quand une interruption est excute, le P automatiquement sauvegarde Dans la pile les registres FR, IP, et CS, et se dirigera vers une location Mmoire dont ladresse physique est : 00004 x NN, NN tant le numro de linterruption [NN = 0 FF].
INT 00 INT 01 INT 02 INT NN INT FF

Diffrence entre INT et lInstruction CALL FAR


1. Call Far sauvegarde CS et IP et saute vers nimporte quelle location de la mmoire 1Mo. Alors que INT NN saute vers des locations fixes dans la Table des vecteurs dInterruptions pour obtenir ladresse de ISR. 2. Call Far est utilise par le programmeur en une squence dinstructions (de son programme). Alors quune interruption hardware peut attirer lattention de la CPU a nimporte quel moment. 3. Call Far ne peut tre masque contrairement INT NN.

Addresse Logique
0000:0000 0000:0004 0000:0008 0000:[00NNx4] 0000:03FC

CS IP CS IP CS IP

INT 02 INT 01 INT 00

NMI
Single_Step

/0

Table des vecteurs dInterruptions R. Beguenane, UQAC, 2002/2003 Systmes microprocesseurs

4. Call Far sauvegarde CS et IP de la prochaine instruction alors que INT NN, sauvegarde aussi FR. 5. Call Far RETF INT NN IRET Systmes microprocesseurs

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Rachid Beguenane

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Les interruptions avec le P8088/86


Catgories dinterruptions
INT NN est une instruction 2 octets (Opcode + Nombre). Il existe 256 INTs (Software + Hardware)

Les interruptions avec le P8088/86


Interruptions Software
ISR est appel suite lexcution dune instruction INT NN Exemples: Appels DOS (INT 21H), Interruptions vido (INT10H), Quelques INT NN sont prdfinies comme INT00 (/0), 01(Trace), 03(Point darrt), et 04 (dpassement). Les autres (05 FF) sont utiliss pour implmenter des interruptions Software et Hardware.

Interruptions Hardware

INTA, INTR, NMI 1.

Output de CPU Input vers CPU et Masque par CLI et STI Input vers CPU et non Masque Finir linstruction en cours. PUSH FR, CS, IP dans la pile Saute la Table des vecteurs dInterruptions Chercher CS:IP pour excuter lISR associ A la fin dISR linstruction IRET de la pile FR CS, IP. CPU POPer

Interruptions et le registre FR
Une INT02 (embarqu) est dsigne par Intel dans les P80x86 pour NMI. Quand NMI est active (haut), CPU location mmoire 00008 pour obtenir CS:IP (00008:0000B) de la ISR associ NMI. Avec INTR plusieurs types sont associs (INT NN), via PIC8259. 2. 3. 4. 5. 6.

15

11

OF

IF TF Trace (Single-Stepping) Excution instruction/instruction Pour voir le contenu des Registres.

Processus dInterruption ISR


1. 2. 3. 4. 5. 6. FR Pile (SP SP 2).

CPU continue son programme normalement.

IF et TF 0 Le systme ignore les INTR et dsactive les Single-Stepping pendant lexcution de ISR CS Pile (SP SP 2), IP Pile (SP SP 2). Le type dINT (NN) x 4 pour obtenir ladresse (CS:IP) de lISR de la Table des vecteurs dInterruptions. CPU commence excuter le programme ISR ( partir de CS:IP) La dernire instruction dISR est IRET pour: Pile CS, IP, FR.

Ignorer INTR, pas deffet sur NMI CLI IF=0 STI IF=1 Permettre les INTR

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Systmes microprocesseurs

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Les interruptions avec le P8088/86


Les fonctions de INT 00 INT 00 (Division / 0) INT 04
MOV XOR DIV AL, 87h CL, CL CL

Les interruptions avec le P8088/86


INT NN
INT 05 INT 06-07

Des taches prdfinis

CS:IP
F000:FF54 / F000:FEA5 F000:F987 / /

Objectif
Imprimer lecran Rservs IRQ0 de PIC8259 (INT BIOS Timer) IRQ1 de PIC8259 (INT BIOS Clavier) IRQ2 de PIC8259 (Rserv) IRQ3 de PIC8259 (Rserv pour Port Srie COM2) IRQ4 de PIC8259 (Rserv pour Port Srie COM1) IRQ5 de PIC8259 (Rserv pour Disque Dur XT)
0000:0000 E8 56 2B 02 56 07 70 00 C3 E2 00 F0 56 07 70 00 0000:0010 56 07 70 02 . 0000:0020 A5 FE 00 F0 . ISR(INT00) CS:IP = 022Bh:56E8h

EXEMPLE
C> debug -D 0000:0000-002F

INT 00

ISR(Message: DIVIDE ERROR)

INT 08 INT 09 INT 0A

INT 01 (Single-Stepping)

1. 2.

TF du FR 1 CPU CS:IP = 00004 pour chercher ladresse de ISR associ (DUMPer le contenu des registres sur lcran) CPU CS:IP = 00008 ISR associe

INT 0B INT 0C INT 0D

INT 02 (NMI) INT 03 (BreakPoint)

Si le Pin NMI est 1

INT 0E INT 0F INT 10

F000:EF57 0070:0147

IRQ6 de PIC8259 (Lecteur Disquette) IRQ7 de PIC8259 (Port Parallle Imprimante LPT1) BIOS Vido E/S

ISR(NMI)

CS:IP = F000h:E2C3h

ISR(INT08)

CS:IP = F000h:FEA5h

Comme INT 01 mais arrt aprs un bloc dinstructions

Debuguage
8 x 4 = 20H

INT 04 (Dpassement)

Dpassement de capacit pour les nombres signs Linstruction INTO tester OF. Si 1 INT04 activ (CS:IP=00010H) Sinon INTO NOP
MOV AL, +87h MOV BL, +64h ADD AL, BL INTO

INT 86-FF INT F1-FF

/ /

Interprteur BASIC Non utilises

NOTE: INT00 07998H Espace MS DOS NMI FE2C3H Espace BIOS ROM

Message affich

Systme dInterruption dIBM PC/XT


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Section 9.2:

Le Contrleur dinterruption programmable PIC8259


Pour permettre dtendre le nombre dinterruptions Hardware
VCC GND
IR7 IR6 IR5 IR4 IR3 IR2 IR1 IR0

Le Contrleur dinterruption programmable PIC8259


Initialisation du PIC8259
Il existe 4 mots (octets) de contrle associs avec PIC8259 ICW3 est seulement utilis en mode Matre (Cascade). D2 0 D1
SNGL

Pourquoi PIC?

CS WR RD D7 D6 D5 D4 D3 D2 D1 D0 CAS 0 CAS 1 GND

1 2

28

PIC 8259A
14 15

VCC A0 INTA IR7 IR6 IR5 IR4 IR3 IR2 IR1 IR0 INT SP/EN CAS 2

A0

P I/F

D7 .. D0 WR RD INTA INT CS SP/EN

A0 0

D7 0 ICW1

D6 0 0 1

......
LTIM

D0 ICW4

CS
0 0 1
NOTE:

A0
0 1 x

Initialisation
ICW1 ICW2, ICW3, ICW4 8259 non slectionn

8259A

CAS 0, 1, 2 (I/F Cascade) Pour les P80x86

Toujours 1 pour ICW1 ( diffrencier de OCW2) 1 Trig Niveau (IRx) Sinon Trig Edge

1 pas besoin de ICW4 0 mode Cascade Sinon PIC est seul

Si A7-A1 = 0010011 permettent de slectionner PIC8259 les adresses de ICW1, 2, 3, 4 sont: 26H 27H ICW1 et ICW2, 3, 4

Circuit PIC 8259


CAS0, 1, 2: Des PIC8259s en cascade pour tendre le nombre dinterruptions du P8088/86 jusqu 64. En mode Esclave, les CAS0,1,2 sont ignors. SP/EN (Slave Programming/Enable): (SP/EN =1 Matre, SP/EN = 0 Esclave).

A0 1

D7 T7 ICW2

D6 T6 T5 T4

...... T3

D2 T2

D1 T1

D0 T0

A noter que ICW2, 3, 4 ont une mme adresse Aprs la programmation de ICW1, cest autour de ICW2, ensuite ICW3, ensuite ICW4 (au besoin).

IR0-IR7: Interruptions Hardware. Si 1, le P8088/86 saute vers la location de linterruption correspondante. Pour chaque IR existe une adresse physique correspondante dans la Table des vecteurs dInterruptions R. Beguenane, UQAC, 2002/2003 Systmes microprocesseurs
INT NN

IR X (X = 000

111)

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Le Contrleur dinterruption programmable PIC8259


A0 1 D7 S7 D6 S6 S5 ...... S4 S3 D2 S2 D1 S1 D0 S0 ICW3 utilis uniquement quand plusieurs
PICs sont cascads. Un PIC 64 Interruptions Hardware. 8 PICs

Le Contrleur dinterruption programmable PIC8259


Exemple
Initialisation du PIC8259 avec les donnes suivantes: CPU8088/86, Seul (pas de Cascade), IRs en Trigger Niveau, INT50H sur IR0. Le PIC8259 tant en mode Buffer Esclave avec EOI normale.

ICW3 (Mode Cascade Matre) ICW1


1 IR X possde un circuit esclave

000 1 1 0 1 1 01010 000 0000 1001

1BH 50H 09H

(Besoin du ICW4, PIC Seul, 0 pour x86, IRx Trig Niveau, 1, 000 pour x86) (000
IR0, 0101 0000 INT 50H)

ICW2 ICW3
000 111 : Numro de IR du PIC Matre qui est connect vers Ce PIC Esclave

Pas Besoin, un seul PIC est utilis (P8088/86, Normal EOI avant IRET, Mode Buffer Esclave, Non Imbriqu, 000 )

A0 1

D7 0

D6 0 0 0

...... 0

D2 ID2

D1 ID1

D0 ID0

ICW4

ICW3 (Mode Cascade Esclave)

Voici le programme dInitialisation du PIC8259 avec les adresses suivantes


MOV AL, 1BH OUT AEH, AL MOV AL, 50H OUT AFH, AL MOV AL, 09H OUT AFH, AL ; ICW1 ; Vers Port AEH ; ICW2 ; Vers Port AFH ; ICW4 ; Vers Port AFH
CS A7-A1 = 1010111

A0
0 1

Initialisation

BUF A0 1 D7 0 ICW4 PM = 1 pour P80x86 sinon 8085 AEOI = 1 auto EOI sinon normal EOI
(Automatic End Of Interrupt, sinon Instruction EOI avant IRET dans ISR)

MS
x 0 1

Modes: (Non)Buffer Mode NonBuffer Mode Buffer Esclave Mode Buffer Matre

0 0

ICW1
ICW4

AEH AFH

D6 0 0

......
SFNM BUF

D2 MS

D1
AEOI

D0 PM

0 1 1

ICW2, ICW3,

(Pour des systmes qui ncessitent des Buffers pour leur bus de donnes avec BiDirec Transceivers)

SFNM (Special Fully Nested Mode), uniquement quand le PIC


est en mode Matre. SFNM = 1 quand Mode Special Fully Nested

Note: Si INT 50H est assign IR0 IR1 IR7 INT 51H INT 57H Adresses Logiques (des IR0:IR7): 0000:0140H R. Beguenane, UQAC, 2002/2003

0000:015C (4 Octets chacune) Systmes microprocesseurs

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Le Contrleur dinterruption programmable PIC8259


Priorit des Interruptions
Si plusieurs IRx (X=0 7) sont actives (Opration Command Word) CS
0 0

Le Contrleur dinterruption programmable PIC8259


OCW2
A0 D7 R D6 S L E O I

rle du OCW A0
0 1 x

Assigner une Priorit Spcifique aux IRx


...... D2 L 2 D1 L 1 D0 L 0

Aprs Initialisation (avec ICW1, ICW2, ICW4), le P8088/86 est prt pour recevoir des interruptions, via les pins IRx du PIC8259. Ensuite OCW est envoye pour masquer nimporte quel IRx, ou bien changer la priorit assigne chacun des IRx (7 0). Il est noter lexistence de 3 registres dans le PIC8259 ISR, IRR, et IMR
Bus Interne

Initialisation
OCW2, OCW3 OCW1 8259 non slectionn

Exemple: Si 011

Niveau des Priorits: IR3, IR4, IR5, IR6, IR7, IR0, IR1, IR2 (A noter que: Dans IBM PCs 00100000B est le contenu par dfaut de OCW2)

OCW2

1
NOTE:

XXX

Fonction
Commande EOI non spcifique Commande EOI spcifique Rotation sur Commande EOI non spcifique Rotation dans le mode EOI automatique (Valide) Rotation dans le mode EOI automatique (Non Valide) Rotation sur Commande EOI spcifique Valider une commande de priorit

Si A7-A1 = 0010011 permettent de slectionner PIC8259 les adresses de OCW1, 2, 3 sont: 26H 27H OCW2 et OCW3 OCW1

001 011 101

Suivre un ordre de priorits des IRx par dfaut: IR0

IR7

Logique de Contrle
OCW1

Masquer les IRx


D7 M 7 D6 M 6 M 5 M 4 ...... M 3 D2 M 2 D1 M 1 D0 M 0

ISR
In-Service Register

IRR
Rsolution

Priorit

Interrupt Request Register

IR7 IR6 IR5 IR4 IR3 IR2 IR1 IR0

A0 1

100 000 111 110 010

Si IRx donne est servie elle devient la plus basse priorit Jusqu ce que les autres seront servis viter la monopolisation.

OCW1
1 Interruption Masque

Suivre un ordre spcifique de priorits des IRx autre que le

dfaut: IR0

IR7

IMR Interrupt Mask Register Diagramme Interne du PIC8259 R. Beguenane, UQAC, 2002/2003

Si nous dsirons savoir lesquelles IRx sont actives ou pas Lire OCW1 (IN AL, 27H) contenu de IMR

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Le Contrleur dinterruption programmable PIC8259


Limportance de la commande EOI Aprs chaque programme ISR (Interrupt Service Routine), et avant linstruction IRET, il convient dinsrer:
MOV AL, 20H OUT 26H, AL ; EOI de OCW2 (A noter que: 00100000B est le contenu par dfaut de OCW2) ; vers le port dsign pour OCW2

Le Contrleur dinterruption programmable PIC8259


OCW3

Lire les contenu des registres ISR et IRR

Pourquoi? 1. 2. 3. 4. 5. Assumant que PIC8259 est initialis sa configuration par dfaut: IR0 IR7 (Fully Nested Mode) IR3 active et la CPU rpond par INTA et va vers la table des vecteurs dinterruptions et ISRIR3 Une fois INTA reue, PIC8259 met 1 le bit associ IR3 dans le registre ISR (In-Service Register) pour indiquer que IR3 est en service. Linstruction EOI (MOV AL, 20H et OUT 26H, AL) permet de RESETer 0 le bit associ IR3 dans le registre ISR, pour permettre IR3 de revenir la prochaine fois. Sinon pour le PIC lIR3 est en train de sexcuter, et la CPU en allant au programme principal, aprs le IRET de ISRIR3, ne peut servir nouveau IR3 car le bit associ IR3 dans le registre ISR est toujours 1. Par consquent les autres IRx de moindre priorits (IR4 IR7) seront empches dtre servis galement. Mais les IR2 IR0 seront servis, puisque prioritaires, pendant que IR3 est faussement servis.

A0 0

D7 0

D6 ES M M S M M 0

......

D2 P

D1 RR

D0 RIS

OCW3
11 01 Lire ISR Lire IRR

00 et 10 Pas daction A noter que OCW1 lire IMR

6.

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Section 9.3: Le PIC8259 dans 8088-IBM PC/XT


P8088 IBM PC/XT utilise un PIC8259 pour tendre les interruptions hardware vers 8, alors que ceux munis de P80286- IBM PC/AT en utilise 2 pour tendre les interruptions hardware vers 15.
AEN A9 A8 A7 A6 A5 A4 A1 A0
HEX

Le PIC8259 dans 8088-IBM PC/XT


Droulement dune Interruption Hardware
INTA:force 8259 poser D0 D7 (dpend de ICW2: INT NN) sur le bus de donnes (pour tre Latch) GND 1 40 AD14 2 39
AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND IOB CLK S1 DT/R VCC ALE AD15 AEN A16/S3 MRDC A17/S4 AMWC A18/S5 MWTC A19/S6 GND BHE/S7 MX RD RQ/GT0 RQ/GT1 LOCK S2 S1 S0 QS0 QS1 TEST READY RESET 1 2 20

S1, S2, S3
VCC S0 S2 MCE/PDEN DEN CEN INTA IORC AIOWC IOWC

000

Fonction Adresse du Port de ICW1


D0 D7 D7 D0 A0 A0

1 1 1 1

0 0 0 0

0 0 0 0

0 0 0 0

0 1 0 1 0 1 0 1

X XXX0 0 0 0 0 0 0 0 01 0 0 0 00 0 0 0 01

20 21 20 21

8259A

Port Adresse de ICW2,3,4 Port Adresse de OCW2, 3 Port Adresse de OCW1


A5 A6 A7 A8 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

CS RD WR

LS138

G2A G2B G1

Adresse des Ports ICWs et OCWs Interruptions Hardware dIBM-PC/XT-8088


INT 08H IRQ0, INT 09H IRQ1, INT 0FH IRQ7

A9 AEN MEMR MEMW

VCC A0 INTA IR7 IR6 IR5 IR4 IR3 IR2 IR1 IR0 INT SP/EN CAS 2

28

1 2

PIC 8259A
15 14

CS WR RD D7 D6 D5 D4 D3 D2 D1 D0 CAS 0 CAS 1 GND

8288
9 10

12 11

Circuit PIC 8259

Cest la fonction de ICW2 dinformer 8259 quelles INT?? Correspondent les IRQ0 IRQ7 Autrement ICW2 est le numro dinterruption INT pour IR0 qui dans le cas dIBM PC/XT est INT08.
ICW1 ICW2 ICW3 ICW4 000 1 0 0 1 1 00001 000 13H (Besoin du ICW4, PIC Seul, 0 pour x86, IRx Trig Edge, 1, 000 pour x86) 08H, (INT 08H
IRQ0, INT 09H IRQ1, INT 0FH IRQ7) MOV AL, 13H OUT 20H, AL MOV AL, 8 OUT 21H, AL MOV AL, 9 OUT 21H, AL ; ICW1 ; ICW1 ; INT08 ; ICW2 ; ICW4

CPU 8086
(16-BITS Int.)

P8088/86

19 20

22 21

FR (Pile), clear IF (Dsactive dautres requte INTs), et CS, IP actuels (Pile).

Pas Besoin, un seul PIC est utilis (plusieurs PICs en mode Esclave/Matre seulement pour 80x86)

0000 1001

09H (P8088/86, Normal EOI avant IRET, Mode Buffer Esclave, Non Imbriqu, 000 )

Cet octet sera dcod (INT NN x4) pour calculer le vecteur dinterruption correspondant.

P8088/86 lit CS:IP de lSRoutine partir


de la table des vecteurs dINTs, pour lexcuter

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Le PIC8259 dans 8088-IBM PC/XT


Sources des Interruptions Hardware
IR0:R7 IBM PC/XT possde, via PIC8259, 8 interruptions hardware IR0 IR7, en plus de NMI du P8088/86.

Section 9.4: Les interruptions avec les P80x86-PCs


28
INTA IR15 IR14 IR13 IR12 IR11 IR10 IR9 IR8 IR7 IR6 IR5 IR4 IR3 IR1 IR0

28
INTA

INT 08 INT 09 INT 0A INT 0B INT 0C INT 0D INT 0E INT 0F

IRQ0 mettre jour TOD du canal 0 du T8253 IRQ1 Donne Clavier

PIC 8259
Esclave
SP/EN

INT

IR2

62-Slot Expansion

IRQ2 Rserv IRQ3 Port Srie COM2) IRQ4 Port Srie COM1 IRQ5 Port Parallle LPT2 IRQ6 Contrleur Lecteur Disquette IRQ7 Port Parallle Imprimante LPT1

PIC 8259
Maitre
SP/EN

INTA INT INT

P 80x86
NMI

CAS 0 CAS 1 CAS 2

CAS 0 CAS 1 CAS 2

(IBM PC/AT)

MOV AL, 11H ; ICW1, Edge, ICW4

MOV AL, 11H ; ICW1, Edge, ICW4 OUT 20H, AL ; Port adresse ICW1 MOV AL, 8 ; ICW2, INT type 8 (8-F)

NMI

Pas besoin de INTA et ne peut tre masque (CLI) contrairement INTR (IR0:IR7)

OUT A0H, AL ; Port adresse ICW1 MOV AL, 70H ; ICW2, INT type 70 (70-77) OUT A1H, AL ; Port adresse ICW2 MOV AL, 02H ; ICW3, Esclave niveau 2 OUT A1H, AL ; Port adresse ICW3 MOV AL, 01H ; ICW4, NonBuffer, Mode x86 OUT A1H, AL ; Port adresse ICW4

OUT 21H, AL ; Port adresse ICW2 MOV AL, 04H ; ICW3, Matre niveau 2 OUT 21H, AL ; Port adresse ICW3 MOV AL, 01H ; ICW4, NonBuffer, Mode x86 OUT 21H, AL ; Port adresse ICW4

Rachid Beguenane

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Les interruptions avec les P80x86-PCs


INT 08 INT 09 INT 0A INT 0B INT 0C INT 0D INT 0E INT 0F INT 70 INT 71 INT 72 INT 73 INT 74 INT 75 INT 76 INT 77 IRQ0 mettre jour TOD du canal 0 du T8253 IRQ1 Donne Clavier

IRQ3 Port Srie COM2) IRQ4 Port Srie COM1 IRQ5 Port Parallle LPT2 IRQ6 Contrleur Lecteur Disquette IRQ7 Port Parallle Imprimante LPT1 IRQ8 CMOS Horloge IRQ9 Re-direction SW vers INT10 (IRQ2)

IRQ11 Valable Utilisateur IRQ12 Souris (PS/2) IRQ13 Co-Proc Math IRQ14 Contrleur Disque Dur IRQ15 Valable Utilisateur

Examen final
Chapitre 4: Programmation 32-bit pour machines 386/486 Chapitre 7 (Mmoires), Chapitre 8 (Timer) et Chapitre 9 (PIC)

Rachid Beguenane

36-Slot Expansion

IRQ10 Valable Utilisateur

62-Slot Expansion

IRQ2 Rserv