Anlisis y sntesis de sistemas secuenciales Anlisis sncronos

Introduccin Autmatas de estados finitos Metodologa Anlisis de circuitos secuenciales Sntesis de circuitos secuenciales Comparacin entre autmatas de Moore y Mealy Caso particular: autmata sin entradas Conclusiones

Introduccin
Aspectos generales de los sistemas secuenciales
Entradas Estado atual Circuito Circuito combinacional combinacional Memria Memria
Seleccin producto

Sadas Informaao para gerar o prximo estado

Espera

No hay moneda Espera moneda Informa precio Introduccin de moneda Entrega producto
2

Introduccin No hay de moneda seleccin Espera seleccin de producto Seleccin de producto

Entrada Entrada Salida Salida Estado Estado Transicin Transicin

ndice

Introduccin Autmatas de estados finitos Definicin Nomenclatura Tipos de circuitos secuenciales sncronos Representacin de los autmatas Metodologa Anlisis de circuitos secuenciales Sntesis de circuitos secuenciales Comparacin entre autmatas de Moore y Mealy Caso particular: autmata sin entradas

Autmatas de estados finitos (I)

Definicin de autmata
Entradas x(t) Circuito Circuito combinacional combinacional Estado q(t) atual Excitao para gerar o e(t) prximo estado z(t) Sadas

FF0 FF0 FF1 FF1 . . .

CLK

FFp-1 FFp-1 Memria p flip-flops

4

2p estados como mximo

Autmatas de estados finitos (II)

Nomenclatura

Nombre de la variable Entradas Salidas Estados (salidas de los biestables) Excitacin de los biestables (realimentacin)

Smbolo general x(t), xt z(t), zt q(t), qt

Nombre de las lneas fsicas en el circuito X0, X1, ..., Xu-1 Z0, Z1, ..., Zv-1 Q0, Q1, ..., Qp-1

N de lneas fsicas u v p

Combinaciones de la variable X={x0, x1, ..., xn-1} Z={z0, z1, ..., zr-1} Q={q0, q1, ..., qm-1}

N de combs. necesarias n#2u r#2v m#2p l#2s

e(t), et

E0, E1, ..., Es-1

E={e0, e1, ..., el-1}

M. Mazo, S. E. Palazuelos, L. M. Bergasa

Autmatas de estados finitos (III)

Tipos de circuitos secuenciales sncronos

Autmata de Moore
zt =g [qt] qit+1 = h(f [xt, qt])
Bloque combinacional xt qt CLK FFs FFs Bloque memoria Func. salida g Func. salida g Func. transicin f Func. transicin f et qt CLK zt xt

Autmata de Mealy
zt = g [xt, qt] qit+1 = h(f [xt, qt])
Bloque combinacional Func. salida g Func. salida g Func. transicin f Func. transicin f et FFs FFs Bloque memoria zt

M. Mazo, S. E. Palazuelos, L. M. Bergasa

Autmatas de estados finitos (IV)

Representacin de circuitos secuenciales sncronos (I)

Autmata de Moore
Grafo
Transicin Estado/salida 11 q1/11 00 q0/00 00 01 10 q2/01 11 00 10
M. Mazo, S. E. Palazuelos, L. M. Bergasa
7

Entrada 10 00

Tabla de estados o de transiciones

Estado actual qt q0 q1 q2 q3 Entrada actual xt 00 q0 q1 q0 q2 01 q2 q3 q2 q1 10 q2 q1 q2 q1 11 q1 q2 q1 q3 Salida actual zt 0 1 0 1 0 1 1 0

01 10 11 01 q3/10 11 01

01

qt+1 Prximo estado

Autmatas de estados finitos (V)

Representacin de circuitos secuenciales sncronos (II)

Autmata de Mealy
Grafo
Transicin Estado Entrada/salida

Tabla de estados o de transiciones

Estado actual qt Entrada actual xt 0 q0/0 q0/0 q0/0 q0/1 1 q1/0 q2/0 q3/0 q0/0

1/0 q1 q0 1/0 0/0 0/0 1/0 q3 1/0 q2

0/0 0/1

q0 q1 q2 q3

qt+1/z Prximo estado/ salida actual

8

M. Mazo, S. E. Palazuelos, L. M. Bergasa

Autmatas de estados finitos (y VI)

Representacin de circuitos secuenciales sncronos (y III)

Autmata de Mealy
Tabla de estados o de transiciones Estado actual qt q0 q1 q2 q3 Entrada actual xt 0 q0/0 q0/0 q0/0 q0/1 1 q1/0 q2/0 q3/0 q0/0

Tabla de estados o de transiciones

Estado actual qt q0 q1 q2 q3 Entr. actual xt 0 q0 q0 q0 q0 1 q1 q2 q3 q0 Entr. actual xt 0 0 0 0 1 1 0 0 0 0 zt Salida actual
9

qt+1/z Prximo estado/ salida actual

qt+1 Prximo estado

M. Mazo, S. E. Palazuelos, L. M. Bergasa

ndice

Introduccin Autmatas de estados finitos Metodologa Anlisis de circuitos secuenciales Sntesis de circuitos secuenciales Comparacin entre autmatas de Moore y Mealy Caso particular: autmata sin entradas

M. Mazo, S. E. Palazuelos, L. M. Bergasa

10

Metodologa
Paso con mayor Paso con mayor dificultad dificultad

1.. Planteamiento del problema Planteamiento del problema

2. Obtencin del grafo 2. Obtencin del grafo 3. Obtencin de la tabla de estados 3. Obtencin de la tabla de estados 4. Minimizacin de la tabla de estados 4. Minimizacin de la tabla de estados 5. Codificacin de estados 5. Codificacin de estados

Sntesis

6. Obtencin de las ecuaciones de salida del 6. Obtencin de las ecuaciones de salida del sistema sistema 7. Obtencin de las tablas de excitacin y 7. Obtencin de las tablas de excitacin y ecuaciones de entrada de los biestables ecuaciones de entrada de los biestables 8. Implementacin del circuito 8. Implementacin del circuito 9. Inclusin de los circuitos de control de las 9. Inclusin de los circuitos de control de las entradas asncronas de los biestables entradas asncronas de los biestables
M. Mazo, S. E. Palazuelos, L. M. Bergasa

Anlisis

11

ndice

Introduccin Autmatas de estados finitos Metodologa Anlisis de circuitos secuenciales Sntesis de circuitos secuenciales Comparacin entre autmatas de Moore y Mealy Caso particular: autmata sin entradas

M. Mazo, S. E. Palazuelos, L. M. Bergasa

12

Anlisis de circuitos secuenciales (I)

Anlisis de un autmata de Moore (I)

Pasos 9/9 y 8/9. Identificacin de partes del circuito

VCC
E1 D1PR Q1
CLR

zt = g (qt) et = f (xt, qt)

Q1

qit+1 = h[et]

Bloque combinacional Z0 xt VCC qt CLK FFs FFs Bloque memoria

13

zt Func. salida g Func. salida g Func. transicin f Func. transicin f et

X0 E0 D0PR Q0
CLR

Q0

CLK

M. Mazo, S. E. Palazuelos, L. M. Bergasa

Anlisis de circuitos secuenciales (II)

Anlisis de un autmata de Moore (II)
Diseo de las redes RC para el control de las entradas asncronas
Evolucin de Evolucin de la tensin de la tensin de alimentacin alimentacin VCC Va CLR Va VCC VILmx Va VCC CLR VIHmn t0 t1 t0-t1 Treset mn t t0 t1 t0-t1 Treset mn t Donde: Donde: VCC:: tensin de VCC tensin de alimentacin alimentacin t0:: instante en el t0 instante en el que se conecta que se conecta la alimentacin la alimentacin Treset mn:: tiempo Treset mn tiempo mnimo que se mnimo que se debe aplicar debe aplicar nivel alto/bajo a nivel alto/bajo a la entrada reset la entrada reset para que lleve a para que lleve a 0 la salida 0 la salida
14

VCC Va

M. Mazo, S. E. Palazuelos, L. M. Bergasa

Anlisis de circuitos secuenciales (III)

Anlisis de un autmata de Moore (III)
VCC
D1PR Q1
CLR

Paso 7/9. Obtencin de las ecuaciones de entrada de cada biestable

D1t = (Q1t+Q0t)X0t
Z0
Q1

D0t = (Q1t+Q0t)X0t Biestables tipo D, luego: Qt+1 = Dt Q1t+1 = (Q1t+Q0t)X0t Q0t+1 = (Q1t+Q0t)X0t

X0
D0PR Q0
CLR

Q0

CLK

VCC

Paso 6/9. Obtencin de la ecuacin de la salida

Z0t = Q1t .Q0t

Autmata de Moore Autmata de Moore

M. Mazo, S. E. Palazuelos, L. M. Bergasa

15

Anlisis de circuitos secuenciales (VI)

Anlisis de un autmata de Moore (VI)
Paso 5/9. Obtencin de la tabla de transiciones
Q1t+1 = (Q1t + Q0t)X0t Q0
t+1 =

Paso 3/9. Definicin de estados y obtencin de la tabla de estados

q0 = 00 q2 = 10
Estado actual

(Q1

t+

Q0t)X0t

Z0t = Q1t .Q0t

Sal. act.

q1 = 01 q3 = 11
Sal. act.

Estado actual Q1t Q0t

Entrada act. X0t

Entrada actual xt

0 0 0 0 0 0 0 0 0

1 0 1 1 0 1 1 1 1

Z0t 0 0 0 1

qt q0 q1 q2 q3

0 0 1 1

0 1 0 1

0 q0 q0 q0 q0 qt+1

1 q1 q2 q3 q3

zt 0 0 0 1

Q1t+1 Q0t+1

Prximo estado
M. Mazo, S. E. Palazuelos, L. M. Bergasa

Prximo estado
16

Anlisis de circuitos secuenciales (y V)

Anlisis de un autmata de Moore (y V)

Paso 2/9. Obtencin del grafo a partir de la tabla de estados

Estado actual Entrada actual xt Sal. act.

0 q0/0

1 q1/0 0 0 0 1

qt q0 q1 q2 q3

0 q0 q0 q0 q0 qt+1

1 q1 q2 q3 q3 qt+1

zt 0 0 0 1 1

q3/1

q2/0

Prximo estado

M. Mazo, S. E. Palazuelos, L. M. Bergasa

17

ndice

Introduccin Autmatas de estados finitos Metodologa Anlisis de circuitos secuenciales Sntesis de circuitos secuenciales Sntesis de un autmata de Moore Sntesis de un autmata de Mealy Comparacin entre autmatas de Moore y Mealy Caso particular: autmata sin entradas

M. Mazo, S. E. Palazuelos, L. M. Bergasa

18

Sntesis de circuitos secuenciales (I)

Sntesis de un autmata de Moore (I)

Paso 1/9. Planteamiento del problema Diseo de un autmata de Moore que reciba por una entrada serie una secuencia binaria y proporcione en su salida, tambin serie, su complemento a 2.
.....100011010110

Conversor a C2

.....011100101010

M. Mazo, S. E. Palazuelos, L. M. Bergasa

19

Sntesis de circuitos secuenciales (II)

Sntesis de un autmata de Moore (II) Paso 2/9. Obtencin del grafo Paso 3/9. Obtencin de la tabla de estados
Est. actual qt
Entrada actual xt Sal. actual

Autmata de Moore
0 q0/0 1 q1/1 1 1 q2/0 0 0 1 0 q3/1
0 q0 q3 q3 q3 1 q1 q2 q2 q2 zt 0 1 0 1 q0 q1 q2 q3

qt+1 Prximo estado

M. Mazo, S. E. Palazuelos, L. M. Bergasa

20

Sntesis de circuitos secuenciales (III)

Sntesis de un autmata de Moore (III)

Paso 4/9. Minimizacin de estados

Est. actual qt q0 q1 q2 q3
Entrada actual xt Sal. actual

q1 = q3
Est. actual qt q0 q1 q2
Entrada actual xt Sal. actual

0 q0 q3 q3 q3

1 q1 q2 q2 q2

zt 0 1 0 1

0 q0 q1 q1 qt+1

1 q1 q2 q2

zt 0 1 0

qt+1 Prximo estado

Prximo estado

Estados equivalentes Estados equivalentes

M. Mazo, S. E. Palazuelos, L. M. Bergasa
21

Sntesis de circuitos secuenciales (IV)

Sntesis de un autmata de Moore (IV)

Paso 5/9. Codificacin de estados

3 estados N biestables = k 2k 3 k=2
Est. actual qt q0 q1 q2
Entrada actual xt Sal. actual

Una posibilidad: q0 = 00 q1 = 01 q2 = 10
Est. actual Q1t Q0t Entrada act. X0t Sal. actual

0 0 0 0 1 0 1 X X

1 0 1 1 0 1 0 X X

Z0t 0 1 0 X

0 q0 q1 q1

1 q1 q2 q2

zt 0 1 0

0 0 1 1

0 1 0 1

qt+1 Prximo estado

Q1t+1 Q0t+1

Prximo estado
22

M. Mazo, S. E. Palazuelos, L. M. Bergasa

Sntesis de circuitos secuenciales (V)

Sntesis de un autmata de Moore (V)

Paso 6/9. Obtencin de la ecuacin de la salida

Est. actual Q1t Q0t Entrada act. X0t Sal. actual

0 0 0 0 1 0 1 X X

1 0 1 1 0 1 0 X X

Z0 0 1 0 X

Q1t

Q0t 0 1

0 0 0

1 1 X

0 0 1 1

0 1 0 1

Q1t+1 Q0t+1 Prximo estado

Z0tt = Q0tt 0 0

M. Mazo, S. E. Palazuelos, L. M. Bergasa

23

Sntesis de circuitos secuenciales (VI)

Sntesis de un autmata de Moore (VI)
Paso 7/9. Obtencin de las ecuaciones de excitacin de los biestables (I) Qt 0 0 1 1 Qt+1 0 1 0 1 Dt 0 1 0 1 Tt St Rt Jt 0 0 X 0 1 1 0 1 1 0 1 X 0 X 0 X Kt X X 1 0

Biestables tipo D: Qt+1 = Dt

Est. actual

Entrada actual X0t Entrada actual X0t

Entrada actual X0t

Q1t Q0t 0 0 0 1 1 0 1 1

0 0 0 0 1 0 1 X X

1 0 1 1 0 1 0 X X

0 0 0 0 X

1 0 1 1 X
t (entrada

0 0 1 1 X

1 1 0 0 X
t (entrada

Q1t+1 Q0t+1 Prximo estado

D1 biestable 1)

D0 biestable 0)

M. Mazo, S. E. Palazuelos, L. M. Bergasa

24

Sntesis de circuitos secuenciales (VII)

Sntesis de un autmata de Moore (VII)
Q0tX0t

Paso 7/9. Obtencin de las ecuaciones de excitacin de los biestables (II)

Est. actual Entr. act.X0t Entr. act.X0t

Q1t

00 0 1 0 0

01 0 1

11 1 X

10 0 X

D1tt 1

D1tt =X0tt Q1tt+X0ttQ0tt = X0tt (Q1tt+Q0tt) 1 0 1 0 0 0 1 0

Q0tX0t Q1t 00 01 1 0 11 0 X 10 1 X

Q1t Q0t 0 0 0 1 1 0 1 1

0 0 0 0 X

1 0 1 1 X

0 0 1 1 X

1 1 0 0 X

D0tt 0

0 1

0 1

D1t (entrada biestable 1)

D0t (entrada biestable 0)

D0tt = Q0tt X0tt + Q1tt X0tt + Q1tt Q0tt X0tt 0 0 0 1 0 1 0 0 = (Q0tt + Q1tt) X0tt + Q1tt Q0tt X0tt 0 1 0 1 0 0
25

M. Mazo, S. E. Palazuelos, L. M. Bergasa

Sntesis de circuitos secuenciales (VIII)

Sntesis de un autmata de Moore (VIII) Paso 8/9. Implementacin del circuito
D0tt = (Q0tt + Q1tt) X0tt + Q1tt Q0tt X0tt 0 0 1 0 1 0 0 D1tt = X0tt (Q1tt + Q0tt) 1 0 1 0 Z0tt = Q0tt 0 0
Q1+ Q0
D1 PR Q1 Q1

Vcc

Paso 9/9. Inclusin del control de las entradas asncronas de los biestables (I)
Estado inicial: q0 = 00 Q0 = 0 y Q1 = 0

X0

CLR

Z0 VCC

D0PRQ0 Q CLR 0

Q1Q0 CLK
26

M. Mazo, S. E. Palazuelos, L. M. Bergasa

Sntesis de circuitos secuenciales (IX)

Sntesis de un autmata de Moore (y IX)
Paso 9/9. Inclusin del control de las entradas asncronas de los biestables (y II) Inclusin de reset asncrono Inclusin de reset asncrono
Reset Reset q0/0 1 0 q1/1 0 q2/0 1 CLK Reset Reset
M. Mazo, S. E. Palazuelos, L. M. Bergasa
27

Vcc
D1 PR Q1

0 X0

CL

Q1

Z0 VCC

D0 PR Q0
CL

Q0

Sntesis de circuitos secuenciales (X)

Sntesis de un autmata de Mealy (I)

Paso 1/9. Planteamiento del problema Diseo de un autmata de Mealy que reciba por una entrada serie una secuencia binaria y proporcione en su salida, tambin serie, su complemento a 2.
.....100011010110

Conversor a C2

.....011100101010

M. Mazo, S. E. Palazuelos, L. M. Bergasa

28

Sntesis de circuitos secuenciales (XI)

Sntesis de un autmata de Mealy (II) Paso 2/9. Obtencin del grafo Paso 3/9. Obtencin de la tabla de estados

Autmata de Mealy
Est. actual Entrada actual xt Entrada actual xt

0/0 q0 1/1 q1 0/1 1/0

qt q0 q1

0 q0 q1 qt+1

1 q1 q1

0 0 1 zt

1 1 0

Prximo estado

Salida actual

M. Mazo, S. E. Palazuelos, L. M. Bergasa

29

Sntesis de circuitos secuenciales (XII)

Sntesis de un autmata de Mealy (III)

Paso 5/9. Codificacin de estados

2 estados N biestables = k 2k 2 k=1
Est. actual qt q0 q1 Entr. actual xt 0 q0 q1 1 q1 q1

q0 = 0 q1 = 1
Est. actual Entr. actual X0t Q0t 0 1 0 0 1 1 1 1 Q0t+1 Prximo estado

qt+1 Prximo estado

M. Mazo, S. E. Palazuelos, L. M. Bergasa

30

Sntesis de circuitos secuenciales (XIII)

Sntesis de un autmata de Mealy (IV)

Paso 6/9. Obtencin de la ecuacin de la salida

Est. actual Entr. actual X0t Q0t 0 1 0 0 1 1 1 0 Z0t Salida actual

X0t

Q0t 0 1

0 0 1

1 1 0

Z0tt = Q0tt X0tt + Q0tt X0tt 0 0 0 0 0 Z0tt = Q0tt X0tt 0 0 0

M. Mazo, S. E. Palazuelos, L. M. Bergasa

31

Sntesis de circuitos secuenciales (XIV)

Sntesis de un autmata de Mealy (V) Paso 7/9. Obtencin de las tablas de excitacin de los biestables (I) Biestables tipo D: Qt+1 = Dt
Qt 0 0 1 1 Qt+1 0 1 0 1 Dt 0 1 0 1 Tt St Rt Jt 0 0 X 0 1 1 0 1 1 0 1 X 0 X 0 X Q0t 0 1 Kt X X 1 0

Est. actual Entr. actual X0t Entr. actual X0t Q0t 0 1 0 1 0 0 1 0 1 1 1 1 1 1 Q0t+1 D0t (entrada biestable 0) Prximo estado
M. Mazo, S. E. Palazuelos, L. M. Bergasa

X0t

0 0 1

1 1 1

D0tt = X0tt +Q0tt 0 0 0

32

Sntesis de circuitos secuenciales (y XV)

Sntesis de un autmata de Mealy (y VI)

Paso 8/9. Implementacin del circuito

Z0tt = Q0tt X0tt 0 0 0 D0tt = X0tt + Q0tt 0 0 0
X0 CLK Z0
D0 PR Q0
CL Q0

Paso 9/9. Inclusin del control de las entradas asncronas de los biestables
Estado inicial: q0 0

VCC

Reset asncrono, controlado por pulsador

M. Mazo, S. E. Palazuelos, L. M. Bergasa
33

ndice

Introduccin Autmatas de estados finitos Metodologa Anlisis de circuitos secuenciales Sntesis de circuitos secuenciales Comparacin entre autmatas de Moore y Mealy Caso particular: autmata sin entradas

M. Mazo, S. E. Palazuelos, L. M. Bergasa

34

Comparacin entre los autmatas de Moore y de Mealy (I)

Autmata de Moore
Vcc
D1PR Q1

Autmata de Mealy

X0

CL Q1

Z0

X0 CLK VCC

Z0
D0 Q0
CL PR

Q0

D0PR Q0
CLQ0

VCC

CLK

M. Mazo, S. E. Palazuelos, L. M. Bergasa

35

Comparacin entre los autmatas de Moore y de Mealy (y II)

Todos los circuitos secuenciales sncronos pueden implementarse tanto como autmatas de Moore como de Mealy Menor complejidad del circuito cuando se resuelve como autmata de Mealy En los autmatas de Mealy las modificaciones en las entradas provocan cambios en la salida en el momento en el que se producen En los autmatas de Moore las salidas solamente cambian cuando se produce un flanco de reloj y cambia el estado Solamente utilizaremos autmatas de Mealy:
cuando los cambios en las entradas del circuito estn cuando los cambios en las entradas del circuito estn sincronizados con la seal de reloj, o sincronizados con la seal de reloj, o cuando los cambios en otros momentos no afecten negativamente cuando los cambios en otros momentos no afecten negativamente al funcionamiento del sistema global al funcionamiento del sistema global
M. Mazo, S. E. Palazuelos, L. M. Bergasa
36

ndice

Introduccin Autmatas de estados finitos Metodologa Anlisis de circuitos secuenciales Sntesis de circuitos secuenciales Comparacin entre autmatas de Moore y Mealy Caso particular: autmata sin entradas

M. Mazo, S. E. Palazuelos, L. M. Bergasa

37

Caso particular: autmata sin entradas

Ejemplo de autmata sin entrada: contador ascendente
Grafo
q0/00 q1/01
Estado actual. qt q0 q1 q2

Tabla de estados
Prximo estado. qt+1 q1 q2 q3 q0 Salida actual. zt 00 01 10 11

q3/11

q2/10

q3

Autmata de Moore
M. Mazo, S. E. Palazuelos, L. M. Bergasa
38