DIDACTICIEL DU LOGICIEL XILINX Integrated Software Environment (ISE).

Il sagit dun logiciel de programmation des produits Xilinx (CPLD coolrunner, FPGA spartan et virtex, ), gratuit et tlchargeable sur le site de Xilinx. Il permet : - la saisie de projets dimplantation (sous forme de schma logique, de machine dtats ou en langage VHDL, verilog, ABEL, ). - la simulation du fonctionnement dun projet dimplantation. - la transcription en fichier JDEC et limplantation sur un produit Xilinx. I - Gnralits . Toutes les fonctions du logiciel sont accessibles partir du navigateur ISE ( project navigator , icne ci-contre). Lcran principal fait alors apparatre plusieurs fentres comme ci-dessous.

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Fentre des sources : elle permet laffichage des sources actives du projet, dans le cas dune simulation (Behavioral Simulation) ou dune saisie /implantation (Synthesis/Implementation). Fentre des processus : elle permet dordonner des processus de traitement ou mme de cration. Ces fonctions sont les mmes que celles des menus droulants et des raccourcis. Fentre ddition des sources : elle permet la saisie de sources (par exemple un schma logique) ainsi que laffichage de rsultats (par exemple le rsultat dune simulation). Fentre des messages : elle permet laffichage de messages (par exemple les erreurs prcisant pourquoi un processus na pas t men son terme). Notes : En dehors des menus droulants et des icnes de raccourci : - le clic gauche de la souris permet de slectionner un composant. - le clic gauche enfonc de la souris avec son dplacement permet de slectionner une fentre. - une fentre slectionne peut ensuite tre dplace. - le clic droit de la souris permet douvrir un menu contextuel. - la touche Suppr permet la suppression dun composant ou dune fentre. - la touche Echap permet de quitter la fonction en cours. - la touche F5 permet de rafrachir lcran. Dans ce texte, les termes en italiques gras entre parenthse concernent les menus droulants. II - Saisie dun projet (fichier dextension .ise ). II a - Cration : Aprs louverture du navigateur ISE, il convient de demander la cration dun nouveau projet (File + New Project). Menus droulants : File concerne les fichiers (ouverture, fermeture, sauvegarde, impression ). Edit concerne ldition (copier, coller, recherches, ). View concerne laffichage (zoom, barres de raccourcis, rafrachissement ). Ecran 1 : saisie du nom du projet et de sa localisation.

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Ecran 2 : saisie des caractristiques du projet (composant programmer, outils logiciels).

Passer tous les autres crans (cration de source, ouverture de source, rcapitulatif). Vous avez cr un projet sans sources. Le double clic gauche sur le nom du projet permet den changer ses proprits.

II b - Saisie (sous forme de schma logique - fichier dextension .sch ) : Il faut crer le fichier source schma (Project + New Source ).

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On saisit ensuite le schma. Attention, on ajoutera des buffers sur les entres /sorties pour la mise en forme des signaux.

Une fois le schma saisi, pensez renommer les labels des entres / sorties avec des noms explicites (clic droit sur un label puis Object Properties ) et faire une sauvegarde. II c - Saisie (sous forme de machine dtats - fichier dextension .dia ) : Il faut crer le fichier source machine (Project + New Source ).

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Dessiner la machine dtat : Lditeur de machine dtats se lance automatiquement. On dessine dabord la machine dtats (nombre dtats, sens des transitions, signaux de reset). Le signal de reset ne doit pas tre compris comme une remise zro mais comme un forage synchrone ou asynchrone. Lhorloge sera implicite.

Editer les conditions lies aux tats, aux transitions, au signaux de reset : Un double clic gauche sur un tat, une transition ou un signal de reset permet de lancer lditeur pour lobjet slectionn. Dans lexemple ci-contre, la variable affecte dans ltat1 (STATE1) se nomme count, cest un bus de 2 fils (vector) et elle apparatra en sortie.

Vrification des entres / sorties : Lancer lditeur de signaux et vrifier les signaux internes (nodes) et externes (pins). Optimisation : Le bouton Optimize lance une srie de questions qui vont ajuster votre projet selon vos rponses. Laisser les rponses par dfaut sauf : cran 1 (CPLD/PAL), cran 5 (VHDL), cran 6 (Xilinx XST). Simulation : Le bouton State Bench permet de lancer une simulation de fonctionnement quant lvolution des tats. Gnration du fichier VHDL (fichier dextension .vhd ) : Le fichier VHDL permettra la programmation. Sa gnration se fait par le bouton Generate HDL . Remarque : Une fois que la gnration du fichier VHDL est termine, on ferme lditeur de machine dtats. On charge ensuite ce fichier VHDL dans son projet (Project + Add Source ). Didacticiel du logiciel Xilinx ISE - Olivier Gras - Octobre 2007 Page 5 sur 9

III - Simulation. III a - Cration dun signal de test : Il faut crer le fichier source signal de test (Project + New Source ).

Vrifier, sur les crans suivants, que votre source signal de test est bien associ dans le projet votre source schma . Ecran de caractristiques temporelles (cas du combinatoire) :

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Ecran de caractristiques temporelles (cas du squentiel) :

Les entres / sorties du projet apparaissent dans la fentre ddition des sources. Modifier les entres (en cliquant aux instants o lon veut changer de niveau logique) suivant vos besoins de simulation. Remarque : le menu droulant Test Bench permet de revenir sur certains rglages des caractristiques temporelles dune part et dajouter des marqueurs dautre part. III b - Simulation. Le lancement de la simulation seffectue dans la fentre des processus de traitement (voir cran cidessous). Laffichage est automatique. On peut ensuite demander un complment de simulation, placer des marqueurs, effectuer des zooms

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IV - Implantation (fichier dextension .ucf ). Une fois que lon a vrifi la validit du fonctionnement du projet, on peut limplmenter sur CPLD. Il faut crer le fichier source implantation (Project + New Source ).

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Limplantation physique des entres / sorties dpend du circuit programmer ainsi que de son routage. Nous implanterons le projet sur CPLD Coolrunner XCR 3064 XL en botier PC44 et mont sur une carte Digilab XCR Plus (documentation jointe).

Remarque :avant limplantation physique des entres / sorties, il est possible dimposer des containtes temporelles avec lditeur de contrainte temporelles (le lancement seffectue par double clic gauche sur Create Timing Constraints ). En labsence dindications de lutilisateur, ces contraintes sont imposes par dfaut. Connecter la carte XCRP sur le port parallle avec le cble JTAG et la mettre sous tension. Lancer le logiciel dimplantation (iMPACT).

Choisir le fichier JEDEC correspondant votre projet puis faire la programmation (clic droit sur composant + Program). Vrifier de visu le fonctionnement.

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