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1. OBJETIVO
1). Estudiar un modelo de comportamiento (Behavioral Model)
del RSCPU escrito en lenguaje VHDL.
2). Familiarizarse con el uso de un simulador lgico (ModelSim)
Simular el funcionamiento del procesador RSCPU utilizando un
programa conocido y el simulador lgico ModelSim.
4. PROGRAMA (ENSAMBLADOR)
FIN:
ORG 0
LDAC x
MVAC
LDAC y
NOT
INAC
ADD
STAC z
JUMP FIN
x:
y:
z:
ORG 15h
DB 128
DB FFh
DB 0
INIT:
01
01
0A
00
00
00
15
15
08
05
00
80
00
00
02
0D
00
FF
03
0F
17
00
00
00
ITESO
Instituto Tecnolgico y de Estudios Superiores de Occidente (ITESO),
Perifrico Sur Manuel Gmez Morn 8585, Tlaquepaque, Jalisco, Mxico, C.P. 45604.
Departamento de Electrnica, Sistemas e Informtica (DESI).
6. SIMULACIN
Con ayuda del programa ModelSim de Mentor Graphics podemos
simular y observar las formas de onda de nuestra descripcin
del RSCPU en VHDL.
Donde el tiempo de ejecucin de las capturas de esta pagina va
de 0 1.2 ms
ITESO
Instituto Tecnolgico y de Estudios Superiores de Occidente (ITESO),
Perifrico Sur Manuel Gmez Morn 8585, Tlaquepaque, Jalisco, Mxico, C.P. 45604.
Departamento de Electrnica, Sistemas e Informtica (DESI).
Mientras las capturas de esta pagina van de: 1.2 ms 2.4 ms.
ITESO
----------------------------------------------------------------------------------------- El registro R solo se modifica cuando se hace la operacin MVAC (R AC, que en este caso es un 0x80.
---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- irload se activa cada fetch, como vemos la primera presenta un tiempo muerto respecto a la siguiente porque:
Es un LDAC el cual tambin necesita obtener los datos de direccin de 16 bits que van a continuacin.
Despus de esto se hace un fetch de un MVAC el
cual solo necesita traer la instruccin al IR y ejecutarla.
---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- Address es de 16 Bits como es de esperarse y se modifica cuando se requiere hacer accesos a memoria ya sea
para traer la siguiente instruccin (fetch) o traer datos
del programa.
------------------------------------------------------------------------------------------
7. CONCLUSIONES
El programa de ModelSim es bastante amigable y como muchos
simuladores de VHDL podemos observar claramente varias seales y datos al mismo tiempo en un tiempo determinado. Estas
herramientas son utiles al momento de disear para probar implementaciones y simular circuitos lgicos
Al parecer la descripcin de VHDL del RCSPU es correcta a simple vista (de acuerdo con nuestra prueba no extensiva), el simulador de ModelSim nos permite analizar las seales y como suceden los intercambios a nivel de RTL.