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Profesorado:
Leopoldo Garca Franquelo ( lgfranquelo@ieee.org ) Garc Miguel A. Aguirre Echnove ( aguirre@gte.esi.us.es ) Ech Jonathan N. Tombs ( jon@gte.esi.us.es )
Departamento de Ingeniera Electrnica Ingenier Electr
Universidad de Sevilla
I.
II. III.
IV. V. VI.
Introduccin a la Microelectrnica Digital. Revisin del Introducci Microelectr Revisi International Technology Roadmap for Semiconductors. Una Semiconductors revisin de lo que la industria estima que sern sus demandas revisi ser tecnolgicas a corto y medio plazo. tecnol Introduccin a la microelectrnica digital. Opciones tecnolgicas, Introducci microelectr tecnol estilos de diseo y procedimientos para el diseo y la construccin dise dise construcci de un circuito integrado. Herramientas de diseo de circuitos integrados. Sntesis de alto dise S nivel para lenguajes de descripcin de hardware. Estrategias de descripci Place and Route. Algoritmos de optimizacin de layouts en Route optimizaci celdas estndar.. est FPGAS I. Revisin de las propuestas tecnolgicas para el Revisi tecnol desarrollo con FPGAs. Propuestas basadas en tecnologas SRAM, FPGAs. tecnolog Antifusible y Transistor EPROM. FPGAs II. Propuestas y tendencias actuales. FPGAs de ltima generacin. Tecnologas de desarrollo. generaci Tecnolog FPGAS III. Herramientas software. Flujo de diseo para una dise FPGA. Descripcin de las herramientas de colocacin y Descripci colocaci enrutamiento. Lenguajes de descripcin de hardware. descripci
VII. Sistemas en un Chip. Sistemas programables y embebidos. Codiseo Hardware/Software. Ofertas del mercado. Codise VIII.Diseo Digital para comunicaciones I. Operadores bsicos de alta Dise VIII. b eficiencia. Sumadores y Multiplicadores. IX. Diseo Digital para comunicaciones II. Estructura interna de Dise filtros digitales. El procesador CORDIC. Diseo de un mdulo Dise m para una FFT. X. Reconfiguracin dinmica de FPGAs. Objetivos. Aplicaciones Reconfiguraci din FPGAs. procedimientos. XI. Depuracin Hardware. Concepto de depurador hardware. Depuraci Tecnologa UNSHADES. Tecnolog XII. Diseo Microelectrnica Robusto I. Efectos de la radiacin Dise Microelectr radiaci ionizante sobre los Circuitos Integrados. XIII.Diseo Microelectrnica Robusto II. Diseo confiable para XIII.Dise Microelectr Dise aplicaciones espaciales. Estrategias de redundancia de los circuitos. XIV. Tecnologas nanomtricas. Nuevas tendencias y estrategias de Tecnolog nanom tricas. diseo. dise
Microelectrnica Digital
18 16 14 12 10 8 6 4 2 0
la electrnica: electr
estado slido s nPaso importante hacia miniaturizacin miniaturizaci nRecibieron el premio Nobel en 1956
Anuncio de 1949
10
12
nMas
13
Brattain and Bardeen's point contact transistor worked this way: one input point, one output point contacting the surface of the semiconductor. There you can see the points can loosen up and the surface of the semiconductor can become more than useless. Shockley had a better idea, why not mimic the vacuum tube and create a three, one, two, three layer sandwich. This way, we can move the input around to the other side just like in a vacuum tube, so electricity will flow in the input and come out the output. And in between we'd be a third layer, just like the grid in a vacuum tube. A small electrical signal coming in the grid will influence a larger electrical current flowing from the input to the output. Voil, just like a vacuum tube! This was a brilliant idea, because it made up for shortcomings of the point contact transistor.
Master:Ing. Electrnica, Trat. de Seal y Comunic.: Microelectrnica Digital, Tema 1 14
en Naturaleza
Tcnicos T
mayor temperatura nMenos ruido trmico t nGordon Teal, Texas Instruments Teal, nPresentado en la conferencia del Institute of Radio Engineers en 1954 Engineers
nTrabajo a
Circuito Integrado:
nJack Kilby Julio-Sept. 1958 (Texas Instruments) Nobel en 2000 Julio- Sept. Instruments) nMejoras en Conexionado,
original de Shockley en 1945 nJFET: Teszner 1958 nMOS: Kjang y Atalla 1960
Fuente (S) Puerta (G)
+VGS
n+
n+ Canal inducido n
Sustrato p
Sustrato (B) Master:Ing. Electrnica, Trat. de Seal y Comunic.: Microelectrnica Digital, Tema 1
17
n1971-72 1971-
21
Ley de Moore
Establecida por Gordon Moore en 1965
9 8 7
L o g 2 (N .T r a n s )
6 5 4 3 2 1
23
24
2B$
90 91 92 93 94 95 96 97 98 99 00
25
Proyeccin a 15 aos, suponiendo un incremento Proyecci a de prestaciones mantenido (Si 98% CMOS 75%) (Si nPredicciones: Predicciones:
nDefinicin de Prestaciones Definici nDefinicin de Caractersticas Definici Caracter
y de Investigacin Investigaci para poder mantener el ritmo de los ltimos aos a nMejor Referente: Referente: nObjetivo a Superar por Fabricantes de Silicio nReferencia para fabricantes de otras tecnologas tecnolog emergentes
Master:Ing. Electrnica, Trat. de Seal y Comunic.: Microelectrnica Digital, Tema 1 26
NTRS-ITRS: 1997-2020
n
Invest. Univ. Invest. Univ. Invest. Indust. Desarrollo Invest. Indust. Desarrollo -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0
Produccin Produccin
1 2 3 4 5 1 2 3 4 5
El primer ao se considera cuando un fabricante ha conseguido entregar al menos 10.000 unidades fabricadas con el proceso. (Dos fabricantes a partir de ITRS01)
Master:Ing. Electrnica, Trat. de Seal y Comunic.: Microelectrnica Digital, Tema 1 27
ITRS: 1997-2014
Generaciones de Dispositivos: Coexistencia en el tiempo
nm 95 96 350 0 1 250 -2 -1 180 -4 -3 150 -6 -5 130 -8 -7 100 -11 -10 70 50 35 97 98 99 00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 2 3 4 5 Produccin 0 1 2 3 4 5 Desarrollo -2 -1 0 1 2 3 4 5 Investigacin -4 -3 -2 -1 0 1 2 3 4 5 -6 -5 -4 -3 -2 -1 0 1 2 3 4 5 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 1 2 3 4 5 -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 1 2 3 4 5 -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 1 2 -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0
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NTRS/ITRS
Predicciones de diferentes ITRS/NTRS (1992 a 2005)
xTRS 92 93 94 95 96 97 98 99 00 01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 19 20 1992 500=0.5 350 250 180 120 100 1994 350 250 180 130 100 70 1997 250 180 150 130 100 70 50 1998 250 180 130 100 70 50 35 1999 250 180 130 100 70 50 35 2001 22 130 90 65 45 32 2003 130 90 65 45 32 22 2005 90 65 45 32 22 16
Metal Metal
Paso de conexin
LPuerta
En 1961 la prediccin del tamao mnimo de un transistor era de 10mm Hoy se hacen transistores 100 veces mas pequeos El limite podra ser un transistor con un solo electrn (Digital)
Master:Ing. Electrnica, Trat. de Seal y Comunic.: Microelectrnica Digital, Tema 1 29
NTRS-ITRS: 1997-2018
'97
'99
'01
'03
'05
'07
'09
'11
'13
'15
'17
'19
30
Design System Drivers Test & Equipement Process Integration, Integration, Devices & Structures Front End Processes Lithography Interconnect Factory Integration Assembly & Packaging
n n n n
Environment, Safety & Health Environment, Yield Enhancement Metrology Modelling & Simulation
Predicciones ITRS-03
120 100 80 60 40 20 0 2003 2005 2007 2009 2011 2013 2015 2017 1/2 paso conex. DRAM Long. Puerta MPU/ASIC
El espesor de las lneas del primer metal coincide con la longitud de puerta de los ASICS
Master:Ing. Electrnica, Trat. de Seal y Comunic.: Microelectrnica Digital, Tema 1 32
90
Predicciones ITRS-05
Nodos en IT RS'05 DRAM stagger-contacted Metal 1 (M1) Pitch (nm) MPU/ASIC stagger-contacted Metal 1 (M1) Pitch (nm) Flash Uncontacted Poly Si Pitch (nm) MPU Printed Gate Length (nm) MPU Physical Gate Length (nm)
80
70
60
50
nm
40
30
20
10
0 2005 2006 2007 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020
33
Predicciones ITRS-05
90000 80000 70000 60000 50000 40000 30000 20000 10000 0 2005 2007 2009 2011 2013 2015 2017 2019
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2007
2009
2011
2013
2015
2017
2019
35
37
Efecto del escalado en la regla de diseo sobre la tensin de alimentacin, la tensin umbral y la capacidad de dar corriente
Master:Ing. Electrnica, Trat. de Seal y Comunic.: Microelectrnica Digital, Tema 1 38
Si VDD baja para disminuir el consumo, la corriente disponible en la puerta disminuye, Para subir la velocidad de conmutacin se hace el xido de puerta (tox) ms estrecho. Si se estrecha demasiado sube la corriente por efecto tnel. El lmite admisible es entre 1 y 10 A/cm2. Uso de aislante con elevada constante dielctrica
39
40
41
2008
2011
2014
2017
2020
42
Predicciones NTRS-97.
Comparacin 350-100nm
43
Predicciones NTRS-97.
Proceso Damasquinado
44
Predicciones NTRS-97.
Proceso Damasquinado
45
Predicciones NTRS-97.
Proceso Damasquinado
46
Proceso Damasquinado,
Intel 130nm, LGMem=70nm)
47
Tamao Mximo Chip DRAM (mm^2) Tamao Mximo Chip ASIC&MPU (mm^2)
Dimetro oblea 49
1997 1999 2002 2005 2008 2011 2014 250 180 130 100 70 50 35
51
2007
2009
2011
2013
2015
2017
2019
52
53
Coste (introduccin)
1998
1999
2000
2001
2002
55
56
Coste (introduccin)
0.25
Q3'99
Q4'99
Q1'00
Q2'00
Q3'00
Q4'00
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Design Environment and Std Interfaces System and IC Verif. Verif. and Analysis Design Techniques and Methodologies
n n n
59
70mm
Master:Ing. Electrnica, Trat. de Seal y Comunic.: Microelectrnica Digital, Tema 1 60
Flujo de Diseo
61
Predicciones NTRS-97
Diseo de CIs
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Necesidad cada vez mayor de variedad variedad Buena documentacin documentaci Necesidad de establecer standards Soft Soft Hard Hard
66
Tipos:
n n
Predicciones NTRS-99
Modelado y Simulacin
n
n n n
Dispositivos
Modelado Cuntico Cu Hidrodinmico Hidrodinmico Boltzman Montecarlo
Circuito
Clave para productividad Precisin-Tiempo CPU Precisi Lneas de Transmisin Transmisi
n n n
Ultimos desarrollos
Transistor de 30nm para memorias (generacin de 70nm) Segn ITRS debe estar en produccin en 2011. Tox 3 capas atmicas