Vous êtes sur la page 1sur 3

E2I 3 Notice des outils VHDL

Notice dutilisation des outils logiciels pour le VHDL


Ce petit guide doit vous permettre de vous familiariser avec l'diteur Crimson et l'outil de simulation Modelsim.

1 Edition avec Crimson


Crimson est un diteur de VHDL gratuit et fort agrable. Il applique une coloration syntaxique pour le VHDL et il est dot dun mode colonne trs pratique pour le VHDL. Ouvrir Crimson : Dmarrer Programmes Crimson Editor Pour crer un nouveau fichier : File New Enregistrer le fichier avec une extension .vhd : File Save As Crimson Editor

Maintenant vous pouvez crire votre description en VHDL et lditeur appliquera la coloration syntaxique par dfaut que vous pouvez modifier dans Tools Preference colors En gnral on choisit un nom pour larchitecture qui indique le type de description. Par exemple - RTL : le composant est synthtisable - STRUCT : association de plusieurs composants. - BEHAVIOUR : pas toujours synthtisable, dcrit le comportement. - DATAFLOW : logique combinatoire, flot de donnes. - BENCH : banc de test. Pour utiliser le mode colonne, appuyer sur alt + C, slectionnez plusieurs lignes et crivez du texte, celui ci sera recopi sur lensemble des lignes slectionns. Ce mode est trs utile lorsque vous voulez mettre toute une partie de code en commentaire. Pour sortir du mode colonne : appuyer sur alt + C.

2 Compilation et simulation avec Modelsim


Il existe deux mthodes pour simuler un composant, soit vous le simuler en ditant des stimuli avec le simulateur, soit en crivant un banc de test (mthode vivement conseille). Pour gagner du temps on peut aussi utiliser un script de simulation. Lancer le logiciel Modelsim : sur linux en tapant la commande vsim dans un terminal sur Windows en allant dans le menu Dmarrer Programmation Modelsim

Programmes

2.1 Simuler en ditant des stimuli


Une fois Modelsim lanc, il faut changer de rpertoire afin de se placer dans le rpertoire du fichier VHDL simuler : File Change Directory slectionner le rpertoire de votre fichier VHDL Crer une nouvelle librairie de travail : File New Library Cocher le bouton a new library and a logical mapping to it Mettre le nom work pour Library Name et Library Physical Name Cliquer sur Ok
Universit Pierre et Marie Curie PolytechParis UPMC 1

E2I 3 Notice des outils VHDL

Compiler votre ou vos fichier VHDL : Compile Compile Choisissez le fichier VHDL compiler et cliquez sur compile Refaites la mme opration avec les autres fichiers. Quand vous avez termin cliquez sur Done. Remarque : Si vous avez plusieurs fichiers, commencez toujours par ceux qui sont de plus basse hirarchie et finissez par celui qui est de plus haute hirarchie quon nomme souvent le top-level. Lancer le simulateur : Simulate Simulate Dvelopper work, cliquer sur le nom de lentit simuler cliquer sur OK Ouvrir la fentre signals et wave : View Objects View Wave Slectionnez les signaux dans la fentre Objects et faites les glisser jusqu' la fentre wave. Dans la fentre Wave, slectionnez un signal dentre, cliquez sur le bouton droit de la souris et vous pouvez mettre une valeur constante votre signal en choisissant Force, ou le faire varier comme un signal priodique carr en choisissant Clock. Affectez une valeur valide tous vos signaux dentres. Appuyez sur licne . A chaque appui sur cet icne vous simulez un pas de temps, ce pas tant par dfaut de 100 ns. Pour terminer la simulation : Simulate End Simulation

2.2 Simuler en utilisant un banc de test (test-bench)


Le banc de test est un fichier VHDL qui permet de gnrer les stimuli ncessaire tester la validit de votre description. Lorsquil est complet il permet galement de vrifier les sorties de votre design, on parle alors dun banc de test auto-vrifiant. Pour faire la simulation avec un banc de test, il faut reprendre exactement les mmes tapes que la partie 2.1 sauf quil faut compiler le composant simuler (design.vhd) et le banc de test (design_tb.vhd). Ensuite il faut lancer la simulation du banc de test et non pas du composant simuler : Simulate Simulate Dvelopper work, cliquer sur le fichier du banc de test (design_tb.vhd) cliquer sur OK Ouvrir les fentres objects et wave : View Objects View Wave Slectionnez les signaux dans la fentre Objects et faites les glisser jusqu' la fentre wave. Lancer la simulation : ou Simulate Run Run -All Cliquer sur licne

Universit Pierre et Marie Curie PolytechParis UPMC

E2I 3 Notice des outils VHDL

2.3 Simuler en utilisant un script de simulation tcl/tk


Lutilisation dun script de simulation tcl/tk permet de gagner beaucoup de temps chaque simulation, celui-ci effectue un certain nombre dtapes en une seule. Le langage tcl/tk et trs utilis dans les flots VHDL pour crire des scripts de simulation ou de synthse (une ligne de commentaire commence par #). Lorsque vous lancez Modelsim, il faut toujours commencer par changer de rpertoire, afin de se placer dans le rpertoire de travail : rpertoire dans lequel se trouve le script de simulation et le banc de test. File Change Directory slectionner le rpertoire de travail

Voici comment crire votre script de simulation :


# cration de la librairie de travail work vlib work #compilation des fichiers vhdl, l'ordre de compilation est important #commencer par le package, les composants, le top-level design et enfin # le test-bench #vcom -93 packages.vhd #vcom -93 sources.vhd #vcom -93 testbench.vhd #Exemple : vcom -93 counter_pkg.vhd vcom -93 counter.vhd vcom -93 counter_tb.vhd

#lancer la simulation avec le nom du testbench (si il existe) #sinon avec le nom du top design #pour chacun des cas prcisez le nom de l'entit, pas le nom du fichier vsim counter_tb(RTL) #pour visualiser tout les signaux du design: view signals add wave * #lancer la simulation run -all

Sauvegarder le fichier avec le nom simu.do. Pour lexcuter, lancer Modelsim et taper la commande do simu.do. Voil cest fini. Vous pouvez dornavant dcrire de nouveaux composants, les compiler et les simuler.

Universit Pierre et Marie Curie PolytechParis UPMC