Amostra e Retém

UNIVERSIDADE FEDERAL DE ITAJUB
DISSERTAO DE MESTRADO

Projeto e Integrao de um Sistema de
Amostragem de Tenso e de Corrente para
Aplicaes em Sistemas de Medio de
Grandezas Eltricas

por

Eng. Evandro Daniel Calderaro Cotrim

Orientador: Prof. Dr. Larcio Caldeira
Co-Orientador: Prof. Dr. Carlos Alberto Mohallem Guimares

Dissertao apresentada Universidade
Federal de Itajub como parte dos
requisitos necessrios para a obteno do
ttulo de Mestre em Engenharia Eltrica.

Itajub, Setembro de 2003

Aos meus pais, Jos Antonio e Clarice,
aos meus irmos, Cristiano e Jnior, e
minha noiva, Gracely, dedico.

Por vezes sentimos que aquilo que fazemos no seno
uma gota de gua no mar. Mas o mar seria menor se lhe
faltasse uma gota.
Madre Teresa de Calcut

Agradecimentos

A Deus, por permitir a concluso de mais uma etapa de minha vida;
Aos meus pais, irmos e minha noiva, pelo incentivo, amor e pacincia;
Aos professores orientadores, Dr. Larcio Caldeira e Dr. Carlos Alberto Mohallem
Guimares, pelo crdito, confiana, amizade e pelo auxlio na realizao deste trabalho;
Ao professores Dr. Robson Luiz Moreno e Dr. Tales Cleber Pimenta, pelas
sugestes, contribuies e apoio;
secretria do Grupo de Microeletrnica, Sra. Ilda Carvalho de Andrade, pela
amizade e disposio em sempre nos ajudar;
Aos colegas, engenheiros Jos Feliciano Adami, Rony Leite Giffoni, Benedicto
Marcos Salomon, Renato Augusto Carvalho de Andrade, Luis Henrique de Carvalho,
Filipe Guimares Russo Ramos e Ablio Rodrigues Netto Alves, pela amizade e que, de
alguma forma, contriburam para a elaborao desta dissertao;
fundao CAPES, pelo apoio financeiro atravs do programa Demanda Social;
Aos meus familiares, amigos e a todos que, de forma direta ou indireta, contriburam
para a realizao deste trabalho.

Meus mais sinceros agradecimentos.

Ficha catalogrfica elaborada pela Biblioteca Mau
Bibliotecria Margareth Ribeiro- CRB_6/1700

C845p
Cotrim, Evandro Daniel Calderaro
Projeto e integrao de um sistema de amostragem de tenso e de
corrente para aplicaes em sistemas de medio de grandezas eltri-
cas / por Evandro Daniel Calderaro Cotrim ; orientado por Larcio
Caldeira e co-orientado por Carlos Alberto Mohallem Guimares. --
Itajub (MG) : UNIFEI, 2003.
100 p. il.

Dissertao (Mestrado) Universidade Federal de Itajub.

1. Amostragem de sinais. 2. Medidas eltricas. 3. Conversor A/D.
4. Circuitos integrados. I. Caldeira, Larcio, orient. II. Guimares,
Carlos Alberto Mohallem, co-orient. III. Universidade Federal de
Itajub. IV. Ttulo.

CDU 621.3.049.77(043)

v

Resumo

Este trabalho apresenta o projeto de um sistema de interfaceamento
analgico/digital para aplicaes em medida de energia eltrica, integrado em tecnologia
CMOS de 0,35m, onde grandezas como tenso e corrente so amostradas e convertidas em
cdigos digitais, para posterior processamento digital. A utilizao de tcnicas de capacitores
chaveados nos circuitos de amostragem e de converso, em substituio s tcnicas analgicas
convencionais, permite a reduo do tamanho dos circuitos e a obteno de sistemas mais
precisos.
O sistema desenvolvido possui dois canais de entrada e atinge uma resoluo
de dez bits, a uma taxa de converso de 61600 palavras por segundo. Entretanto, pode ser
expandido para at 12 canais de entrada, com uma taxa de amostragem de 7600 amostras por
segundo, o que resulta em uma taxa de converso de 369000 palavras por segundo. O circuito
ocupa uma rea de 5,2 mm
2
, incluindo os pads.
Alm de ser uma inovao em relao aos sistemas tradicionais de
amostragem, devido ao fato de j possuir o filtro anti-aliasing integrado, canais de aquisio
expansveis e amostrados simultaneamente, alm da possibilidade de integrao no mesmo
die dos circuitos de processamento digital, o circuito permite a obteno de amostras com
custos extremamente menores que os tradicionais, uma vez que a tecnologia de fabricao e
as topologias utilizadas permitem a implementao de um sistema compacto e preciso.
vi

Abstract

This work describes an integrated analog-to-digital interface for electric energy
measurement, implemented on 0.35m CMOS process. In this system, voltages and currents
are sampled and converted to digital values for later processing. It has been used the switched
capacitor technique on the sampling and conversion circuits, instead of the analogue
conventional techniques, thus reducing the circuit size and achieving a higher precision.
The developed system has two input channels and can reach 10 bits of
resolution at a sampling rate of 61600 words per second. Nevertheless, the system can be
expanded up to 12 channels, so that at 7600 samples per second it can reach 369000 words
per second. The circuit takes an area of 5.2 mm
2
, including pads.
The system is an improvement compared to all others since it has a built-in
anti-aliasing filter and expandable acquisition channels that are simultaneously sampled.
Additionally, it can be implemented on a digital process, along with the digital circuitry.
Therefore, the system presents a much lower sampling cost compared to the traditional
systems, since it can be manufactured on a digital process and thus the whole system can be
totally integrated.
vii
ndice
Captulo 1 - Introduo
1.1 Relevncia do Projeto 02
1.2 Objetivo 03
1.3 Estrutura do Trabalho 04
Captulo 2 - Anlise do Sistema
2.1 Descrio Geral 06
2.2 Sistema Proposto 08
Captulo 3 - Circuitos de Entrada
3.1 Filtro Anti-Aliasing 13
3.1.1 Projeto do Amplificador Operacional 15
3.1.2 Filtro Sallen-Key 18
3.2 Circuito Amostra-e-Retm (Sample-and-Hold) 19
3.2.1 Projeto da Chave Analgica 23
3.2.2 Projeto do Amplificador Operacional 24
3.2.3 Implementao Circuito Amostra-e-Retm 24
3.3 Conversor de Sinais Single-ended para Diferencial 28
Captulo 4 - Multiplexador Analgico e Conversor A/D
4.1 Multiplexador Analgico de Sinais 32
4.1.1 Dimenses das Chaves 34
4.1.2 Circuito Digital de Controle 34
4.2 Conversor Analgico-Digital 37
4.2.1 Converso A/D Cclica 38
4.2.2 Conversor Analgico-Digital Cclico Utilizando Tcnica de
Capacitores Chaveados 40
4.2.2.1 Estgio de Multiplicao Independente da Razo
entre Capacitores 41
4.2.2.2 Estgio de Amostragem/Reteno e de Comparao 42
4.2.2.3 Conversor A/D com Sada Simples 43
viii
4.2.2.4 Insensibilidade do Circuito a Tenses de offset e a
Capacitncias Parasitas 45
4.2.3 Conversor A/D Cclico Totalmente Diferencial 46
4.2.3.1 Projeto do Amplificador Operacional e do Circuito de
polarizao 47
4.2.3.2 Circuito de Realimentao a Modo Comum - CMFB
(Common-Mode Feedback) 54
4.2.4 Circuito Digital de Controle 56
4.3 Resultados de Simulao 65
Captulo 5 - Circuito de Controle do Sistema e Layout
5.1 Circuito de Controle do Sistema 70
5.2 Sistema Completo 76
5.3 Layout do Sistema 78
5.4 Aplicao do Sistema 87
Captulo 6 - Concluses e Trabalhos Futuros 90
Apndice Sensor Hall de Corrente 92
Referncias Bibliogrficas 98

ix
Lista de Figuras
Figura 2.1 Sistema de Aquisio de Dados para uma Rede de Distribuio Trifsica 06
Figura 2.2 Sistema de Aquisio de Dados Proposto 08
Figura 2.3 Diagrama de Sinais de Controle Sistema de Aquisio de Dados -
Dois Canais 11
Figura 3.1 Filtro Passa-Baixa de Segunda Ordem Sallen-Key 15
Figura 3.2 Grfico de Resposta em Freqncia Filtro Passa-Baixa Sallen-Key 15
Figura 3.3 Esquema do Amplificador Operacional Projetado 16
Figura 3.4 Resposta em Freqncia - Amplificador Operacional - Caso Tpico 16
Figura 3.5 Resposta em Freqncia - Amplificador Operacional Pior Caso de
Potncia 17
Figura 3.6 Resposta em Freqncia - Amplificador Operacional Pior Caso de
Velocidade 17
Figura 3.7 Circuito do Filtro Sallen-Key Implementado 18
Figura 3.8 Resposta em Freqncia do Circuito da Figura 3.7 Caso Tpico 18
Figura 3.9 Resposta em Freqncia Filtro Sallen-Key Pior Caso de Potncia 19
Figura 3.10 Resposta em Freqncia Filtro Sallen-Key Pior Caso de Velocidade 19
Figura 3.11 Circuito Amostra-e-Retm Bsico 20
Figura 3.12 (a) Circuito Amostra-e-retm com Compensao de Clock-feedthrough;
(b) Sinais de Chaveamento 21
Figura 3.13 Circuito Amostra-e-retm Implementado 24
Figura 3.14 Sinais de Controle - Circuito Amostra-e-Retm 25
Figura 3.15 Circuito Gerador de Pulsos de Controle Circuito Amostra-e-Retm 25
Figura 3.16 Tenses de Entrada e de Sada - Circuito Amostra-e-Retm 26
Figura 3.17 Tenses de Entrada, de Reteno e de Sada do Circuito Amostra-e-retm 27
Figura 3.18 Circuito Conversor de Sada Simples para Diferencial 29
Figura 3.19 Esquema do Conversor de Sada Simples para Diferencial 29
Figura 3.20 Amplificador Operacional - Circuito Conversor de Sada Simples para
Diferencial 30
Figura 3.21 Simulao Conversor de Sinais de Sada Simples para Diferencial 30
Figura 3.22 Detalhe - Tenso de Sada do Circuito Conversor de Sinais de Sada
Simples para Diferencial 31
Figura 4.1 Multiplexador Bsico 6x1 32
x
Figura 4.2 Estgio de Entrada Conversor A/D 33
Figura 4.3 Conexo do Multiplexador Analgico ao Conversor A/D 34
Figura 4.4 Circuito de Controle - Multiplexador Analgico de Seis Canais 36
Figura 4.5 Simulao Eltrica do Circuito de Controle 36
Figura 4.6 Conexo do Circuito de Controle s Chaves CMOS 37
Figura 4.7 Exemplo do Mtodo de Converso A/D Cclica. 39
Figura 4.8 Diagrama em Blocos de um Conversor A/D Cclico Bsico 40
Figura 4.9 Seqncia de Operao do Circuito: Multiplicao por Dois Atravs do
Mtodo Independente da Razo entre Capacitores 42
Figura 4.10 Seqncia de Operao do Circuito: Amostragem/reteno e Comparao 43
Figura 4.11 Conversor A/D Cclico com Sada Simples 43
Figura 4.12 Exemplo de Converso A/D com Codificao (a) por Offset Binrio
No- sinalizado e (b) Offset Binrio Sinalizado 46
Figura 4.13 Diagrama Bsico do Conversor A/D Cclico 47
Figura 4.14 Circuito Simplificado do Amplificador Folded-Cascode 48
Figura 4.15 Esquemtico do Amplificador Folded-Cascode 50
Figura 4.16 Esquemtico do Circuito de Polarizao 51
Figura 4.17 Ganho Diferencial (dB) e Fase do Sinal de Sada (graus) do
Amplificador Operacional para o Caso Tpico 52
Amplificador Operacional - Pior Caso de Potncia 53
Amplificador Operacional para o Pior Caso de Velocidade 53
Figura 4.20 Circuito de Realimentao a Modo Comum Dinmico (DCMFB) 55
Figura 4.21 Circuito Gerador de clock no-sobreposto 55
Figura 4.22 Diagrama Bsico do Circuito de Controle 57
Figura 4.23 Circuito de Controle Conversor A/D 60
Figura 4.24 Contador Sncrono Mdulo Dois 61
Figura 4.25 Contador Sncrono Mdulo Dez 61
Figura 4.26 Matriz Decodificadora 62
Figura 4.27 Esquema do Flip-Flop Tipo D 63
Figura 4.28 Sinais de Endereamento da Matriz Decodificadora 63
Figura 4.29 Sinais de Controle das Chaves Conversor A/D 64
xi
Figura 4.30 Rede de Acionamento das Chaves do Conversor A/D 65
Figura 4.31 Conversor A/D Implementado 69
Figura 5.1 Diagrama de Sinais de Controle Sistema de Aquisio de Dados
Dois Canais 71
Figura 5.2 Diagrama em Blocos Circuito de Controle do Sistema 72
Figura 5.3 Circuitos Gerador de Sinal de Reset e de Tenso de Acionamento das
Portas E 73
Figura 5.4 Circuito Gerador de Pulso de Reset 73
Figura 5.5 Simulao Circuito Gerador de Pulso de Reset 74
Figura 5.6 Circuito Gerador de Pulsos 74
Figura 5.7 Circuito Divisor de Freqncias por Oito 75
Figura 5.8 Circuito Divisor de Freqncias por Trinta 75
Figura 5.9 Simulao do Circuito de Controle 76
Figura 5.10 Detalhe Sadas do Circuito de Controle Durante a Fase de Reteno
do Circuito Amostra-e-retm 76
Figura 5.11 Diagrama Completo do Sistema de Monitoramento 77
Figura 5.12 Par Diferencial Amplificador Operacional com Sada Simples 79
Figura 5.13 Amplificador Operacional Sada Simples 80
Figura 5.14 Filtro Sallen-Key 80
Figura 5.15 Circuito Amostra-e-retm 81
Figura 5.16 Matriz de Capacitores - Centride Comum 81
Figura 5.17 Conversor de Sinal de Sada Simples para Diferencial 82
Figura 5.18 Resistores de Polissilcio 82
Figura 5.19 Amplificador Operacional Folded Cascode Sadas Diferenciais 83
Figura 5.20 Conversor Analgico/Digital 84
Figura 5.21 Circuito de Controle do Conversor A/D e do Sistema 85
Figura 5.22 Layout Completo do Sistema 86
Figura 5.23 Layout de Sistema Contendo Estruturas para Teste 87
Figura 5.24 Esquema de Ligao do Circuito Integrado 88

xii
Lista de Tabelas
Tabela 3.1 Resultados da Simulao Amplificador Operacional 18
Tabela 3.2 Caractersticas Amplificador Operacional 24
Tabela 3.3 Seqncia de Contagem Contador Sncrono 26
Tabela 3.4 Erro Relativo e Percentual da Tenso de Sada Circuito Amostra-e
retm 27
Tabela 3.5 Erro Relativo e Percentual da Tenso de Sada Circuito Amostra-e-retm -
Pior Caso de Potncia 28
Tabela 3.6 Erro Relativo e Percentual da Tenso de Sada Circuito Amostra-e-retm -
Pior Caso de Velocidade 28
Tabela 4.1 Tabela-verdade do Decodificador do Multiplexador Analgico 35
Tabela 4.2 Funes Booleanas do Decodificador do Multiplexador Analgico 36
Tabela 4.3 Seqncia de Chaveamento Converso A/D Algortmica 44
Tabela 4.4 Caractersticas dos Transistores do Amplificador Folded-Cascode 50
Tabela 4.5 Caractersticas dos Transistores do Circuito de Polarizao 52
Tabela 4.6 Resultados Obtidos Atravs de Simulaes do Circuito de Polarizao 52
Tabela 4.7 Resultados Obtidos com o Amplificador Folded-Cascode (V
ICM
= V
OCM

= V
DD
/2) 54
Tabela 4.8 Seqncia de Chaveamento para o Conversor A/D 57
Tabela 4.9 Seqncia de Acionamento das Chaves CMOS 58
Tabela 4.10 Simulao do Circuito Conversor A/D - Caso Tpico 66
Tabela 4.11 Simulao do Circuito Conversor A/D - Pior Caso de Velocidade 67
Tabela 4.12 Simulao do Circuito Conversor A/D - Pior Caso de Potncia 68
Tabela 5.1 Pinos do Circuito de Amostragem 89

xiii
Lista de Smbolos e Variveis

e
1
(t) Tenso de fase A da rede eltrica de distribuio
e
2
(t) Tenso de fase B da rede eltrica de distribuio
e
3
(t) Tenso de fase C da rede eltrica de distribuio
i
1
(t) Corrente de fase A da rede eltrica de distribuio
i
2
(t) Corrente de fase B da rede eltrica de distribuio
i
3
(t) Corrente de fase C da rede eltrica de distribuio
t Perodo de uma forma-de-onda peridica
A Perodo de amostragem do circuito amostra-e-retm (sample-and-hold)
R Perodo de reteno do circuito amostra-e-retm (sample-and-hold)
Tp Tempo de durao de pulso de sinal de clock
H(s) Funo de transferncia do filtro de sinais, no domnio da freqncia
o
freqncia angular de localizao do plo dominante do filtro
Q Fator de qualidade
IN-, N Entrada inversora do amplificador operacional
IN+, P Entrada no-inversora do amplificador operacional
A
o
Ganho de malha aberta do amplificador operacional
PM Margem de fase do amplificador operacional (Phase Margin)
F
T
Freqncia de ganho unitrio do amplificador operacional
VIN Tenso de entrada
V
o
, V
OUT
Tenso de sada
CLK
Fase de sinal de clock
FI1,
1
Fase de amostragem
FI1B,
1
Fase de amostragem complementada
FI2,
2
Fase de amostragem atrasada
FI3,
3
Fase de amostragem atrasada
FIN, FI
NEG
, Fase de Reteno
V
C
Valor de tenso no capacitor
V
CK
Alterao tenso no capacitor devido ao efeito de clock feedthrough
xiv
V
OFF
Tenso de offset do amplificador operacional
t
ch
Tempo de carga do capacitor, devido resistncia da chave MOS
kp Transcondutncia do transistor MOS
W Largura do transistor MOS
L Comprimento de canal do transistor MOS
VDD Tenso de alimentao positiva
V
T
, V
TH
Tenso de limiar (threshold) do transistor MOS
CLK Sinal de gatilhamento (clock)
LSB Bit Menos Significativo (Less- Significative Bit)
CMFB Circuito de realimentao de modo comum (Common-Mode Feedback)
VCM Tenso de modo comum do amplificador operacional
Rf Resistor de realimentao do amplificador operacional
Rs Resistor srie conectado ao amplificador
VB Tenso de referncia externa ao circuito de polarizao
BIAS Tenso quiescente de polarizao do circuito CMFB
V
IN+
Tenso diferencial positiva de entrada do conversor A/D
V
IN-
Tenso diferencial negativa de entrada do conversor A/D
V
REF+
Tenso diferencial positiva de referncia do conversor A/D
V
REF-
Tenso diferencial negativa de referncia do conversor A/D
EN Sinal de habilitao (enable)
V
MAX
Mxima amplitude do sinal de entrada
V(i) Tenso para obteno do i-simo bit de sada do conversor A/D
V(i+1) Tenso residual para obteno do prximo bit de sada do conversor A/D
b(i) i-simo bit de sada do conversor A/D
S, SW Chave CMOS do conversor A/D
VGS Diferena de potencial entre a porta e a fonte de um transistor MOS
C
L
Capacitncia de sada do amplificador operacional
C
X
Soma das capacitncias no n X
PM Margem de fase do amplificador operacional (Phase Margin)
I
D
Corrente de dreno do transistor MOS
VCCa Tenso de alimentao positiva para circuitos analgicos
xv
St Sinal de controle do conversor A/D que indica incio de converso
COMP, Bi Bit de sada do conversor A/D, obtido atravs de comparao

Captulo 1
Introduo

A qualidade da energia eltrica distribuda pelas concessionrias pode ser
verificada atravs da determinao da presena de harmnicos, variaes de tenso,
desequilbrios e interrupes de fornecimento, entre outros. Estas ocorrncias, sem dvida,
causam uma perda de desempenho da rede. Para que esses fenmenos possam ser
quantificados, deve-se fazer uso de equipamentos que monitorem a rede de distribuio de
energia eltrica de forma contnua, a fim de que medidas de correo possam ser tomadas.
As grandezas eltricas pertinentes ao sistema eltrico, tais como tenso eficaz,
corrente eficaz, potncias ativa e reativa, fator de potncia e distoro harmnica, entre outras,
podem ser determinadas atravs da decomposio em harmnicos, dos sinais de tenso e de
corrente presentes. As transformadas de Fourier so as principais ferramentas matemticas
utilizadas para a decomposio em harmnicos das formas de onda de tenso e de corrente
amostradas.
Um sistema de monitoramento de grandezas eltricas deve amostrar as formas
de onda de tenso e de corrente da rede de distribuio, convert-las para cdigos digitais e
realizar o processamento digital desses cdigos, a fim de que as grandezas desejadas sejam
calculadas. A preciso desse sistema depende, em grande parte, da interface de aquisio e de
converso para digital do sinal a ser processado. Dessa forma, existe a necessidade de que se
desenvolvam circuitos de alta resoluo, sem que sejam necessrios casamentos precisos entre
componentes ou ajustes por laser.
Os sistemas de aquisio utilizados so, na maioria das vezes, implementados
por circuitos discretos, o que implica em maiores custos de montagem e na reduo de
confiabilidade e preciso do equipamento. Os sistemas de amostragem integrados,
1. Introduo 2
geralmente, necessitam de filtros externos de sinais, alm de no realizarem a amostragem dos
canais de entrada de forma simultnea, acarretando a necessidade de se utilizarem circuitos
externos de apoio e em defasagens entre as formas de onda dos canais amostrados. Dessa
forma, surge a necessidade de se projetarem sistemas com o maior nvel de integrao
possvel, para que se obtenham equipamentos confiveis, precisos e com menores custos.
Procurando desenvolver um circuito que atenda aos requisitos anteriores, este
trabalho apresenta o projeto de um sistema integrado que realiza a amostragem de sinais de
tenso e de corrente, presentes na rede de energia eltrica. Os dados aquisitados so
convertidos em palavras digitais de dez bits, para que o processamento digital possa ser
realizado posteriormente, por circuitos externos. Atravs do processamento digital dos dados
amostrados, calcula-se o valor das grandezas eltricas relativas ao sistema de distribuio,
podendo-se determinar a qualidade da energia eltrica fornecida. O sistema desenvolvido
pode ser utilizado, em aplicaes futuras, como uma clula bsica para aquisio de dados,
em circuitos integrados microprocessadores ou processadores digitais de sinais.
Esta dissertao aborda o projeto e a simulao de vrios blocos, analgicos e
digitais, que executam tarefas bem definidas no sistema em questo. Esses blocos foram
desenvolvidos buscando-se a maior preciso e o maior nvel de integrao possvel, sem a
necessidade de ajustes especiais ou o emprego de tecnologias analgicas de fabricao.
O sistema foi desenvolvido e implementado utilizando a tecnologia 0,35m
CSI da empresa Austria Mikro Systeme (AMS), podendo atingir taxas de converso de at
369.000 palavras por segundo e ocupando uma rea de 5,22 mm
2
, incluindo os pads. O
circuito, sem os pads, ocupa uma rea de 1,97mm
2
.
1.1 Relevncia do Projeto
Um dos problemas enfrentados pela agncia nacional reguladora da energia
eltrica o da fiscalizao e auditoria tcnica do desempenho da rede bsica de distribuio
de energia eltrica. Neste sentido, vrias grandezas devem ser monitoradas a fim de que se
obtenham dados que permitam direcionar procedimentos de correo do sistema.
A fim de monitorar os fenmenos que causam essa perda de desempenho nos
barramentos de distribuio da rede bsica (V230 kV) de energia, necessita-se de um
equipamento eficiente e de baixo custo. O custo dos equipamentos comerciais disponveis
varia na faixa de 4.000 a 60.000 dlares e, devido necessidade da utilizao de uma grande
1. Introduo 3
quantidade desses instrumentos no sistema eltrico brasileiro, a aquisio de tais aparelhos
tende a se inviabilizar.
A implementao de um instrumento de monitorao geralmente feita
utilizando-se de um circuito integrado DSP (Digital Signal Processor - Processador Digital de
Sinais) para o processamento matemtico dos dados amostrados, juntamente com circuitos
discretos para a compatibilizao e converso das grandezas amostradas. A utilizao de
circuitos discretos implica em equipamentos com maior volume, maior consumo de energia e
preciso dependente dos valores dos componentes discretos utilizados. O emprego de
circuitos integrados dedicados, desenvolvidos utilizando topologias adequadas, permite a
obteno de sistemas mais confiveis, precisos e compactos.

Apesar da grande proliferao de tcnicas de processamento digital de sinais e
processadores digitais de aplicaes especficas e dedicadas de alto desempenho, o mundo
continua analgico. No mercado internacional, poucos grupos atuam na rea de circuitos
analgicos, enquanto que inmeros tm se dedicado a circuitos digitais. Dessa forma, esse
trabalho visa preencher essa lacuna, fornecendo a desenvolvedores e usurios de sistemas de
processamento digital uma interface de aquisio de sinais integrada e precisa.
1.2 Objetivo
Este trabalho consiste em se implementar um sistema de amostragem e de
converso de sinais em um nico circuito integrado, baseado em topologias de circuitos
discretos e/ou integrados, que melhor satisfaam as condies de adequao ao sistema
proposto, incluindo preciso, nvel de integrao e funcionalidade.
A tecnologia de integrao utilizada (CMOS 0,35m) permite a obteno de
circuitos digitais mais rpidos, devido ao menor comprimento de canal utilizado, alm da
ocupao de uma menor rea de silcio, devido s reduzidas dimenses das estruturas
construtivas dessa tecnologia. Para os circuitos analgicos, entretanto, torna-se necessria a
obteno de configuraes que apresentem funcionalidade e preciso utilizando as estruturas
disponveis, as quais so otimizadas para circuitos digitais. Alm disso, o sistema a ser
desenvolvido deve apresentar uma preciso independente do casamento entre componentes e
de ajustes externos, como por exemplo, por laser.
Os sinais de tenso e de corrente rede eltrica so amostrados e convertidos
para digital, ficando disponveis para serem processados por sistemas externos de tratamento
1. Introduo 4
digital de dados, que podem compreender processadores digitais de sinais, sistemas
microcontrolados ou computadores pessoais.
O sistema proposto possui dois canais para amostragem de grandezas eltricas,
podendo ser expandido para at doze canais, atravs da replicao dos circuitos de entrada. O
primeiro canal destinado amostragem de tenses e o segundo destinado amostragem de
correntes. A transduo dos sinais de entrada ser feita atravs da utilizao de
transformadores de potencial (TPs) para o canal de tenso e de transformadores de corrente
(TCs) ou de transdutores de corrente baseados em efeito Hall, para o canal de corrente.
Os sinais amostrados sero digitalizados em palavras de dez bits, onde as
palavras convertidas so fornecidas na sada do circuito de maneira serial, juntamente com um
sinal de OK que indica a validade do bit presente no pino de sada. O sistema de dois canais
apropriado para monitoramento de redes de alimentao monofsicas. Para a utilizao em
redes trifsicas de energia, deve-se expandir o nmero de canais de aquisio para seis.
1.3. Estrutura do Trabalho
Alm deste primeiro captulo introdutrio, este trabalho se divide em outros
cinco captulos. O Captulo 2 trata da descrio e da anlise do sistema de monitoramento a
ser desenvolvido.
O Captulo 3 aborda o projeto e as simulaes do filtro anti-aliasing de entrada
do sistema, do circuito amostra-e-retm (sample-and-hold) responsvel pela discretizao dos
sinais de entrada e do conversor de sinais single-ended para par diferencial. Este ltimo
necessrio para que os sinais de sada single-ended do circuito amostra-e-retm possam ser
aplicados entrada do conversor A/D, que possui estrutura totalmente diferencial. As
simulaes eltricas desses circuitos foram obtidas atravs da utilizao da ferramenta de
simulao eltrica Accusim
, componente do software Mentor Graphics
, para projeto de
circuitos integrados, utilizado em ambiente Unix.
Em seqncia, o Captulo 4 descreve a tcnica de converso analgico-digital
cclica empregada no sistema, o projeto e a simulao do amplificador operacional e do
circuito conversor analgico-digital, cuja arquitetura baseada em tcnicas de capacitores
chaveados. Esse Captulo tambm inclui o projeto e as simulaes do circuito digital de
controle do conversor A/D.
1. Introduo 5
O Captulo 5 aborda o projeto e as simulaes do circuito digital de controle do
sistema completo, alm do layout de cada bloco componente do sistema e do circuito final
com base nas regras de projeto da tecnologia AMS 0,35m CSI. O layout apresentado foi
elaborado atravs da ferramenta IC Station
, tambm componente do software Mentor

Graphics
.
Finalmente, o Captulo 6 traz as concluses finais e as perspectivas de
trabalhos futuros nessa rea.

Captulo 2
Anlise do Sistema

2.1 Descrio Geral
Um sistema de aquisio de dados para uma rede de energia trifsica pode
possuir a estrutura apresentada na Figura 2.1. As entradas e
1
(t) a e
3
(t) so correspondentes aos
sinais de tenso das fases A, B e C, que so amostrados atravs de transformadores de
potencial. As entradas i
1
(t) a i
3
(t) correspondem s correntes a serem amostradas de cada fase.
Com isso, um grande nmero de grandezas eltricas relativas ao sistema amostrado, tais como
fator de potncia, contedo harmnico, potncia ativa e reativa, dentre outros, pode ser
calculado.

Figura 2.1 Sistema de Aquisio de Dados para uma Rede de Distribuio Trifsica
O primeiro bloco desse sistema (Trat. - tratamento) responsvel pelo
tratamento do sinal aquisitado, incluindo filtragem anti-aliasing e compatibilizao dos nveis
de tenses e correntes, para que sejam convenientemente aplicados aos circuitos posteriores.
2. Anlise do Sistema 7
Para o circuito de corrente, pode-se utilizar um transformador de corrente (TC)
ou um sensor Hall para se efetuar a medio. Caso se utilize um TC, o circuito de tratamento
de sinais deve incluir um conversor corrente/tenso, para que ocorra a aquisio adequada
dessa grandeza. No caso da utilizao de um sensor Hall para o circuito de amostragem de
corrente, ou de um TP para o circuito de tenso, deve-se apenas executar a compatibilizao
de tenses e a filtragem dos harmnicos superiores.
Convencionou-se amostrar at o 25 harmnico do sinal de entrada (1500 Hz).
A partir desse ponto, o filtro passa-baixa do circuito de tratamento de sinais passa a exibir
uma atenuao da amplitude do sinal de entrada de 40 dB por dcada de variao, no eixo das
freqncias.
O bloco S/H (circuito amostra-e-retm sample-and-hold) responsvel
pela amostragem e reteno simultnea dos seis canais de entrada, para que as grandezas,
calculadas para cada fase, sejam referentes ao mesmo instante de tempo.
O bloco Mux Analgico (Multiplexador Analgico) responsvel pela
conduo dos sinais de sada do circuito amostra-e-retm para o circuito de converso
analgico-digital. Dessa forma, o conversor A/D compartilhado entre os seis canais de
entrada. Um nmero maior de canais pode ser utilizado, implicando em uma maior velocidade
de funcionamento do conversor A/D.
O bloco Conversor A/D (conversor Analgico-Digital) o responsvel pela
digitalizao dos valores de tenso e de corrente aquisitados. Alm dos valores convertidos, o
conversor A/D fornece em sua sada um sinal de pronto, indicando que o dado de entrada j
foi convertido e que est disponvel para leitura. Os valores convertidos podem ser
armazenados em uma pilha de memria, atravs do circuito de DMA (Direct Memory Access)
Acesso Direto Memria, para que sejam processados os clculos matemticos relativos s
grandezas amostradas ou manipulados, diretamente pelo microprocessador, que os
armazenar na memria.
Os valores calculados pelo microprocessador podem ser diretamente exibidos
por um visor alfanumrico (display) ou enviados para um microcomputador atravs de suas
portas de comunicao.
Uma outra configurao alternativa possvel consiste em se enviar os dados
convertidos pelo conversor A/D diretamente para um microcomputador, para que este
processe os dados amostrados. Neste caso, os sinais digitais disponibilizados pelo conversor
A/D devem ter seus nveis de tenso compatibilizados com os valores de trabalho da porta de
comunicao do microcomputador.
O bloco controle um circuito digital responsvel pelo envio de sinais
digitais de controle e de sincronismo aos demais circuitos do sistema. Este bloco tambm
responsvel pelo sequenciamento e controle do algoritmo de converso do circuito Conversor
A/D.
2.2 Sistema Proposto
O diagrama em blocos do sistema proposto pode ser visualizado na Figura 2.2,
consistindo de um sistema de aquisio e converso de dados de dois canais.

Figura 2.2 - Sistema de Aquisio de Dados Proposto
Para que os sinais sejam aquisitados da rede eltrica, estes devem ser aplicados
aos circuitos de amostragem atravs dos dispositivos conectados entrada do equipamento,
ou seja, um transformador de potencial (TP) para o circuito de amostragem de tenso e um
transdutor de corrente, baseado no efeito Hall, para o circuito de amostragem de corrente.
O TP de entrada do circuito, que ser conectado a uma tenso nominal de
115V, possui uma relao de reduo de 200:1. O transdutor de corrente escolhido foi o CSA-
1, da empresa Sentron. Esse sensor apresenta uma tenso de sada proporcional corrente de
entrada, com uma relao linear de 160 mV/A, a uma corrente mxima de 10 A. Dessa forma,
ser aplicada entrada do circuito de tratamento de sinais uma tenso nominal de pico de
813mV (circuito de amostragem de tenso) e uma tenso mxima de 1,6V para o circuito de
amostragem de corrente, para uma corrente de entrada mxima de 10 A.
Para a utilizao em redes de alta tenso/corrente, os sinais a serem aplicados a
essas entradas podem ser provenientes dos transformadores de potencial/corrente j existentes
nas instalaes de medio.
O circuito de entrada composto de um filtro passa-baixa com freqncia de
passagem de 1500 Hz, para a eliminao dos harmnicos superiores (a partir do 25
),
apresentando uma queda de 40 dB por dcada. Esse circuito tambm desempenha o papel de
filtro anti-aliasing do sistema. O circuito desse filtro apresenta uma configurao single-
ended, sendo alimentado por uma tenso assimtrica de 5 V. Com isso, os sinais provenientes
do TC e do transdutor de corrente devem apresentar uma tenso de modo comum de 1,75 V.
Para a compatibilizao dos sinais dos circuitos de corrente e de tenso para
com o circuito amostra-e-retm, que possui uma faixa de tenso de entrada de 0 V a 3,5 V, a
tenso de sada dos circuitos de aquisio deve possuir uma tenso de referncia de 1,75 V.
Devido a esse fato, o terminal comum do TC conectado a um terra analgico de 1,75 V,
fornecendo uma tenso de sada variante em torno dessa tenso.
O circuito do transdutor de corrente fornece em sua sada uma tenso com um
nvel dc de 2,5V; dessa forma, torna-se necessrio efetuar o deslocamento de nvel dessa
tenso para um potencial de 1,75V. Esse deslocamento dever feito por um circuito externo
ao sistema, atravs de uma rede de resistores ou de circuitos deslocadores de nvel.
O sinal de sada do filtro de cada canal ser discretizado pelo circuito amostra-
e-retm, com uma taxa de 128 amostras por ciclo, ou seja, a uma freqncia de
aproximadamente 7,7 kHz, considerando-se a freqncia nominal do sinal de entrada igual a
60 Hz. Com esse valor de taxa de amostragem, o critrio de Nyquist obedecido, pois para o
maior harmnico a ser amostrado (1500 Hz), a freqncia de Nyquist igual a 3 kHz, ou seja,
menor que o valor de 7,7 kHz. Os sinais de ambos os canais so amostrados simultaneamente
a fim de que as grandezas obtidas para cada canal sejam referentes ao mesmo instante de
tempo. A simultaneidade da amostragem importante, por exemplo, para o clculo do fator
de potncia, que obtido pelo clculo da defasagem entre tenso e corrente.
Durante a fase de reteno do sinal, o multiplexador analgico o responsvel
pela conduo do sinal de sada de cada circuito amostra-e-retm ao conversor A/D, para que
o sinal amostrado seja convertido em cdigos digitais. Como durante a fase de reteno,
ambos os sinais devem ser convertidos, a freqncia de trabalho do multiplexador analgico
deve ser igual ao dobro do valor da freqncia de amostragem do sinal.
Para n canais de amostragem, a freqncia de chaveamento do multiplexador
analgico deve ser n vezes maior que a freqncia de trabalho do circuito amostra-e-retm.
Como a freqncia de amostragem de 7,7 kHz para o sistema proposto de dois canais, a
freqncia de trabalho do multiplexador analgico dever ser de 15,4 kHz.
Convm notar que o circuito amostra-e-retm possui a configurao sada
simples, e o multiplexador analgico possui a configurao totalmente diferencial. Com isso,
os sinais de sada dos circuitos amostra-e-retm devem ser convertidos de sada simples para
diferencial, para que possam ser aplicados ao multiplexador analgico. Os circuitos
conversores de sada simples para diferencial sero apresentados no prximo captulo. Estes
circuitos tambm podem ser utilizados para fornecer ganho aos sinais de entrada, se desejado.
O conversor A/D deve realizar a converso das palavras durante a fase de
reteno dos sinais. Como a freqncia do circuito amostra-e-retm de 15,4 kHz (t=65 s), o
conversor deve ser capaz de converter as palavras de ambos os canais nesse intervalo de
tempo, ou seja, o conversor A/D contar com um tempo de 32,5 s para converter cada
palavra.
A topologia escolhida para o conversor A/D a cclica, onde so necessrios
trs pulsos do sinal de clock para que se obtenha cada bit da palavra convertida. Como a
palavra a ser convertida possui dez bits, sero necessrios trinta pulsos de clock para que a
converso seja concluda.
De posse do tempo de converso especificado (32,5 s) e do nmero de pulsos
de clock necessrios (30), pode-se obter o valor da freqncia de clock do circuito conversor
A/D, que ser igual a 923 KHz.
A Figura 2.3 contm o esboo do ciclo de trabalho de cada bloco do circuito.
As Figuras 2.3(a) e 2.3(c) representam as formas-de-onda dos canais a serem amostrados. Nas
Figuras 2.3(b) e 2.3(d) pode-se visualizar os sinais de controle aplicados aos circuitos
amostra-e-retm de ambos os canais, onde o sinal de entrada amostrado quando o pulso de
controle est em nvel lgico baixo (A) e mantido constante quando o pulso de controle est
em nvel lgico alto (R).
Como os circuitos amostra-e-retm realizam a amostragem e a reteno
simultaneamente, pode-se utilizar o mesmo sinal de controle para ambos os circuitos. Dessa
forma, os sinais de entrada so discretizados e mantidos constantes, para que o conversor A/D
possa realizar a correta aquisio e converso dos mesmos.
A Figura 2.3(e) representa o chaveamento dos canais do multiplexador
analgico, onde durante a fase de reteno a sada do multiplexador comutada entre os
sinais amostrados pelos canais 1 e 2. Na Figura 2.3(f) pode-se visualizar o sinal de controle do
multiplexador analgico ampliado e, na Figura 2.3(g), a forma na qual deve ocorrer o sinal de
clock do conversor A/D.

Figura 2.3 - Diagrama de Sinais de Controle Sistema de Aquisio de Dados Dois Canais
A amostragem da tenso de sada do multiplexador analgico realizada pelo
conversor A/D nos primeiros dois pulsos de clock, o que significa que a tenso na sada do
multiplexador analgico deve estar estabelecida no incio do funcionamento do conversor
A/D. Para que isso ocorra, deve existir um delay (t
p
/2) entre o chaveamento do multiplexador
analgico e o incio do funcionamento do conversor A/D, onde t
p
o tempo em que o pulso de
clock do conversor A/D est em nvel lgico alto.
A freqncia de operao do conversor A/D foi estabelecida em 1,5 MHz, a
fim de que exista tempo suficiente para que os sinais amostrados sejam convertidos em
palavras de dez bits. Assim, o perodo do sinal de clock de 0,66 s e t
p
de 0,33 s, o que
resulta em um atraso de 0,165 s entre o chaveamento dos canais do multiplexador analgico
e o incio do ciclo de converso do circuito conversor A/D.

Captulo 3
Circuitos de Entrada

3.1 Filtro Anti-Aliasing
Antes de serem amostrados pelos circuitos amostra-e-retm, os sinais de
entrada obtidos atravs do transdutor de corrente e do TP devem ser aplicados a um filtro
passa-baixa, a fim de que todas as freqncias acima da freqncia de Nyquist (metade do
valor da freqncia de amostragem) sejam removidas. A utilizao desse filtro evita a
ocorrncia do efeito de aliasing [7] durante a amostragem e, desse fato, decorre o nome de
filtro anti-aliasing.
Com a utilizao desse filtro, tambm so eliminados os harmnicos de ordem
superior, que no so de interesse ao sistema em questo. Convencionou-se utilizar, para
anlise de Fourier e posterior clculo das grandezas amostradas, o valor mximo de 25
harmnicos do sinal de entrada (amostragem do 1 ao 25 harmnico). A partir dessa
freqncia (1500 Hz), o filtro passa a atenuar o sinal de entrada com uma queda de 40 dB por
dcada. Essa caracterstica obtida atravs do uso de um filtro passa-baixa de segunda ordem.
O filtro Sallen-Key [7] apropriado para essa aplicao, pois possui um fator
de qualidade Q constante, independente das variaes de R e de C. Dessa forma, a planicidade
da banda de passagem no afetada, resultando em uma atenuao com queda constante, de
40dB por dcada.
Os valores especificados de freqncia do filtro devem ser atendidos at
mesmo nas condies de pior caso de tolerncia dos resistores e capacitores. Com isso, os
filtros anti-aliasing so, usualmente, sobredimensionados [7]. Os valores de R e C podem
variar em at 50% e a freqncia de passagem tpica de 1500 Hz pode variar de 750 Hz a 2,25
3. Circuitos de Entrada 14
kHz. Com isso, os valores de R e de C so calculados de forma que a freqncia de passagem
seja de 1500 Hz quando estes possurem seus valores mnimos, pois se deseja garantir que at
o 25 harmnico do sinal de entrada seja amostrado. Nessas condies, para o caso tpico, a
freqncia de passagem do filtro passa a ser de 2,25 kHz.
A freqncia de rejeio, neste caso, de 22,5 kHz, o que garante que no
ocorrer aliasing (a freqncia de amostragem do conversor A/D de 1,5 MHz e o filtro
limita a freqncia de entrada em 22,5 kHz, garantindo o critrio de Nyquist). O esquema do
filtro Sallen-Key pode ser visualizado na Figura 3.1. A funo de transferncia do circuito
dada por:
2
0 0
2
2
0
) / (
)

+ +
=
s Q s
s ( H

(3.1)
onde
0
a freqncia do plo e Q a seletividade do filtro.
A freqncia
0
do plo dada por:
RC 2
1
=
0

(3.2)
onde R o valor da resistncia e C o valor da capacitncia utilizada no circuito.
O valor de Q dado por
(3.3)
2
1
= Q

Da Equao 3.3, pode-se perceber que o valor de Q independente dos valores
de R e de C. A resposta desse tipo de filtro a mais plana (Butterworth), quando comparada
aos outros tipos de filtros [7], e est contida na Figura 3.2.
Para a implementao dos elementos passivos, optou-se por utilizar capacitores
externos ao chip e resistores integrados, pois os altos valores de capacitores exigiriam
significativa rea de silcio. Alm disso, deseja-se uma estrutura onde se possa ajustar a
freqncia de passagem do filtro e, com a utilizao de dois capacitores externos, o usurio
pode ajustar a freqncia de operao do filtro, atravs da escolha dos valores dos mesmos.
Outro benefcio decorrente da utilizao de capacitores externos, onde
capacitncias de maiores valores podem ser utilizadas, a reduo das dimenses dos
resistores a serem integrados, uma vez que a freqncia do filtro inversamente proporcional
ao produto RC (Equao 3.2).

Figura 3.1 Filtro Passa-Baixa de Segunda Ordem Sallen-Key

Figura 3.2 - Grfico de Resposta em Freqncia Filtro Passa-Baixa Sallen-Key
Para que o filtro possua freqncia de passagem tpica de 2,25 kHz, os valores
de R e de C, calculados de acordo com a Equao 3.2, devem ser, respectivamente, 106,4 k
e 470 pF. Para o pior caso de variao desses elementos (50%), a freqncia de passagem
mnima de 1500 Hz, garantindo a amostragem do sinal com a banda desejada.
3.1.1 Projeto do Amplificador Operacional
O amplificador operacional implementado para a utilizao no filtro de sinais
o cannico de dois estgios, baseado em [17,18,28], utilizando compensao Miller. Esse
circuito foi projetado para que apresentasse um ganho mnimo de 80 dB (resoluo de 12
bits), slew-rate de pelo menos 1,5 V/s, margem de fase em torno de 50 e freqncia de
ganho unitrio acima de 2 MHz. O circuito do amplificador operacional calculado e simulado
apresentado na Figura 3.3. O circuitofoi simulado atravs da ferramenta AccuSim
do
software Mentor Graphics
, utilizando os parmetros Level 47 (BSIM), fornecidos pela

empresa AMS, para a tecnologia de 0,35m.

Figura 3.3 Esquema do Amplificador Operacional Projetado
A Figura 3.4 contm os resultados de simulaes para o caso tpico
(transistores tpicos, V
CC
= 5V e temperatura de 25 C), a Figura 3.5 refere-se ao pior caso de
potncia (transistores rpidos, V
CC
= 5,5V e temperatura de 0 C) e a Figura 3.6 ilustra o pior
caso de velocidade (transistores lentos, V
CC
= 4,5V e temperatura de 70 C). As figuras
contm as curvas do ganho e da fase em funo da freqncia do sinal de entrada.

Figura 3.4 - Resposta em Freqncia - Amplificador Operacional - Caso Tpico

Figura 3.5 - Resposta em Freqncia - Amplificador Operacional - Pior Caso de Potncia

Figura 3.6 - Resposta em Freqncia - Amplificador Operacional - Pior Caso de Velocidade
Os valores de ganho de malha aberta, de freqncia de ganho unitrio e de
margem de fase, obtidos para todos os casos de simulaes (tpico, pior caso de potncia e
pior caso de velocidade), so apresentados na Tabela 3.1.

Caso Tpico
Pior caso de
potncia
Pior caso de
velocidade
Ganho A
0
[dB] 89,4 86,5 90,7
PM [graus] 52,5 57,4 47,0
f
T
[ MHz] 2,7 3,5 2,1
Tabela 3.1 Resultados da Simulao Amplificador Operacional
3.1.2 Filtro Sallen-Key
O circuito do filtro de sinais implementado (tipo Sallen-Key [7]), com os
valores calculados para seus componentes, pode ser visualizado na Figura 3.7.
Assim como no caso das simulaes do amplificador operacional, o circuito do
filtro foi simulado para os casos: tpico (Figura 3.8), pior caso de potncia (Figura 3.9) e pior
caso de velocidade (Figura 3.10).

Figura 3.7. Circuito do Filtro Sallen-Key Implementado

Figura 3.8 Resposta em Freqncia do Circuito da Figura 3.7 Caso Tpico

Figura 3.9 Resposta em Freqncia Filtro Sallen-Key Pior Caso de Potncia

Figura 3.10 - Resposta em Freqncia Filtro Sallen-Key Pior Caso de Velocidade
De acordo com a anlise do comportamento em freqncia do circuito
simulado, os resultados de simulao obtidos foram satisfatrios, pois no ocorreram
alteraes significativas na freqncia de passagem do filtro projetado.
3.2 Circuito Amostra-e-Retm (Sample-and-Hold)
O circuito S/H (sample-and-hold, ou amostra-e-retm) o responsvel pela
discretizao dos sinais analgicos aplicados em sua entrada. Em outras palavras, os sinais
variveis no tempo so transformados em nveis fixos de tenso, com intervalos de tempo
definidos pela freqncia de amostragem do sistema, a fim de que possam ser processados por
circuitos conversores de dados ou de processamento digital.
Em sistemas de medio de grandezas eltricas, os canais de entrada
geralmente so amostrados no mesmo instante de tempo, a fim de que no ocorram
defasagens entre estes sinais durante a discretizao. Nesses circuitos, tais sinais devem ser
aplicados a um conversor A/D atravs de um circuito multiplexador e o sinal amostrado,
mantido estvel e fixo para que seja feita a converso para digital.
A exatido do dado convertido depende diretamente da capacidade do S/H em
apresentar em sua sada um sinal com nvel de tenso correspondente ao sinal de entrada
contnuo, no momento em que aplicado o comando de reteno do sinal.
Figura 3.11- Circuito Amostra-e-retm Bsico
Um circuito S/H pode ser construdo empregando-se, basicamente, uma chave
analgica, um capacitor e um buffer de ganho unitrio de alta impedncia (Figura 3.11) e, por
isso, a tecnologia CMOS a melhor indicada para a implementao monoltica [8].
Vrias tcnicas tm sido empregadas buscando a reduo da carga capacitiva,
do erro devido ao ganho do amplificador operacional e do droop [9,10]. Para aplicaes em
altas velocidades, costuma-se utilizar chaves dummies para cancelar as cargas injetadas pela
chave principal [11]. Um cancelamento perfeito difcil devido s diferentes condies dos
terminais da chave dummy e da chave principal [8].
Alm das cargas injetadas pelo chaveamento, os circuitos tambm podem
sofrer efeitos de offset dos amplificadores operacionais e de capacitncias parasitas presentes
nas estruturas componentes do circuito. Com isso, arquiteturas alternativas tm sido
desenvolvidas com o intuito de se evitar a degradao na preciso do circuito devido a esses
efeitos.
A Figura 3.12(a) ilustra o circuito amostra-e-retm escolhido para
implementao [8], o qual possui cancelamento de clock-feedthrough, capacitncias parasitas
e offset do amplificador operacional. Esse circuito utiliza uma seqncia de chaveamento
particular, contida na Figura 3.12(b).
Na Figura 3.12(a), o capacitor C3 utilizado para relaxar a especificao do
slew-rate do amplificador operacional. Esse capacitor impede que a tenso de sada do
circuito seja levada a zero durante a fase de carga do capacitor de entrada C2.
O funcionamento do circuito ocorre da seguinte maneira: durante a fase
1
=
2
=
3
= 1, o capacitor C2 carregado com a tenso de entrada e C1 permanece
descarregado. Quando a chave M1 aberta (
1
=0), a sua carga de clock-feedthrough
injetada em C2, alterando o valor da tenso armazenada. Quando a chave M3 aberta
(
2
=0), a sua carga injetada em C1.
As chaves M1 e M3 devem ser iguais, para que as cargas injetadas em C1 e C2
sejam aproximadamente iguais. Devido topologia do circuito, as cargas injetadas por C1 e
C2 so iguais e de polaridades opostas. No prximo passo, a chave M2 desligada e a carga
injetada devido ao clock-feedthrough de M2 injetada somente no capacitor C
M
(adicionado
para permitir uma operao do circuito livre de spikes [8]).

Figura 3.12 - (a) Circuito Amostra-e-Retm com Compensao de Clock-Feedthrough;
(b) Sinais de Chaveamento
Durante a fase =1, o capacitor C2 conectado entre a sada e a entrada
inversora do amplificador operacional (atravs de M5) e C1 conectado para o terra atravs
de M2. Dessa forma, o capacitor C2 recebe um acrscimo de carga, proveniente de C1, sendo
_
que a tenso de sada do circuito definida pela soma das cargas presentes em C2. A tenso
devido s cargas armazenadas em C2 igual a:

V
(3.4)
CK IN C
V V =
2
onde V
IN
a tenso de entrada e V
CK
o decrscimo de tenso causado pelo efeito de clock-
feedthrough.
A tenso em C1 igual a:
V (3.5)
CK C
V + = 0
1
A tenso de sada ser igual soma das tenses em C1 e de C2 (considerando um caso
particular, com C1 e C2 de mesmo valor):
(3.6)
(3.7)
IN CK CK IN O
C C
V V V V V
V V Vo
= + =
+ =
2 1

Dessa forma, ocorre a eliminao do efeito de injeo de cargas na tenso de sada.
A equao genrica para a tenso de sada dada por:
) (
2
1
1 ) (
1
_

IN OUT
V
C
C
V

+ =
(3.8)
O capacitor C
M
, conforme citado anteriormente, utilizado para permitir a
operao do circuito livre de spikes. Esta tcnica consiste em se utilizar caminhos de
realimentao contnuos no tempo, evitando que ocorram picos de tenso na sada. Estes
ocorrem quando a malha de realimentao do amplificador operacional desfeita, durante o
chaveamento do circuito, o que leva o amplificador operacional saturao.
No circuito analisado, C
M
formar um caminho de realimentao (em srie
com C
1
) durante o intervalo de no-sobreposio das fases
3
e . Todos os capacitores
podem assumir quaisquer valores mas, C3, como o capacitor de reteno, deve ser muito
maior que C1 e C2 [8].
_
O circuito apresentado tambm imune ao offset do amplificador operacional e
s capacitncias parasitas do circuito [8]. Considerando a presena de uma tenso de offset na
sada do operacional, tem-se que os capacitores C2 e C1 carregar-se-o com uma tenso de
valor igual a (V
in
-V
off
), durante as fases
1
a
3
.
Durante a fase =1, o capacitor C1 transferir para C2 uma quantidade de
cargas equivalente, que resultar em um acrscimo de tenso igual a V
_
in
, pois o capacitor C1
descarregar at o momento em que sua tenso se iguale ao valor da tenso de offset. Assim,
nessa fase de chaveamento, a carga adquirida por C2 resultar em uma tenso igual a:
V
C2
=V
IN
-V
OFF
(3.9)
Como na sada do amplificador operacional existe um acrscimo de V
OFF
, a tenso resultante
de sada ser:
V
OUT
=V
IN
-V
OFF
+V
OFF
= V
IN
(3.10)
A Equao 3.10 indica um circuito amostra-e-retm imune tenso de offset do amplificador
operacional.
3.2.1 Projeto da Chave Analgica
Para o projeto da chave analgica, foram calculadas as dimenses dos
transistores, atravs das equaes que levam em considerao o tempo de chaveamento,
tenses de entrada e tenso de acionamento, bem como os parmetros de processo da
tecnologia AMS 0.35. A Equao 3.11 [7] foi utilizada na determinao da largura W dos
transistores N, que operaro como chave NMOS.

( )
( )( )

+ +

=
Th in DD in out
DD TH in out in
TH in DD
ch
V v V v v
V V v v v
V v V
L
W
kp
C
2 2
2 2
ln *
) ( * *
t
(3.11)
onde:
t
ch
o tempo necessrio para carregar a capacitncia C de sada com o valor de tenso
Vout;
k
p
a transcondutncia do transistor MOS;
W/L a razo entre o comprimento e a largura do transistor;
V
TH
a tenso de threshold do transistor;
V
in
o valor da tenso de entrada
V
out
o valor da tenso de sada;
V
DD
o valor da tenso de alimentao
Para um tempo de chaveamento de 50 ns e adotando-se um comprimento de canal
L=0,5m, as dimenses dos transistores foram determinadas, resultando em uma largura (W)
de 1m.
3.2.2 Projeto do Amplificador Operacional
O amplificador operacional utilizado nesse circuito o mesmo desenvolvido no
item 3.1.1 [17,18,28], que apresenta as caractersticas mostradas na Tabela 3.2.

Caso Tpico
Pior caso de
potncia
Pior caso de
velocidade
Ganho A
0
[dB] 89,4 86,5 90,7
PM [graus] 52,5 57,4 47,0
f
T
[ MHz] 2,7 3,5 2,1
Tabela 3.2 Caractersticas Amplificador Operacional
3.2.3 Implementao Circuito Amostra-e-retm
O circuito amostra-e-retm proposto em [8], adotado neste trabalho, foi
implementado atravs da ferramenta Design Architect
e simulado atravs da ferramenta

Accusim
, do software Mentor Graphics
. Para a verificao da correta operao do circuito,

foi aplicada uma onda senoidal na entrada do mesmo, com uma freqncia de, por exemplo,
200Hz e na faixa de 0,5V a 3V. A Figura 3.13 apresenta o circuito utilizado.

Figura 3.13 - Circuito Amostra-e-retm Implementado
Para o acionamento das chaves NMOS so necessrios quatro sinais de
controle, sendo eles:
1
,
2
,
3
e . Esses sinais de acionamento so gerados pelo circuito de
controle que ser descrito posteriormente. A Figura 3.14 contm o aspecto dos pulsos de
_
controle aplicados ao circuito, obtido atravs de simulao do circuito da Figura 3.15, onde os
sinais
2
(FI2) e
3
(FI3) so rplicas atrasadas do sinal
1
(FI1) e o sinal (FINeg
ou Fin) consiste em um pulso no-sobreposto de
_
3
. O circuito de controle da Figura 3.15,
baseado em flip-flops do tipo D, consiste em um contador sncrono de cinco bits, que executa
a contagem descrita na Tabela 3.3.

Tenso (V)
Tempo (s)
Figura 3.14 - Sinais de Controle - Circuito Amostra-e-retm

Figura 3.15 Circuito Gerador de Pulsos de Controle Circuito Amostra-e-retm
A sada Aux no utilizada como sinal de acionamento, pois se trata de um
sinal auxiliar utilizado apenas como controle na seqncia de contagem do circuito. As sadas
1
,
2
,
3
e
Neg
so os sinais de controle desejados e devem ser conectadas diretamente s
chaves NMOS do circuito. A chave M2 (Figura 3.13) uma exceo, pois deve ser acionada
por uma porta OU de duas entradas, sendo que uma das entradas deve ser conectada sada
3
;

e a outra entrada, sada

Neg
do contador.
Entrada Sadas
clock Aux
1

2

3

Neg

0 0 0 0 0
0 1 1 1 0
1 1 1 1 0
0 0 1 1 0
0 0 0 1 0
1 0 0 0 0
0 0 0 0 1
1 0 0 0 1
0 0 0 0 0
Tabela 3.3 Seqncia de Contagem Contador Sncrono
O aspecto das tenses de entrada e de sada do circuito amostra-e-retm, obtido
atravs de simulao, est contido na Figura 3.16.

T
e
n
s
o

(
V
)

T
e
n
s
o

(
V
)

Tempo (s)
Figura 3.16 Tenses de entrada e de sada Circuito amostra-e-retm
A onda senoidal com componentes de alta freqncia, presente na parte inferior
da Figura 3.16, consiste na tenso de sada do circuito. Apesar dos picos de tenso presentes
na forma de onda de sada, a amplitude permanece constante durante a fase de reteno.
Como os dados sero conduzidos aos circuitos posteriores apenas na fase de reteno, as
variaes de amplitude fora desse intervalo no acarretaro influncia no funcionamento
desses circuitos.

T
e
n
s
o

(
V
)

Tempo (s)
Figura 3.17 Tenses de Entrada, de Reteno e de Sada do Circuito Amostra-e-retm
Para a anlise de preciso do circuito foram aplicadas tenses fixas em sua
entrada e tomados os valores de tenso presentes na sada, durante a fase de reteno do sinal.
A diferena entre os valores de tenso de entrada e de sada constitui erros do circuito e so
apresentados nas tabelas 3.3, 3.4 e 3.5.
A Tabela 3.4 apresenta os erros na tenso de sada para o caso tpico
(transistores tpicos, tenso de alimentao 5Vcc e temperatura 27C).

Circuito Amostra-e-retm Caso Tpico
V
entrada
Erro Erro Percentual
0,5V +439,5V 0,088%
1,0V +484,1V 0,048%
1,5V +551,2V 0,083%
2V +669,7V 0,034%
2,5V +801,5V 0,032%
3,0V +516,7V 0,017%
Tabela 3.4 Erro Relativo e Percentual da Tenso de Sada Circuito Amostra-e-retm
A Tabela 3.5 apresenta os resultados para a simulao de pior caso de potncia
(transistores rpidos, tenso de alimentao de 5,5 Vcc e temperatura de 0C). J a Tabela 3.6
contm os resultados para a simulao de pior caso de velocidade (transistores lentos, tenso
de alimentao de 4,5 Vcc e temperatura de 70C).
Circuito Amostra-e-retm Pior Caso de Potncia
V
entrada
0,5V +331,2V 0,066%
1,0V +363,0V 0,036%
1,5V +410,8V 0,027%
2V +462,1V 0,023%
2,5V +554,3V 0,022%
3,0V +443,9V 0,015%
Tabela 3.5 Erro Relativo e Percentual da Tenso de Sada Circuito Amostra-e-retm Pior
Caso de Potncia
Circuito Amostra-e-retm Pior Caso de Velocidade
V
entrada
0,5V +497,2V 0,099%
1,0V +326,3V 0,033%
1,5V +451,2V 0,030%
2V +585,1V 0,029%
2,5V +671,5V 0,027%
3,0V +485,3V 0,016%
Tabela 3.6 - Erro Relativo e Percentual da Tenso de Sada Circuito Amostra-e-retm Pior
Caso de Velocidade
A preciso exigida para o circuito de 10 bits, o valor do erro deve ser menor
que LSB ( Less-Significative Bit - Bit Menos Significativo), para uma faixa de tenso de
entrada de 3,5V. Tem-se que LSB igual a aproximadamente 1709 V para uma faixa de
tenso de entrada de 3,5V. Como os erros obtidos em simulao so inferiores a 801,5 V, o
circuito apresenta preciso adequada aplicao proposta.
3.3 Conversor de Sinais de Sada Simples para Diferencial
Conforme descrito no Captulo 2, o sistema proposto composto por circuitos
com sada simples e por circuitos totalmente diferenciais. Os circuitos amostra-e-retm
possuem sada simples e devem ser conectados ao multiplexador analgico, que foi
implementado utilizando a configurao totalmente diferencial.
Para que ocorra a compatibilidade entre tenses ao se interconectar tais
estgios, deve-se utilizar um circuito que transforme os sinais provenientes dos circuitos
amostra-e-retm (configurao sada simples) em sinal totalmente diferencial. Esse circuito
apresentado na Figura 3.18 [12].

Figura 3.18 - Circuito Conversor de Sada Simples para Diferencial
O ganho do circuito dado pela razo R
f1
/R
s1
[12], sendo que R
f1
=R
f2
e
R
s1
=R
s2
. Para a configurao de fonte de alimentao adotada na Figura 3.18 (fonte
assimtrica), o resistor R
s2
deve ser conectado em um potencial igual a V
CC
/2 e o sinal de
entrada V
in
deve possuir um nvel DC de V
CC
/2.

Figura 3.19 Esquema do Conversor de Sada Simples para Diferencial
A tenso de sada entre os pontos Vo+ e Vo- possuir um valor de modo
comum definido pela entrada V
CM
, sendo que, no sistema proposto, esse valor ser igual a
2,5V. O esquemtico do circuito para simulao, feito no Design Architect, pode ser
visualizado na Figura 3.19.

Figura 3.20 Amplificador Operacional Circuito Conversor de Sinais de Sada
Simples para Diferencial

T
e
n
s
o

(
V
)

T
e
n
s
o

(
V
)

Tempo (s)
Figura 3.21 Simulao Conversor de Sinais de Sada Simples para Diferencial
O esquema do amplificador operacional diferencial utilizado pode ser
visualizado na Figura 3.20. Esse circuito deve ser conectado a dois blocos: ao bloco de
realimentao a modo comum (CMFB) e ao bloco de polarizao (Bias). O projeto e o
esquema desses blocos e do amplificador operacional ser discutido de forma detalhada no
Captulo 4.
Aplicando-se uma tenso de entrada senoidal de, por exemplo, 1Vp, com um
nvel DC de 2,5V, obtm-se na sada do circuito uma tenso diferencial senoidal de 1Vp, com
uma tenso de modo comum a ser definida pela tenso VCM, aplicada entrada do bloco
CMFB. O circuito implementado possui ganho unitrio negativo, onde foram utilizados
resistores integrados casados e de mesmo valor (350K).
A Figura 3.21 contm a simulao do circuito conversor de sinais de sada
simples para diferencial. O sinal de sada apresenta uma componente de alta freqncia,
devido ao chaveamento do circuito de realimentao de modo comum. Como se pode
perceber na Figura 3.22, apesar da presena de picos de tenso na forma-de-onda de sada do
circuito, no ocorrem alteraes na banda de freqncia do sinal de entrada.

T
e
n
s
o

(
V
)

Tempo (s)
Figura 3.22 Detalhe - Tenso de Sada do Circuito Conversor de Sinais
de Sada Simples para Diferencial

Captulo 4
Multiplexador Analgico e Conversor A/D

4.1 Multiplexador Analgico de Sinais
O circuito multiplexador (ou seletor de dados) um bloco que possui mltiplas
entradas e apenas uma sada. Atravs de um sinal de controle, pode-se efetuar a seleo de
uma determinada entrada de dados, dentre vrias disponveis, e o sinal presente na entrada
selecionada conduzido sada do circuito multiplexador. Os sinais de controle,
denominados linhas de seleo, so utilizados para se determinar qual entrada de dados ser
conectada sada.
Os circuitos multiplexadores podem ser digitais ou analgicos, de acordo com
a natureza dos dados a serem manipulados pelo circuito. Os multiplexadores analgicos fazem
uso de um circuito combinacional para que o dado presente entrada selecionada seja
apresentado na sada, enquanto que os multiplexadores analgicos fazem uso de chaves para
conectarem a entrada selecionada sada, e de um circuito combinacional para executar as
funes do bloco de seleo.

Figura 4.1 Multiplexador Bsico 6x1
4. Multiplexador Analgico e Conversor A/D 33
A Figura 4.1 ilustra o esquema de um multiplexador bsico 6x1 (seis entradas e
uma sada). Um cdigo binrio (endereo de seleo) deve ser aplicado aos pinos A, B e C,
para que uma das entradas de dados E0 a E5 seja conectada sada S1.
No sistema desenvolvido, o multiplexador analgico o responsvel pela
interligao dos circuitos Amostra-e-Retm dos dois canais de amostragem ao conversor
Analgico-Digital. O sistema prev a utilizao de apenas um circuito conversor A/D e, como
o sistema deve executar a aquisio de mais de um canal de entrada, torna-se necessria a
utilizao de um circuito que faa o chaveamento dos sinais de entrada, conectando-os
entrada do Conversor A/D. Dessa forma, foi desenvolvido um Multiplexador Analgico que
desempenhasse a funo de compartilhar o circuito Conversor A/D com os canais de
amostragem de dados.
A entrada do conversor A/D bsico a ser utilizado (Item 4.2) possui uma chave
(SW2) que ligada durante a aquisio dos sinais de entrada (Figura 4.2). Para a utilizao de
mais de um canal de entrada, basta subetituir essa chave porum multiplexador analgico,
conforme pode ser visualizado nas figuras 4.2 e 4.3. O sinal de controle da chave SW2 dever
ser aplicado entrada de habilitao do circuito de controle do multiplexador analgico, para
que as tenses presentes nas entradas dos canais do conversor A/D possam ser amostradas nos
instantes adequados.

Figura 4.2 Estgio de Entrada Conversor A/D
A Figura 4.3 ilustra a conexo do multiplexador analgico 3x1 ao conversor
A/D, onde pode-se notar a substituio da chave 2 pelo circuito de multiplexao. Nesse caso
particular, pode-se executar a amostragem de trs canais de entrada, pois foi utilizado um
multiplexador 3x1.
O circuito conversor A/D implementado possui configurao totalmente
diferencial; portanto, para suas entradas diferenciais, devem ser utilizados dois circuitos de
multiplexao, conforme contido na Figura 4.3, para que seja caracterizada a configurao
totalmente diferencial.
A estrutura totalmente diferencial do multiplexador resultar em uma maior
imunidade ao efeito de injeo de cargas, assim como para o caso do conversor A/D.

Figura 4.3 Conexo do Multiplexador Analgico ao Conversor A/D
4.1.1. Dimenses das Chaves
Como apresentado no captulo anterior, atravs da utilizao da Equao 3.11,
as dimenses das chaves CMOS podem ser determinadas. No caso do multiplexador ser
adotado o mesmo tempo de chaveamento utilizado para o circuito Amostra-e-Retm (12 ns);
porm, sero utilizadas chaves CMOS. Dessa forma, as dimenses dos transistores NMOS se
mantm inalteradas com dimenses de W= 4 m e L=0,5 m. Calculando-se as dimenses
para os transistores PMOS, so determinadas as dimenses de W=11m e L=0,5m.
4.1.2. Circuito Digital de Controle
O Circuito Digital de Controle o responsvel pelo correto acionamento das
chaves que conectam as entradas de cada canal sada do circuito. Esse circuito compreende
um decodificador de sinais, onde aplicada uma palavra de seleo e um circuito
combinacional de habilitao do multiplexador. Para o sistema desenvolvido necessrio um
multiplexador 2x1, para o caso de monitorao de sistemas monofsicos, ou um
multiplexador 6x1, para o caso de monitorao de sistemas trifsicos.
Seleo Sada
En A B C S
0
S
1
S
2
S
3
S
4
S
5
0 X X X 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0
1 0 0 1 1 0 0 0 0 0
1 0 1 0 0 1 0 0 0 0
1 0 1 1 0 0 1 0 0 0
1 1 0 0 0 0 0 1 0 0
1 1 0 1 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 1
Tabela 4.1 Tabela Verdade do Decodificador do Multiplexador Analgico
Apesar do sistema ter sido desenvolvido para medio monofsica, optou-se
por implementar um multiplexador 6x1, por questes didticas e de flexibilidade do sistema
de amostragem, permitindo a obteno de um sistema com at seis canais de amostragem.
Para a seleo do canal apropriado aplicada uma palavra digital de trs
dgitos e mais um sinal de enable na entrada de seleo do multiplexador. Para cada
combinao dos dgitos, uma determinada sada do decodificador apresentar nvel lgico
1, acionando a chave MOS desejada (Tabela 4.1).
A entrada enable utilizada para a habilitao do circuito. Esse sinal ser
proveniente da sada do circuito de controle do conversor A/D, conforme ser visto no Item
4.2.
Atravs da tabela-verdade do decodificador, obtm-se o circuito lgico
combinacional da Figura 4.4. Suas funes booleanas esto contidas na Tabela 4.2.
S
0
S
1
S
2
S
3
S
4
S
5
En C B A + + + En C B A + + + En C B A + + + En C B A + + + En C B A + + + En C B A + + +
Tabela 4.2 Funes Booleanas do Decodificador do Multiplexador Analgico
A Figura 4.5 apresenta a simulao eltrica do circuito de controle do
multiplexador analgico, obtida atravs de um simulador para circuitos digitais. So aplicados
os sinais de endereamento (Entradas A, B e C) e o sinal de habilitao (En) nas
entradas do circuito.

Figura 4.4 Circuito de Controle - Multiplexador Analgico de Seis Canais
Quando a entrada de habilitao recebe valor 0, os sinais de acionamento das
chaves (sadas S
0
a S
5
) recebem valor 0, ou seja, nenhuma chave ser acionada. Para o
cdigo de entrada 001 e sinal de habilitao igual a 1, o sinal de controle da chave S
0

apresenta nvel lgico 1, resultando no acionamento dessa chave. Para os outros cdigos de
entrada, as respectivas chaves so acionadas, conforme Tabela 4.1.

Figura 4.5 Simulao Eltrica do Circuito de Controle
A Figura 4.6 contm o esquema de ligao do circuito de controle s chaves
MOS.

Figura 4.6 Conexo do Circuito de Controle s Chaves CMOS
4.2 Conversor Analgico-Digital
Os conversores A/D e D/A so a ligao entre o mundo analgico dos
transdutores e o mundo digital do processamento de sinais e manuseio de dados. Os sinais
analgicos a serem convertidos para a forma digital podem ser originrios de uma vasta gama
de tipos de transdutores que convertem fenmenos fsicos, temperatura, presso, posio,
movimentos, som, imagens, e assim, sucessivamente, em sinais eltricos. No se excluem
tambm os prprios sinais eltricos presentes em linhas de transmisso, redes de distribuio
ou em circuitos eletroeletrnicos.
Aps a converso desses sinais para a forma digital, o dado convertido pode ser
computado e/ou utilizado na determinao de funes de controle a serem executadas. Os
resultados deste processamento devem, geralmente, ser convertidos para a forma analgica,
para acionar um atuador analgico, como um elemento de aquecimento, motor, alto-falante ou
um display de vdeo [13].
A utilizao de circuitos eletrnicos em muitos produtos e funes seguida
pelo aumento da utilizao de sistemas para converso A/D e D/A. Devido a essa grande
demanda, vrias tcnicas de converso tm sido desenvolvidas, visando uma maior exatido,
velocidade na converso ou economia de rea de silcio.
Buscando implementar um circuito compacto, preciso e escalonvel, cuja
arquitetura independa de componentes casados, optou-se por utilizar o conversor baseado na
tcnica de converso algortmica. Como a aplicao proposta no exige altas velocidades de
converso, esse tipo de conversor mostra-se adequado, pois apresenta velocidades mdias de
converso e uma topologia compacta que independe do nmero de bits da palavra a ser
convertida.
O circuito conversor descrito em [19] utiliza a tcnica de converso A/D
cclica, realizando uma seqncia de converso mais simples que nos conversores
algortmicos propostos anteriormente em [20,22]. A reduo no nmero de ciclos de clock
necessrios converso pode ser obtida atravs da decomposio do algoritmo em operaes
essenciais como multiplicao, comparao, etc., relacionando estas operaes aos estgios
apropriados do circuito, durante a fase de clock apropriada.
A configurao adotada para a implementao desse conversor foi a totalmente
diferencial, visando obter uma maior preciso do circuito, com a eliminao do efeito de
injeo de cargas, decorrente da utilizao de chaves MOS [19].
4.2.1 Converso A/D Cclica
A converso A/D cclica convencional ou algortmica envolve a realizao de
operaes de comparao, subtrao do valor da tenso de referncia, se aplicvel, e
multiplicao do resultado por um fator dois.
O primeiro passo do processo consiste em se determinar se o sinal de entrada
maior ou menor do que a metade do valor da tenso de fundo de escala. Esta operao
realizada pelo circuito comparador. Se o sinal de entrada possuir amplitude igual ou maior
que o valor da tenso de referncia, o bit mais significativo da sada digital levado ao nvel
lgico um (alto). O valor da tenso de referncia subtrado do sinal de entrada e a diferena
resultante multiplicada por dois. Desse modo, a metade superior da faixa da tenso de
entrada mapeada na faixa de fundo de escala.
O mapeamento pode ser feito pela multiplicao do sinal por dois e pela
subtrao da tenso de referncia, sendo que o sinal resultante usado como entrada no
prximo ciclo, para que se obtenha o prximo bit da palavra convertida.
Se o valor da tenso remapeada for maior que o valor da tenso de referncia, a
operao descrita anteriormente repetida; caso contrrio, o bit de sada correspondente
levado a nvel lgico zero e o sinal de entrada multiplicado por dois e somado tenso de
referncia. Isto provoca um mapeamento da metade inferior na faixa de fundo de escala.
O sinal renovado torna-se a entrada no prximo ciclo. Desse modo,
recirculando o sinal interativamente no circuito, a converso continua at que o nmero
desejado de bits tenha sido obtido. A Figura 4.7 ilustra a operao do mtodo cclico de
converso A/D [19], utilizando o esquema de codificao offset binrio, com tenses de
entrada positivas.

Figura 4.7Exemplo do Mtodo de Converso A/D Cclica.
O processo descrito anteriormente pode ser expresso matematicamente pelas
seguintes equaes de tempo discreto [19]:
(4.1)
(4.2)
] . ) 1 ( ) ( .[ 2 ) 1 (
) 1 (
) (
ref
i b
in
V i V i V
V V
+ = +
=

onde:
V
in
a tenso de entrada do conversor A/D
Vref a tenso de referncia
se , 0 ) (
se , 1 ) (
Vref Vi i b
Vref Vi i b
< =
=

Partindo-se do bit mais significativo, cada bit b(i) determinado
seqencialmente, dependendo do valor da tenso de entrada V(i).
A partir da Equao 4.2, pode-se determinar o valor da ensima tenso,
determinada pela Equao 4.3.

(
(
)
`
|
.
|
\
|
=

ref
n
k
k b
in
n
V V n . ) 1 .(
2
1
2 ) (
1
1
) ( 1
V
(4.3)
O segundo termo (entre colchetes) o nvel de deciso para o ensimo bit, o
que indica que o sinal de entrada entre 0V e V
max
convertido em um cdigo de n-bits
durante esse processo.
A Figura 4.8 contm o diagrama em blocos de um conversor A/D cclico
bsico, que realiza as operaes descritas anteriormente. Durante a primeira fase de operao,
a chave SW1 se encontra na posio 1 e a tenso de entrada V
in
aplicada ao circuito
amostra-e-retm. A tenso retida pelo circuito amostra-e-retm aplicada ao comparador e
entrada do somador. Se a tenso na sada do circuito amostra-e-retm for maior que V
ref
, a
chave SW2 fechada na posio 1, e a tenso V
ref
aplicada entrada negativa do somador.
Dessa forma, tem-se no ponto V
B
o valor da tenso de entrada subtrada de V
ref
e multiplicada
por dois. Se a tenso na sada do circuito amostra-e-retm for menor que V
ref
, a chave SW2
fecha na posio 2 e, dessa forma, tem-se em V
B
o valor de V
in
multiplicado por dois.
O valor digital presente na sada do comparador corresponde ao primeiro bit da
palavra convertida. Aps a obteno desse primeiro bit, o valor de b(i) reaplicado entrada
do S/H atravs da chave SW1 e a operao de comparao se repete, resultando no segundo
dgito de sada. Esse ciclo repetido at que o nmero desejado de dgitos da palavra
convertida seja obtido.

Figura 4.8 - Diagrama em Blocos de um Conversor A/D Cclico Bsico
4.2.2 Conversor Analgico-Digital Cclico Utilizando Tcnica de
Capacitores Chaveados
As operaes bsicas a serem executadas pela maioria dos conversores
cclicos, de acordo com o algoritmo utilizado, so: multiplicao por dois, adio e subtrao.
Em circuitos propostos anteriormente [21], estas funes foram realizadas atravs da
transferncia de carga entre capacitores casados. Neste caso, a preciso da converso
fundamentalmente limitada pela razo entre os componentes e o casamento limitado pela
rea de silcio destinada a essas estruturas. Para evitar esse problema, vrios circuitos foram
desenvolvidos para realizarem a converso cclica de forma independente da variao da
razo entre os capacitores.
O processo de converso geralmente tende a se tornar complexo, resultando em
um aumento no nmero de ciclos de clock necessrios operao do circuito. Por exemplo,
para o circuito independente da razo entre capacitores proposto em [20], so necessrios seis
pulsos de clock para a converso de um bit, em contraste com dois ciclos de clock no circuito
proposto em [21]. Dessa forma, a velocidade de converso para o circuito independente da
razo entre capacitores torna-se trs vezes menor do que no circuito, cuja preciso depende da
razo entre os capacitores. Adicionalmente, o circuito de controle de clock torna-se trs ou
mais vezes complexo.
O circuito proposto em [19] e que serviu de base para implementao do
conversor A/D desse trabalho, obtm uma reduo no nmero de ciclos de clock necessrios
converso de cada bit. utilizado um circuito com dois estgios, que executa a converso
A/D independente da razo entre os capacitores.
O primeiro estgio executa as operaes de multiplicao por dois, adio e
subtrao. O segundo estgio funciona como circuito amostra-e-retm e como comparador,
necessitando o circuito de trs ciclos de clock para a converso de cada dgito da palavra
digital. A operao independente da razo obtida utilizando-se o esquema de dupla
amostragem [19], onde o sinal integrado duas vezes para realizar a operao de
multiplicao por dois.
4.2.2.1 Estgio de Multiplicao Independente da Razo entre Capacitores
A Figura 4.9 ilustra como a multiplicao por dois executada em um circuito
independente da razo entre capacitores, em trs ciclos de clock. A operao baseada na
transferncia de cargas entre os capacitores envolvidos no circuito.
O diagrama (a) mostra o estado inicial do estgio de multiplicao. A carga Q
armazenada no capacitor superior C1 e a tenso na sada do amplificador Vo. O objetivo
deste estgio multiplicar Vo por dois de forma independente da taxa de variao entre os
capacitores envolvidos.
A tenso Vo amostrada e retida por um estgio conectado sada do
amplificador, que consiste de um sample-and-hold. No prximo passo, o capacitor superior
C1 conectado ao terra e o capacitor inferior C2 conectado sada do amplificador
[diagrama (b)]. Com isso, ocorre uma transferncia das cargas de C1 para C2. Neste passo,
toda a carga transferida a C2 se o amplificador possuir ganho de malha aberta tendendo a
infinito [19].

Figura 4.9 Sequncia de Operao do Circuito: Multiplicao por Dois Atravs do Mtodo
Independente da Razo entre Capacitores
No prximo passo, C1 armazena a tenso Vo previamente amostrada e retida
nos dois passos anteriores, produzindo uma carga Q em C1. Durante este passo a carga Q,
previamente armazenada em C2, mantida. No passo final, a configurao do circuito retorna
ao estado inicial [diagrama (a)], permitindo a transferncia da carga Q, armazenada em C2,
para C1. Com isso, a carga total de C1 torna-se 2Q, resultando em uma tenso de sada do
amplificador igual a duas vezes o valor da tenso de entrada. Esse o estado inicial para a
prxima multiplicao por dois.
Conectando-se um ou mais capacitores entrada do n somador do
amplificador, a adio ou subtrao da tenso de referncia pode ser realizada
simultaneamente multiplicao por dois, resultando em um menor nmero de ciclos de clock
necessrios operao do circuito. Nesse caso, as funes de multiplicao por dois, adio e
subtrao so realizadas em trs ciclos de clock (passos).
4.2.2.2 Estgio de Amostragem/Reteno e de Comparao
As operaes de comparao e amostragem/reteno tambm so realizadas
em trs ciclos de clock, pelo estgio mostrado na Figura 4.10. Durante o primeiro ciclo de
clock, a tenso proveniente do primeiro estgio armazenada em C1 [diagrama (a)]. No
prximo passo, a tenso comparada com a tenso de referncia e o bit resultante da
comparao apresentado na sada digital [diagrama (b)]. Como a carga armazenada no
capacitor C1 no sofre alterao durante o passo de comparao, a carga armazenada por esse
capacitor utilizada no prximo passo, alimentando o estgio precedente [diagrama (c)].
Durante o passo de comparao a malha de realimentao do amplificador
operacional desconectada (malha aberta), para permitir que o amplificador operacional atue
como comparador. A operao de comparao com malha aberta conduz a sada do
operacional saturao (alta ou baixa, dependendo do resultado obtido durante a
comparao).

Figura 4.10 Seqncia de Operao do Circuito: Amostragem/Reteno e Comparao
4.2.2.3. Conversor A/D com Sada Simples
A implementao dos circuitos descritos nos itens anteriores feita atravs da
comutao de chaves CMOS que interligam os capacitores e pontos do circuito, de forma a
constiturem as configuraes desejadas, permitindo que o algoritmo de converso seja
realizado. A verso com sada simples de um conversor A/D, proposta em [19] e utilizando os
conceitos abordados anteriormente, mostrada na Figura 4.11

Figura 4.11 Conversor A/D Cclico com Sada Simples
Para a obteno de cada dgito da palavra a ser convertida, so necessrios trs
ciclos de clock, conforme citado anteriormente.
A Tabela 4.3 contm a seqncia de chaveamento do conversor A/D para a
obteno das palavras convertidas, para o cdigo offset binrio no-sinalizado. Dessa forma,
para a tenso de entrada mnima (0V), a palavra convertida de sada deve ser igual a
0000000000 e, para a tenso de entrada mxima, o cdigo da palavra convertida de sada
deve ser igual a 1111111111.
Para tenses de entrada positivas ou negativas (nvel dc de 0V e amplitude
variando em torno de Vref), o cdigo de sada ser do tipo offset binrio sinalizado, ou seja,
a palavra de sada ser igual a 0000000000 quando a tenso de entrada for igual a V
REF

(tenso de entrada mnima) e 1111111111 quando a tenso de entrada for igual a +V
REF

(tenso de entrada mxima). Nesse caso, o cdigo de chaveamento da Tabela 4.3 deve ser
alterado, atravs da permutao entre os sinais das chaves 3 e 4, durante o ciclo de obteno
do bit mais significativo.

Tabela 4.3 Seqncia de Chaveamento Converso A/D Algortmica
A Tabela 4.3 contm a seqncia de chaveamento para a converso utilizando
o cdigo de offset binrio no-sinalizado. Para a obteno do bit mais significativo (incio da
operao do circuito) as chaves 1, 2, 6, 8 e 9 devem ser fechadas durante o primeiro ciclo de
clock (campo I). Nessa fase o circuito do conversor A/D realiza a amostragem da tenso de
entrada em Co.
Durante o segundo ciclo de clock, as chaves 3, 5, 8 e 9 so acionadas e o
circuito assume a configurao da Figura 4.9 (a) para o primeiro estgio e da Figura 4.10 (a)
para o segundo estgio. Nesse ciclo, a tenso amostrada por Co tem o seu valor subtrado da
tenso de referncia e transferida para C1 e tambm amostrada por C3.
No prximo ciclo, as chaves 3, 6 e 7 so acionadas e o circuito assume a
configurao da Figura 4.9(b) para o primeiro estgio e da Figura 4.10(c) para o segundo
estgio. Nesse instante, a tenso presente em C1 transferida para C2 e a tenso armazenada
em C3 comparada com o nvel 0 de tenso, pelo segundo estgio. Se a tenso em C3 for
maior que 0V, a sada do amplificador operacional do segundo estgio levada a +Vcc. Nesse
instante, obtido o primeiro bit da palavra de sada, que ser igual a 1. Caso o resultado da
comparao seja zero, o primeiro bit da palavra convertida ser tambm igual a zero.

Figura 4.12 Exemplo de Converso A/D com Codificao (a) por Offset BinrioNo-
Sinalizado e (b) Offset Binrio Sinalizado
Com a obteno do primeiro bit, a seqncia de converso ser retomada, para
que se obtenha o segundo bit. De acordo com a Tabela 4.3, caso o bit resultante seja igual a
0, a seqncia de chaveamento descrita no campo (III) dessa tabela deve ser executada.
Caso o bit seja igual a 1, a seqncia descrita no campo (II) deve ser executada.
Esse processo interativo deve ser realizado n vezes, para a obteno de n bits.
A ilustrao dessa seqncia de operaes pode ser visualizada na Figura 4.12 (a), para a
obteno de codificao por offset binrio no-sinalizado e na Figura 4.12 (b) para obteno
do cdigo offset binrio sinalizado.
4.2.2.4 Insensibilidade do Circuito a Tenses de Offset e a Capacitncias Parasitas
Anteriormente foi descrita a propriedade que o circuito possui de ser imune a
variaes dos valores dos capacitores de integrao. O circuito em questo tambm imune a
variaes na tenso de offset do amplificador e a capacitncias parasitas presentes no circuito.
Considerando o circuito de multiplicao da Figura 4.9, a imunidade ao offset
ocorre devido ao fato de que a tenso do n que conecta os capacitores C1 e C2 entrada do
amplificador operacional mantida em um potencial equivalente ao do offset de entrada. Com
isso, a quantidade de carga adquirida por C1 e que transferida para C2 proporcional
diferena entre a tenso de sada e a tenso de offset de sada.
Como na sada do amplificador operacional existe um acrscimo da tenso de
offset, a tenso na sada do estgio ser igual tenso de C2 somada ao valor da tenso de
offset. Dessa forma, a tenso de C2 igual prpria tenso de entrada, pois a tenso de offset
subtrada e adicionada ao valor da tenso de entrada. Como resultado, a quantidade de
carga Q que transferida de C1 para C2 durante o passo de amostragem de resduo e que
novamente transferida de C2 para C1 durante o passo de soma, passa a ser independente da
tenso de offset.
As capacitncias parasitas associadas a este n nunca so carregadas ou
descarregadas (pois esto conectadas a um ponto de terra virtual do amplificador
operacional), o que resulta na insensibilidade do circuito s capacitncias parasitas.
No segundo estgio (Figura 4.10), a tenso de offset cancelada devido ao fato
de que essa tenso armazenada no capacitor de amostragem durante o ciclo que precede a
amostragem do sinal. Com isso, a tenso resultante armazenada neste capacitor igual
diferena entre a tenso de entrada e a tenso de offset. Como a tenso de sada possui um
acrscimo do valor da tenso de offset, a tenso resultante de sada durante a fase de reteno
ser igual prpria tenso de entrada. Com isso, esse estgio ser imune s influncias da
tenso de offset do amplificador operacional. O mesmo ocorre durante a fase de comparao.
4.2.3 Conversor A/D Cclico Totalmente Diferencial
Os circuitos a capacitor chaveado podem sofrer degradao na sua preciso
devido ao fenmeno de injeo de cargas, que ocorre devido aos chaveamentos realizados no
circuito. Para que se reduzisse esse efeito, a configurao adotada para a implementao do
circuito do conversor A/D cclico foi a totalmente diferencial, conforme sugerido em [19].
Com isso, pode-se obter uma reduo significativa do efeito de injeo de cargas na preciso
do circuito. A Figura 4.13 contm o diagrama bsico do conversor A/D cclico implementado,
baseado no circuito da Figura 4.11.
O segundo estgio responsvel pela reteno do resduo e pela comparao
do sinal amostrado, conforme descrito no Item 4.2.2. Na sada desse estgio so obtidos os
dgitos da palavra convertida, na forma serial. As chaves utilizadas esto representadas no
diagrama e numeradas de 1 a 10.

Figura 4.13 Diagrama Bsico do Conversor A/D Cclico
Para que ocorra a correta converso do sinal analgico presente entrada do
circuito, as chaves CMOS devem receber os sinais de controle da Tabela 4.3, para que a
configurao desejada seja obtida. Esse circuito anlogo ao da Figura 4.11, recebendo a
mesma seqncia de chaveamento aplicvel ao circuito com sada simples.
4.2.3.1 Projeto do Amplificador Operacional e do Circuito de Polarizao
A topologia adotada para o amplificador operacional a ser utilizado no
conversor A/D foi a folded-cascode, mostrada em sua forma simplificada na Figura 4.14 [3].
Essa configurao muito utilizada, pois, apesar da limitada faixa de tenso de sada,
apresenta simplicidade, simetria, velocidade, menor consumo e melhor PSRR, quando
comparado aos amplificadores de dois estgios [18].
Para atenuar o rudo trmico introduzido pelo amplificador operacional foi
utilizado um par diferencial PMOS, que possui um coeficiente de rudo menor, com relao
ao par diferencial NMOS [19]. Alm disso, os transistores do par diferencial devem possuir
uma rea elevada para que o rudo flicker ou 1/f seja atenuado. Outra vantagem, decorrente do
processo de fabricao utilizado (CMOS 0,35m CSI AMS), a possibilidade da utilizao
de transistores PMOS no par diferencial com a conexo fonte-substrato (V
BS
=0).
Quando o circuito de entrada do conversor A/D amostra um valor de tenso
atravs de C1, a carga resultante transferida para o capacitor C2, resultando em um degrau
de tenso na sada do operacional. Como o operacional no ideal e caso a amplitude desse
degrau seja grande, a resposta na sada do amplificador operacional ser limitada pelo slew-
rate, resultando em distores.
Idealmente, um amplificador possui impedncia de sada igual a zero, mas nos
integradores a capacitor chaveado, normalmente so utilizados amplificadores operacionais de
transcondutncia (OTA) [18], que possuem impedncia de sada elevada, como no caso do
amplificador operacional da Figura 4.14.

Figura 4.14 Circuito Simplificado do Amplificador Folded-Cascode
Para se propiciar um ganho elevado ao amplificador operacional, deve-se
adotar uma reduzida tenso de overdrive (V
GS
V
T
) dos transistores do par diferencial (entre
100mV e 200mV), resultando em uma alta relao g
m
/I.
Para que a rea ocupada pelos transistores no seja muito grande, adotou-se um
valor de 160mV para a tenso de overdrive. A relao entre a tenso de overdrive e a
transcondutncia dos transistores do par diferencial dada pela Equao 4.4 [18].

T GS
SS
m
V V
I
g
M
=
1
(4.4)
Substituindo-se os valores na Equao 4.4 para uma corrente de 50A, tem-se
que o valor da transcondutncia de, aproximadamente, 312 A/V. Com o valor da
transcondutncia dos transistores do par diferencial definida, pode-se estimar a freqncia de
ganho unitrio (f
T
), dada por:
L
m
T
C
g
f
M
. . 2
1
=
(4.5)
Substituindo-se os valores na Equao 4.5, tem-se f
T
= 24,9 MHz; portanto,
acima do valor especificado.
Para os transistores que determinam o ganho do amplificador operacional a
tenso de overdrive adotada deve ser reduzida. Para os transistores da fonte de corrente a
tenso de overdrive adotada deve ser a maior possvel [18]. Isso se deve ao fato de que dessa
forma ocorrer um melhor casamento entre os transistores da fonte de corrente, uma menor
sensibilidade s variaes de processo e uma maior rejeio da fonte de alimentao.
Por outro lado, um elevado valor para estas tenses de overdrive implica em
uma diminuio da faixa de tenso de sada [17]. Assim, os transistores M3 a M11 da Figura
4.14 devem ter uma tenso de overdrive da ordem de 200 mV.
De acordo com [18], a margem de fase do amplificador folded-cascode pode
ser estimada como:

|
|
|
|
.
|
\
|
=
X
m
T
C
g
f
PM
M
. . 2
arctan 90
3
o
(4.6)
Na Equao 4.6, g
mM3
a transcondutncia do transistor M3 da Figura 4.14 e
C
x
a soma das capacitncias parasitas na fonte do transistor M3, incluindo a capacitncia de
carga. Como a tenso de overdrive de M3 deve ser menor que 200 mV, tem-se que g
mM3
ser
de, aproximadamente, 150 A/V. Considerando-se C
x
= 100 fF e f
T
=23,9 MHZ (Equao
7.3), a margem de fase ser de aproximadamente 83. Assim, nota-se que esse amplificador
compensado pela capacitncia de carga.
Atravs do valor da corrente I
SS
, da transcondutncia e da tenso de overdrive,
as relaes W/L dos transistores do amplificador podem ser calculadas. O comprimento de
canal utilizado foi de 1m, exceto para os transistores M10 e M11, que tiveram seus
comprimentos de canal fixados em 2,5m, a fim de que o circuito obtivesse maior ganho.
Atravs do simulador AccuSim
, presente na ferramenta de projeto Mentor

Graphics
, foram feitos ajustes nos valores das tenses de overdrive para que se obtivesse
uma faixa de alto ganho do amplificador. Os valores obtidos atravs de simulao so
mostrados na Tabela 4.4.
O esquemtico do amplificador folded-cascode, projetado com o auxlio do
Design Architect
, mostrado na Figura 4.15. Como se pode perceber, os substratos dos

transistores MP1 e MP2 do par diferencial esto conectados s suas respectivas fontes, a fim
de que se evite a influncia do efeito de corpo na tenso de limiar do transistor. Isso possvel
devido ao fato de que os transistores do par diferencial foram construdos em um poo N
separado dos poos dos demais transistores.
Funo do
transistor
Transistor Tipo
W/L
[m]
I
D
[A]
V
GS
V
T

[V]
MP1 PMOS 200/1 50A -0,16
Transistores
do par
diferencial
MP2 PMOS 200/1 50A -0,16
MP6 PMOS 126/1 30A 0,17
MP7 PMOS 126/1 30A 0,17
MN3 NMOS 36/1 30A -0,17
Transistores
cascode das
fontes de
corrente
MN4 NMOS 36 /1 30A -0,17
MP4 PMOS 36/1 30A -0,20
MP5 PMOS 36/1 30A -0,20
MP3 PMOS 64/1 100A -0,20
MN1 NMOS 30/2,5 80A 0,20
Transistores
das fontes de
corrente
MN2 NMOS 30/2,5 80A 0,20
Tabela 4.4 Caractersticas dos Transistores do Amplificador Folded-Cascode

Figura 4.15 Esquemtico do Amplificador Folded-Cascode
As tenses de polarizao P1, P2 e N1 so geradas pelo circuito de polarizao
mostrado na Figura 4.16. O pino de entrada CMFB do amplificador operacional
conectado ao circuito de realimentao em modo comum (CMFB), que ser detalhado no item
4.2.3.5.
Para a polarizao das fontes de corrente do amplificador operacional, foi
utilizado o circuito da Figura 4.16, proposto em [27]. Esse circuito ser conectado aos dois
amplificadores operacionais diferenciais do conversor A/D e ao amplificador operacional do
circuito conversor de sinais single-ended para diferencial, gerando as tenses de polarizao
P1, P2 e N1.

Figura 4.16 Esquemtico do Circuito de Polarizao
Na Figura 4.16, o transistor MNB1 tem a finalidade de gerar a corrente de
polarizao dos espelhos, atravs de uma tenso de referncia externa ao circuito (V
B
= 1,28
V no caso tpico).
A Tabela 4.5 contm as caractersticas dos transistores do circuito de
polarizao. A Tabela 4.6 contm os valores das tenses de polarizao obtidas atravs da
simulao do circuito em trs condies: caso tpico, pior caso de potncia e pior caso de
velocidade.
O circuito do amplificador operacional, juntamente com o circuito de
polarizao, foi simulado atravs da ferramenta AccuSim
, onde foram utilizados os

parmetros Level 47 (BSIM) do modelo dos transistores da tecnologia 0,35m, fornecidos
pela empresa AMS. A Figura 4.17 contm os resultados de simulaes para o caso tpico.
Transistor Tipo W/L [m]
MPB1 PMOS 6/1
MPB2 PMOS 6/1
MPB3 PMOS 6/1
MPB4 PMOS 6/1
MPB5 PMOS 7/7
MPB6 PMOS 6/1
MPB7 PMOS 6/1
MNB1 NMOS 11,5/10
MNB2 NMOS 25/1
MNB3 NMOS 25/1
MNB4 NMOS 25/1
MNB5 NMOS 25/1
MNB6 NMOS 5,5/20
Tabela 4.5 Caractersticas dos Transistores do Circuito de Polarizao
Ns de
Polarizao
Caso Tpico [V]
Pior caso de
potncia [V]
Pior caso de
velocidade [V]
N1 1,96 2,32 1,68
P1 3,55 4,00 3,17
P2 2,91 3,02 2,75
V
B
1,28 1,447 1,148
Tabela 4.6 Resultados Obtidos Atravs de Simulaes do Circuito de Polarizao

Figura 4.17 Ganho Diferencial (dB) e Fase do Sinal de Sada (Graus) do Amplificador
Operacional para o Caso Tpico
A Figura 4.18 ilustra o pior caso de potncia (transistores rpidos, V
DD
= 5,5V
e temperatura de 0 C) e a Figura 4.19 ilustra o pior caso de velocidade (transistores lentos,
V
DD
= 4,5V e temperatura de 70 C).

Figura 4.18 - Ganho Diferencial (dB) e Fase do Sinal de Sada (Graus) do Amplificador
Operacional - Pior Caso de Potncia

Figura 4.19 - Ganho Diferencial (dB) e Fase do Sinal de Sada (Graus) do Amplificador
Operacional para o Pior Caso de Velocidade

Caso Tpico
Pior caso de
potncia
Pior caso de
velocidade
Ganho A
0
[dB] 85,4 81,0 78,5
PM [graus] 82,2 79,8 80,1
f
T
[ MHz] 52,3 150,6 6,2
Tabela 4.7 Resultados Obtidos com o Amplificador Folded-Cascode
(V
ICM
= V
OCM
= V
DD
/2)
4.2.3.2 Circuito de Realimentao a Modo Comum (CMFB Common-Mode Feedback)
Como se pode observar na Figura 4.15, no existe nenhuma ligao que defina
a tenso nos pontos OUT+ e OUT - do amplificador operacional. Os transistores MP6/MP7 e
MN3/MN4, por exemplo, formam duas fontes de corrente ligadas ao ponto OUT +. Com a
ocorrncia de uma possvel diferena na corrente desses transistores (devido a problemas de
casamento ou a variaes do sinal de entrada), o valor da tenso de sada Vout+ poder
tornar-se, aproximadamente, V
CC
ou GND.
Para que o amplificador diferencial possua uma tenso de sada em modo
comum (V
OCM
) definida, utiliza-se um circuito de realimentao para monitorar as sadas
OUT + e OUT -, que atuar nas fontes de corrente do circuito. O circuito em modo comum
compara V
OCM
com uma tenso de referncia, estabelecendo a tenso correta de polarizao
das fontes de corrente.
O circuito de realimentao em modo comum pode ser do tipo contnuo ou do
tipo dinmico. Os circuitos contnuos, normalmente, utilizam amplificadores que possuem
faixa de tenso de entrada limitada, como, por exemplo, um par diferencial. Essa limitao na
tenso de entrada dos circuitos em modo comum acarreta uma limitao na excurso da
tenso de sada do amplificador folded-cascode. Outra desvantagem decorrente da utilizao
dos circuitos contnuos refere-se ao consumo de potncia, que maior no caso desse tipo de
circuito.
O circuito de realimentao em modo comum utilizado foi o do tipo dinmico,
proposto em [25] e que pode ser visualizado na Figura 4.20. Esse circuito deve ser conectado
ao amplificador operacional da Figura 4.15, sendo que a tenso CMFB a tenso de
polarizao das fontes de corrente formadas pelos transistores MN1 e MN2, VCM a tenso
de modo comum desejada, BIAS a tenso quiescente de polarizao das fontes de corrente
(1,11V) e OUT+/OUT- so as sadas do amplificador folded-cascode.
No circuito da Figura 4.20 foram utilizadas chaves CMOS nos ns com
grandes variaes de tenso, chaves NMOS nos ns com pequenas variaes de tenso e
chaves NMOS dummy (NDUM) no n de realimentao do circuito, com o intuito de eliminar
o efeito de injeo de cargas. Os valores dos capacitores C1+/C1- e C2+/C2- foram definidos
com base em [26].

Figura 4.20 Circuito de Realimentao a Modo Comum Dinmico (DCMFB)
Quando as chaves CMOS1+, CMOS1-, NDUM2+ e NDUM2- se fecham
(incio da fase 1), ocorre um pico de tenso na sada do amplificador operacional. Esse pico
resulta em uma componente de alta freqncia na sada do circuito que, no entanto, no
provoca alteraes na banda de freqncia do sinal de entrada.
Desprezando-se as capacitncias parasitas e considerando-se C1+/C1- e
C2+/C2 casados, a tenso no n CMFB ajustada para um valor tal que resulta em uma
tenso de modo comum de sada do amplificador folded-cascode igual tenso do n VCM.

Figura 4.21 Circuito Gerador de Clock no-sobreposto
Para a gerao dos sinais de fase 1, 1B, 2 e 2B (representados no circuito
como FI1, FI1B, FI2 e FI2B, respectivamente) a serem utilizados no circuito CMFB, foi
utilizado o circuito gerador de clock no-sobreposto da Figura 4.21, proposto em [28].
Quando o sinal de entrada (CLK) est em nvel lgico 0, a sadas FI1 e FI2B
apresentam nvel lgico 0 e as sadas FI1B e FI2 apresentam nvel lgico 1. Quando o
sinal de entrada passa a nvel lgico 1, a fase FI2 passa a apresentar nvel lgico 0, com
um atraso determinado pela cascata de inversores s quais essa sada est conectada.
O sinal de FI2 realimentado em uma segunda cascata de inversores, que
tambm gera um atraso, resultando na fase FI1, que passa ao nvel lgico 1. A fase FI1B o
complemento da fase FI1 e a fase FI2B o complemento da fase FI2.
Para se evitar interferncias dos circuitos digitais na alimentao dos circuitos
analgicos, foram utilizados dois tipos de alimentao nos inversores da cascata que fornecem
os sinais de sada: os inversores conectados s portas FI1, FI1B, FI2 e FI2B recebem
alimentao proveniente dos circuitos analgicos e o restante das portas lgicas recebem
alimentao destinada aos circuitos lgicos.
Conforme ser explanado no Captulo 9 (Layout), o circuito completo
possuir duas linhas de alimentao distintas: uma linha destinada somente aos circuitos
digitais e outra destinada somente aos circuitos analgicos [28]. Esse procedimento evita que
o rudo produzido pelas comutaes dos circuitos digitais seja acoplado aos circuitos
analgicos, atravs do barramento de alimentao.
4.2.4 Circuito Digital de Controle
Para que a converso A/D seja executada pelo conversor cclico, as chaves
devem ser acionadas em uma seqncia pr-determinada, a fim de que as operaes
necessrias converso sejam executadas. A Figura 4.22 apresenta um diagrama bsico do
circuito de controle do conversor A/D.
O bloco responsvel pelo acionamento das chaves S1 a S10 do conversor A/D
o da Matriz Decodificadora que, de acordo com um endereo seqencial de entrada, gera em
sua sada os sinais de habilitao correspondentes. O endereo aplicado a essa matriz
proveniente de um circuito contador, que gera os endereos de forma que as operaes
necessrias execuo do algoritmo de converso sejam realizadas.
O flip-flop SR presente na sada do conversor A/D executa a reteno do bit da
palavra de sada, para que essa possa ser aplicada entrada do contador, pois o valor desse bit
determina as prximas operaes do algoritmo a serem realizadas. O sinal de clock desse flip-
flop tambm proveniente da matriz decodificadora.

Figura 4.22 - Diagrama Bsico do Circuito de Controle
O circuito conversor A/D proposto requer trs ciclos de clock para a obteno
de cada bit convertido e h trs seqncias de controle possveis de serem utilizadas durante a
converso, de acordo com as operaes bsicas a serem realizadas: a primeira seqncia ( I )
executada no incio da converso, quando o bit mais significativo (MSB) ser determinado.
No prximo ciclo de converso (obteno do segundo bit da palavra convertida), a seqncia
de chaveamento a ser executada ser determinada pelo bit obtido anteriormente. Caso o bit
obtido seja 1, a seqncia II ser executada. Caso o bit obtido seja igual a 0, a
seqncia III ser executada. Estas seqncias sero repetidas at que se obtenha a palavra de
sada com o nmero de bits desejados.

Tabela 4.8 Seqncia de Chaveamento para o Conversor A/D
Ao final da converso, a seqncia de incio ser novamente a de nmero I, e o
processo se repete. As seqncias de chaveamento so dadas na Tabela 4.8.
Para a gerao dos sinais de controle das chaves foram utilizados circuitos
contadores acoplados a um circuito decodificador responsvel pela gerao dos sinais de
acionamento de cada chave do conversor A/D, de acordo com o cdigo de entrada. Os
cdigos gerados pelos contadores, associados a um bit de entrada proveniente da comparao
entre a tenso de entrada e a tenso de referncia (bit da palavra convertida de sada) so
aplicados ao decodificador, que fornecer a seqncia de chaveamento determinada na Tabela
4.8.
A Tabela 4.9 contm os sinais de controle a serem gerados pelo decodificador,
e a Figura 4.23 contm o circuito de controle do conversor A/D, responsvel pela gerao dos
sinais de acionamento das chaves.
A entrada St (Start) indica o incio da converso. Quando esse bit igual a
1, a seqncia de chaveamento para obteno do bit mais significativo realizada. Esse bit
gerado por um contador com mdulo igual ao nmero de bits desejados para a palavra de
sada.

Tabela 4.9 Seqncia de Acionamento das Chaves CMOS
Caso se deseje uma palavra de sada de oito bits, o mdulo desse contador deve
ser igual a oito. Se a palavra de sada deve possuir dez bits, o mdulo desse contador dever
ser dez. A entrada Bi (bit de entrada) provm da sada do conversor A/D, que consiste no
bit da palavra de sada obtido durante o passo de converso anterior. Esse bit determina a
prxima seqncia de converso do algoritmo.
So necessrios trs pulsos de clock para a obteno de cada bit convertido e os
pinos de endereo A e B so os responsveis pela contagem desses trs pulsos. Esse circuito
de endereamento consiste de um contador de mdulo dois, para que cada uma das trs etapas
necessrias obteno de cada bit seja realizada. A combinao desses dois bits de entrada,
associada aos bits de controle St e Bi, a responsvel pelo endereamento da matriz
decodificadora, que implementada atravs de um circuito combinacional.
Para cada transio negativa do sinal de clock de entrada, um determinado
endereo aplicado pelos contadores entrada da matriz decodificadora, que apresenta um
cdigo de sada, como consta na Tabela 4.9. Um contador de quatro bits, de mdulo dez, o
responsvel pela gerao do bit St, que determina o momento de gerao do primeiro bit da
palavra a ser convertida.
De acordo com a seqncia de converso, esse bit de endereamento deve ser
igual a 1 durante os trs primeiros perodos de clock de funcionamento do circuito. Durante
o restante da converso, esse sinal deve ser igual a 0. O pino de endereamento Bi
proveniente da prpria sada do conversor A/D, que consiste no bit de sada convertido
durante o passo anterior.
Convm notar que, durante a obteno do primeiro bit de sada (bit mais
significativo - MSB), o sinal de endereamento Bi no existe, pois trata-se do primeiro passo
de converso. Dessa forma, como se pode perceber na Tabela 4.9, esse sinal indicado como
X (irrelevante) no campo I.
Durante a obteno de cada bit de sada (momento em que o amplificador
operacional de sada do conversor A/D est configurado como comparador), um pulso de
clock aplicado ao flip-flop SR de transio positiva que est conectado sada do conversor,
para que o bit relativo palavra de sada seja armazenado. Nesse instante, o valor que est na
sada do amplificador operacional transferido sada do flip-flop SR, de forma que esse
dado possa ser aplicado aos circuitos que realizaro o processamento das palavras
convertidas.
Conforme a seqncia do algoritmo de converso, o bit de sada obtido durante
esse passo de converso dever ser utilizado para a determinao da prxima seqncia de
operaes. Dessa forma, a sada desse flip-flop aplicada a um flip-flop D, responsvel pela
reteno do bit Bi a ser aplicado entrada da matriz decodificadora.

Figura 4.23 Circuito de Controle Conversor A/D
A sada shift do circuito de controle corresponde ao sinal de clock a ser
aplicado ao flip-flop SR. Para que o sinal de gatilhamento seja gerado no momento adequado,
esse deve ser resultante da operao lgica E do sinal de controle da chave S7 com o sinal
de clock. Dessa forma, no momento em que o amplificador operacional de sada est
configurado como comparador (chaves 6 e 7 fechadas), a transio positiva do clock resultar
na transferncia do nvel lgico de sada do amplificador operacional para a sada do flip-flop
SR.
Os contadores utilizados na gerao dos endereos so do tipo sncrono e
foram implementados com o auxlio de portas lgicas e de flip-flops do tipo D.
Como citado anteriormente, o contador de dois bits responsvel pelos
endereos A e B possui mdulo dois (Figura 4.24) e o contador de quatro bits de mdulo
dez (Figura 4.25).

Figura 4.24 Contador Sncrono Mdulo Dois

Figura 4.25 Contador Sncrono Mdulo Dez
A matriz decodificadora U1 foi implementada com base nos cdigos da Tabela
4.9, e a sua implementao pode ser visualizada na Figura 4.26. A Figura 4.28 contm o
aspecto da simulao dos sinais de endereamento gerados pelo circuito de controle do
conversor A/D.

Figura 4.26 Matriz Decodificadora U1
O esquema do flip-flop do tipo D utilizado pode ser visualizado na Figura 4.27 [29].

Figura 4.27 - Esquema do Flip-Flop Tipo D

Figura 4.28 Sinais de Endereamento da Matriz Decodificadora
Na Figura 4.29, pode-se visualizar o grfico simulado dos sinais de controle
das chaves, presentes na sada da matriz decodificadora.
Para um sinal de clock aplicado entrada do circuito (pino CLK) e um bit de
entrada que pode ser 0 ou 1 (pino Bi), dependente da sada do conversor A/D, obtm-se
a seqncia de chaveamento desejada para as chaves S1 a S10.
Como se pode perceber na Figura 4.29, h a ocorrncia de vrios glitches
durante os chaveamentos do circuito. Para se evitar a ocorrncia desse fenmeno durante as
transies, alm da sobreposio dos sinais de acionamento das chaves, foi utilizado um sinal
de controle que desabilita todos os sinais de acionamento das chaves durante os momentos de
transio do sinal.

Figura 4.29 Sinais de Controle das Chaves Conversor A/D
Para a gerao de sinais de acionamento no-sobrepostos, foram utilizadas
portas lgicas E conectadas s sadas da matriz decodificadora. utilizado um sinal de
controle que permanece em nvel lgico 1 durante o tempo de conduo das chaves e
levado a nvel lgico 0 durante o breve perodo de comutao. Dessa forma, todas as chaves
so desligadas no momento de transio do sinal de controle.
Os circuitos para a gerao do sinal de acionamento das portas AND, dos sinais
de clock para o conversor A/D e para os outros blocos do sistema sero descritos no Captulo
5.
Como o circuito constitudo em sua maioria por chaves CMOS, no momento
de acionamento deve-se aplicar nvel lgico 1 nos transistores N e nvel lgico 0 nos
transistores P. Dessa forma, as sadas do circuito de controle S1 a S10 devem ser conectadas
diretamente aos transistores N de suas respectivas chaves e, atravs de um inversor, em cada
transistor P. O detalhe do circuito da rede inversora mostrado na Figura 4.30.

VCC
Figura 4.30 Rede de Acionamento das Chaves do Conversor A/D
Da mesma forma que no circuito gerador de clock no-sobreposto, essa rede
tambm permite o isolamento da tenso de alimentao dos circuitos digitais e dos circuitos
analgicos.
4.3 Resultados de Simulao
O circuito conversor A/D proposto, que pode ser visualizado na Figura 4.31,
foi simulado, utilizando-se os modelos da empresa AMS (tecnologia 0.35um), para os
seguintes casos: tpico, pior caso de velocidade e pior caso de potncia. Foi aplicada uma
tenso diferencial s suas entradas, em forma de rampa, variando de 0 a 3,5V. Foram tomados
valores aleatrios da tenso de entrada e verificou-se a palavra digital obtida na sada.
Os resultados obtidos so apresentados na Tabela 4.10, para o caso tpico; na
Tabela 4.11, para o pior caso de velocidade e na Tabela 4.12, para o pior caso de potncia.
No esquema do conversor A/D da Figura 4.31, foi utilizado um valor de tenso
de referncia diferencial de 1,75 V (V
REF+
- V
REF-
) e um valor de tenso de referncia
bandgap de 1,28 V (V
B
).
Atravs da anlise dos valores obtidos, para o caso tpico ocorrem desvios de
cerca de 1 LSB para alguns valores de tenso de entrada. Para os piores casos de potncia e
de velocidade, o erro torna-se mais acentuado, principalmente para os valores de tenso de
entrada menores que 0,5V e maiores que 3V, onde a sada chega a apresentar desvios de
2 LSBs.
Para se evitar erros acentuados nas palavras convertidas, convm utilizar sinais
de entrada na faixa de 0,5 a 3V, para resoluo de dez bits. Dessa forma, o circuito conversor
operar de maneira satisfatria para tal resoluo. Para resolues menores (oito ou nove bits)
foi constatado, atravs de simulaes, que o erro no ultrapassou a 1 LSB.
Tenso de
Entrada [V]
Decimal
Valor Digital
Ideal
Valor
Convertido
Erro
[LSB]
0 0 0000000000 0000000000 0
0,0055 1 0000000001 0000000001 0
0,066 19 0000010011 0000010010 -1
0,199 58 0000111010 0000111001 -1
0,331 96 0001100000 0001100000 0
0,464 135 0010000111 0010000111 0
0,596 174 0010101110 0010101110 0
0,729 213 0011010101 0011010101 0
0,862 252 0011111100 0011111100 0
1,060 310 0100110110 0100110101 -1
1,190 348 0101011100 0101011100 0
1,326 387 0110000011 0110000011 0
1,459 426 0110101010 0110101010 0
1,592 465 0111010001 0111010001 0
1,724 504 0111111000 0111111000 0
1,857 543 1000011111 1000011111 0
1,990 582 1001000110 1001000111 1
2,122 620 1001101100 1001101101 1
2,255 659 1010010011 1010010011 0
2,387 698 1010111010 1010111010 0
2,520 737 1011100001 1011100001 0
2,650 775 1100000111 1100001000 1
2,785 814 1100101110 1100101111 1
2,919 854 1101010110 1100101110 0
3,050 892 1101111100 1101111101 1
3,180 930 1110100010 1101111101 1
3,316 970 1111001010 1111001010 0
3,448 1008 1111110000 1111110001 1
3,500 1024 1111111111 1111111111 0
Tabela 4.10 - Simulao do Circuito Conversor A/D - Caso Tpico

Tenso de
Entrada [V]
Decimal
Valor Digital
Ideal
Valor
Convertido
Erro
[LSB]
0 0 0000000000 0000000000 0
0,0055 1 0000000001 0000000001 0
0,066 19 0000010011 0000010010 -2
0,199 58 0000111010 0000111001 -2
0,331 96 0001100000 0001011110 -2
0,464 135 0010000111 0010000101 -2
0,596 174 0010101110 0010101101 -1
0,729 213 0011010101 0011010100 -1
0,862 252 0011111100 0011111100 0
1,060 310 0100110110 0100110101 -1
1,190 348 0101011100 0101011100 0
1,326 387 0110000011 0110000011 0
1,459 426 0110101010 0110000011 0
1,592 465 0111010001 0110101010 0
1,724 504 0111111000 0111010001 0
1,857 543 1000011111 0111111000 0
1,990 582 1001000110 1000011111 0
2,122 620 1001101100 1001000110 0
2,255 659 1010010011 1001101100 0
2,387 698 1010111010 1010010011 0
2,520 737 1011100001 1010111010 0
2,650 775 1100000111 1011100010 1
2,785 814 1100101110 1100001000 1
2,919 854 1101010110 1100101111 1
3,050 892 1101111100 1101011000 2
3,180 930 1110100010 1101111101 1
3,316 970 1111001010 1101111110 2
3,448 1008 1111110000 1111110000 0
3,500 1024 1111111111 1111111111 0
Tabela 4.11 - Simulao do Circuito Conversor A/D - Pior Caso de Velocidade

Tenso de
Entrada [V]
Decimal
Valor Digital
Ideal
Valor
Convertido
Erro
[LSB]
0 0 0000000000 0000000000 0
0,0055 1 0000000001 0000000001 0
0,066 19 0000010011 0000010101 2
0,199 58 0000111010 0000111100 2
0,331 96 0001100000 0001100001 1
0,464 135 0010000111 0010001000 1
0,596 174 0010101110 0010101110 0
0,729 213 0011010101 0011010101 0
0,862 252 0011111100 0011111100 0
1,060 310 0100110110 0100110111 1
1,190 348 0101011100 0101011100 0
1,326 387 0110000011 0110000011 0
1,459 426 0110101010 0110101011 1
1,592 465 0111010001 0111010001 0
1,724 504 0111111000 0111111000 0
1,857 543 1000011111 1000011111 0
1,990 582 1001000110 1001000110 0
2,122 620 1001101100 1001101100 0
2,255 659 1010010011 1010010011 0
2,387 698 1010111010 1010111010 0
2,520 737 1011100001 1011100001 0
2,650 775 1100000111 1100000111 0
2,785 814 1100101110 1100101110 0
2,919 854 1101010110 1101010101 -1
3,050 892 1101111100 1101111011 -1
3,180 930 1110100010 1110100000 -2
3,316 970 1111001010 1111001000 -2
3,448 1008 1111110000 1111110000 0
3,500 1024 1111111111 1111111111 0
Tabela 4.12 - Simulao do Circuito Conversor A/D - Pior Caso de Potncia

Figura 4.31 Conversor A/D Implementado

Captulo 5
Circuito de Controle do Sistema e Layout

5.1 Circuito de Controle do Sistema
Para que ocorra um correto funcionamento do sistema de aquisio de dados,
deve haver uma sincronia no acionamento dos circuitos amostra-e-retm, multiplexador
analgico e conversor A/D. Para isso, deve existir um circuito de controle que realize o
cadenciamento dos sinais aplicados aos diversos circuitos presentes no sistema.
A Figura 5.1 apresenta o aspecto dos principais sinais de controle a serem
aplicados aos circuitos. A cada ciclo de 60 Hz do sinal de entrada, devem ser realizadas pelo
circuito amostra-e-retm, 128 amostragens do sinal de entrada. Durante o perodo de reteno
de cada amostra, dever ocorrer o chaveamento do multiplexador, a fim de que os canais
amostrados sejam conduzidos ao conversor A/D, para que as grandezas relativas a esses
canais sejam finalmente convertidas.
O diagrama em blocos do sistema de controle, juntamente com os blocos a
serem acionados, pode ser visualizado na Figura 5.2.
A partir de um sinal de clock de entrada de 14,8 MHz gerado um sinal
auxiliar para o circuito de controle do Conversor A/D, atravs de um divisor por oito,
associado a uma lgica combinacional. O pino de sada desse circuito (nomeado de gap das
chaves) deve ser aplicado ao circuito de controle do conversor A/D, para que sejam gerados
os sinais no-sobrepostos para acionamento das chaves do conversor A/D.
Na sada do divisor por oito obtm-se uma freqncia de 1,85 MHz, que
corresponde freqncia de clock do circuito de controle do conversor A/D, de forma que
5. Circuito de Controle do Sistema e Layout 71
seja realizada a converso do sinal amostrado no perodo de tempo desejado.
O sinal de sada do divisor por oito aplicado a um divisor por trinta, sendo
gerado o sinal de clock de 61,7 kHz para o circuito de controle dos circuitos amostra-e-retm.
Essa freqncia leva os circuitos amostra-e-retm a aquisitarem 128 amostras por perodo do
sinal da rede de 60 Hz.

Figura 5.1 - Diagrama de Sinais de Controle Sistema de Aquisio de Dados Dois Canais
Para o endereamento do multiplexador analgico, utiliza-se um flip-flop JK
configurado como do tipo T (Toggle) sensvel borda positiva, onde para cada transio
positiva do sinal de clock, a sada Q torna-se igual ao complemento da sada anterior.

Figura 5.2 Diagrama em Blocos Circuito de Controle do Sistema
Quando a sada do circuito de controle do circuito amostra-e-retm est em
nvel lgico 1, significa que os sinais de entrada do sistema esto retidos e prontos para
serem convertidos. Nesse instante, o sinal de reset do flip-flop JK passa de nvel lgico 0
para 1 e a sua sada mantida em nvel lgico 0 at a prxima transio do sinal de clock.
A sada do flip-flop JK aplicada entrada de seleo do multiplexador
analgico e quando seu valor igual a nvel lgico 0, o primeiro canal do mux
selecionado. Aps a transio positiva do sinal de clock, a sada do flip-flop JK levada a
nvel lgico 1, sendo que o segundo canal do mux ser selecionado. Com isso, a grandeza
amostrada pelo circuito amostra-e-retm do segundo canal ser convertida para digital.
Quando a sada do circuito de controle do circuito amostra-e-retm retorna ao
nvel lgico 0, os sinais de entrada do sistema esto em fase de amostragem e, dessa forma,
o flip-flop JK e o conversor A/D se mantm inativos, entrando novamente em operao no
momento em que o sinal dos circuitos amostra-e-retm estiverem novamente em estado de
reteno.
A Figura 5.3 contm o circuito para gerao dos sinais de controle. Como
entrada, esse circuito deve receber um sinal de clock de 14,8 MHz e um sinal de Enable de
nvel lgico 1. As sadas RSTN_1 e RSTN_2, consistem dos pulsos negados de reset
dos diversos flip-flops do sistema. A sada Fases_CMFB_OpAmp deve ser conectada ao
circuito que gera as fases do circuito de realimentao a modo comum do amplificador
operacional utilizado no conversor de sinais a sada simples para totalmente diferencial.
O sinal Contr_SH responsvel pela gerao dos sinais de acionamento dos
circuitos amostra-e-retm, o sinal FFD_End_MUX responsvel pelo acionamento do
circuito de controle do multiplexador analgico e o sinal CMFB_AD responsvel pela
gerao do sinal de clock para o circuito gerador de fases do circuito CMFB dos
amplificadores operacionais do conversor A/D.
Em adio, tem-se ainda a sada Clk_Contr_AD que gera o sinal de clock do
circuito de controle do conversor A/D e a sada Gap_Chaves que gera o sinal auxiliar ao
circuito de controle do conversor A/D, para que os sinais de acionamento das chaves do A/D
sejam no-sobrepostos.

Figura 5.3 Circuitos Gerador de Sinal de Reset e de Tenso de Acionamento das Portas E
Para que o sistema seja inicializado corretamente, torna-se necessria a gerao
de um pulso de reset para todos os flip-flops que compem o circuito. Um circuito gerador de
sinal reset, acionado a partir do sinal de habilitao do circuito, proposto em [29], pode ser

Figura 5.4 Circuito Gerador de Pulso de Reset
O circuito para gerao de sinal de reset constitudo basicamente por flip-
flops e por um circuito gerador de pulsos, que acionado a partir de um degrau positivo de
tenso aplicado sua entrada (Figura 5.6).
Quando a entrada de habilitao do circuito recebe nvel lgico 1, a sada do
primeiro flip-flops D ( esquerda) levada a nvel lgico 1, na prxima transio do sinal de
clock. Com isso, o circuito gera-pulso aplica um pulso na entrada R do flip-flop SR,
caracterizando o estado de reset desse flip-flop, onde sua sada levada a nvel lgico 0,
resultando no reset de todos os circuitos do sistema.
Na prxima transio do sinal de clock, a sada do segundo flip-flop D levada
a nvel lgico 1, sendo aplicado um pulso na entrada S do flip-flop SR, que leve a sua
sada a nvel lgico 1. Nesse momento, ocorre o fim do pulso de reset e os circuitos do
sistema passam a operar. A Figura 5.5 apresenta a simulao do sinal de sada do circuito para
gerao de sinais de reset, a partir da transio positiva do sinal de habilitao.

Figura 5.5 Simulao Circuito Gerador de Pulsos de Reset
A Figura 5.6 apresenta o circuito gerador de pulsos, que consiste de um flip-
flop D e de uma porta lgica AND.

Figura 5.6 Circuito Gerador de Pulsos
Quando a entrada DIN est em nvel lgico 0, a sada do flip-flop D
tambm estar em nvel lgico 0, resultando na sada PULSE igual a 0. Quando a
entrada DIN levada a nvel lgico 1, a entrada superior da porta lgica AND levada a
esse nvel. Como a outra entrada da porta lgica AND est conectada sada QN do flip-flop
D, que est em nvel lgico 1, a sada PULSE levada a nvel lgico 1.
Na prxima transio do sinal de clock de entrada, a sada QN do flip-flop D
levada a nvel lgico 0. Dessa forma, a sada PULSE retorna a nvel lgico 0. O esquema
dos circuitos divisores do sinal de clock pode ser visualizado Figura 5.7 (divisor por oito) e na
Figura 5.8 (divisor por trinta).

Figura 5.7 Circuito Divisor de Freqncias por Oito

Figura 5.8 Circuito Divisor de Freqncias por Trinta
O aspecto da simulao dos sinais produzidos pelo sistema de controle
completo pode ser visualizado nas Figuras 5.9 e 5.10, onde podem ser vistos, em ordem
descendente, o sinal de clock de 14,8 MHz de entrada, o sinal de 1,85 MHz de acionamento
do circuito de controle do conversor A/D, o sinal de acionamento e as fases de sada do
circuito de controle do circuito amostra-e-retm (a fase FI_N corresponde fase de reteno
do circuito amostra-e-retm), os sinais de habilitao dos canais 1 e 2 do multiplexador
analgico e, finalmente, o sinal de reset do conversor A/D.

Figura 5.9 Simulao do Circuito de Controle
Na Figura 5.10, a hachura vermelha corresponde ao sinal de acionamento do
canal 1 do multiplexador analgico, indicando que o conversor A/D estar realizando a
converso do dado presente entrada do canal 1. Quando o sinal de habilitao do canal 2 do
multiplexador analgico vai a nvel alto (hachura azul), o conversor A/D receber o dado
presente na entrada do canal 2.

Figura 5.10 Detalhe Sadas do Circuito de Controle Durante a Fase
de Reteno do Circuito Amostra-e-retm
5.2 Sistema Completo
O esquema do sistema integrado pode ser visualizado na Figura 5.11. Os
terminais dos canais de entrada CH1 e CH2 devem receber os dados fornecidos pelo

Figura 5.11 Diagrama Completo do Sistema de Monitoramento
transformador de potencial e pelo transdutor Hall de corrente. A palavra de sada obtida de
forma serial, atravs do terminal de sada D
OUT
. Um sinal de OK fornecido atravs de um
terminal de sada, de mesmo nome, para indicar que o dado presente na sada D
OUT
est
disponvel e vlido.
Para se verificar a funcionalidade do sistema, foram realizadas simulaes
onde os valores de tenso na sada de cada bloco foram determinadas, para um dado valor
presente na entrada do sistema. Foram aplicados degraus de tenso na entrada dos canais e
verificados os valores na sada do circuito amostra-e-retm, na entrada do conversor A/D e o
valor da palavra convertida.
Devido dimenso do sistema, para fins de simulao, o mesmo foi dividido
em dois blocos, onde o primeiro constitudo pelos circuitos de filtro, amostra-e-retm e
conversor de sinais a sada simples para totalmente diferenciais e o segundo constitudo pelo
conversor A/D.
Foram verificados os valores de tenso presentes na sada do conversor de sinal
sada simples para diferencial, e esses valores foram aplicados entrada do conversor A/D,
para que se realizasse a converso. Os valores obtidos foram semelhantes aos obtidos quando
da simulao individual dos blocos.
5.3 Layout do Sistema
Para a implementao do sistema proposto, foi utilizada a tecnologia CMOS
0,35m da empresa Austria Mikro Systeme (AMS). O layout foi desenvolvido atravs da
ferramenta ICstation
, componente do software Mentor Graphics
. Por se tratar de um
sistema misto analgico/digital, os rudos produzidos pelos circuitos digitais podem causar
interferncias e degradao na preciso dos circuitos analgicos. Devido a esse fato, os
circuitos analgicos e os circuitos digitais foram alimentados por linhas e por pads de VCC e
de GND distintos, evitando-se, com isso, o acoplamento de rudos atravs das linhas de
alimentao.
Alm disso, os circuitos analgicos foram implementados utilizando-se alm
dos anis de guarda convencionais, os anis de guarda implementados com poos N, que so
mais profundos que os construdos com difuses P ou N, permitindo um menor acoplamento
de interferncias via substrato.
Os transistores padres dessa tecnologia possuem tenso de trabalho de at
3,3V. No circuito proposto, decidiu-se por uma tenso de operao de 5V. Para isso, tornou-se
necessria a utilizao de transistores de mdia tenso, disponveis na tecnologia. Esses
transistores so idnticos aos de baixa tenso, exceto pela presena de um xido de porta
adicional (MIDOX), que deve ser adicionado ao layout do transistor, pelo usurio. Com isso, o
transistor pode trabalhar com tenses de at 5,5V.
Para o projeto do amplificador operacional com sada simples, foram utilizados
transistores casados para o par diferencial (Figura 5.12), constituindo pares cruzados
(centride comum), visando a minimizao dos efeitos de gradiente de temperatura e de
descasamento de processo.

Figura 5.12 Par diferencial Amplificador Operacional com Sada Simples
O capacitor de compensao foi implementado atravs de uma estrutura porta-
substrato N de um transistor PMOS, onde os terminais de dreno e fonte foram conectados ao
terra analgico do circuito. Com isso, foi obtido um capacitor de dimenses menores, quando
comparado aos capacitores construdos com estruturas de polissilcio1 e 2
A estrutura adotada no confere preciso ou linearidade ao capacitor, mas por
se tratar de um capacitor de compensao, essas deterioraes no afetaro de forma
significativa o comportamento do circuito. O capacitor de compensao ocupa
aproximadamente 30% da rea do amplificador operacional e pode ser visualizado na Figura
5.13.
O layout do filtro Sallen-Key pode ser visualizado na Figura 5.14, sendo
composto de um amplificador operacional com sada simples e de dois resistores de
polissilicio, implementados de forma casada. Como foram utilizados capacitores externos, os
resistores integrados no ocuparam uma rea significativa de silcio.
Os resistores integrados podem ser visualizados na poro esquerda da Figura
5.14, ocupando cerca de 15% da rea destinada ao circuito do filtro.

Figura 5.13 Amplificador Operacional com Sada Simples

Figura 5.14 Filtro Sallen-Key
Os capacitores dos circuitos a capacitor chaveado foram construdos com
camadas de polissilcio 1 e polissilcio 2, sobre um poo N polarizado com VCC. Para que se
evitasse o descasamento entre os capacitores, esses foram construdos atravs de estruturas
centride comum. Foram utilizados chanfros de 45 nas bordas dos capacitores e estruturas
dummies para que se limitassem os efeitos laterais. A Figura 5.15 contm o layout do circuito
amostra-e-retm, que compreende o amplificador operacional, matrizes de capacitores, chaves
MOS e o circuito digital de controle.

Figura 5.15 Circuito Amostra-e-retm

Figura 5.16 - Matriz de Capacitores - Centride Comum
A Figura 5.16 mostra o detalhe da matriz de capacitores implementada, onde
podem ser visualizadas as trilhas de metal (nas cores vermelha e amarela) interconectando as
vrias clulas capacitivas e as clulas dummies, localizadas na periferia da matriz de
capacitores.
O layout do circuito conversor de sinais a sada simples para diferencial pode
ser visualizado na Figura 5.17 e o detalhe dos resistores integrados de polissilcio, na Figura
5.18. Os resistores foram construdos de forma casada, em que cada resistor foi dividido em
dez partes e essas partes foram dispostas de forma intercalada. Tambm foram utilizadas
estruturas dummies, a fim de que as estruturas perifricas dos resistores fossem idnticas.

Figura 5.17 - Conversor de Sinal de Sada Simples para Diferencial

Figura 5.18 - Resistores de Polissilcio
Para o par diferencial dos amplificadores operacionais totalmente diferenciais
(Figura 5.19), os transistores foram construdos conforme sugerido em [27], ou seja,
particionados e dispostos de forma intercalada, a fim que os efeitos de descasamento sejam
minimizados.
O layout do Conversor A/D foi confeccionado de forma a se evitarem
cruzamentos entre os barramentos de sinais digitais e analgicos, alm do mximo
distanciamento entre os circuitos analgicos e os circuitos digitais e chaves, que constituem
grande fonte de rudo.

Figura 5.19 Amplificador Operacional Folded Cascode Sadas Diferenciais
Na Figura 5.20, pode-se visualizar o layout do conversor A/D, onde os
elementos analgicos encontram-se no centro e so circundados pela matriz de capacitores,
chaves, barramento digital e gerador de fases.
A Figura 5.21 contm o detalhe do layout do circuito de controle do Conversor
A/D e do sistema, constitudo basicamente por flip-flops que formam circuitos contadores e
por um decodificador.
O layout do sistema completo pode ser visualizado na Figura 5.22. O chip
possui dimenses de 2,9 x 1,8 mm, resultando em uma ocupao de rea de 5,22mm
2
,
incluindo os pads. Os sinais analgicos so aplicados ao chip atravs de pads localizados na
poro esquerda da Figura 5.22 e os sinais digitais, atravs dos pads localizados direita.
Como citado anteriormente, foram utilizados dois pads distintos para as linhas
de alimentao dos circuitos digitais e dos circuitos analgicos. Os pads VCCA e GNDA
so responsveis pela alimentao dos circuitos analgicos e os pads VCC e GND, pela
alimentao dos circuitos digitais.

Figura 5.20 Conversor Analgico/Digital
O pad CH1 a entrada do canal de amostragem 1 e o pad CH2 a entrada
do canal 2. O circuito deve receber a tenso de referncia de 1,28V para a polarizao dos
amplificadores operacionais atravs do pad VB, a tenso em modo comum dos
amplificadores totalmente diferenciais atravs do pad VCM e a tenso diferencial de
referncia do conversor A/D atravs dos pads VREF+ e VREF-.

Figura 5.21 Circuito de Controle do Conversor A/D e do Sistema
Para a conexo dos capacitores externos, so utilizados os pads C1 e C1a para
o capacitor C1 do filtro dos canais 1 e 2, respectivamente, e os pads C2+ e C2- para o
capacitor C2do canal 1 e C2a+ e C2a- para o capacitor C2 do canal 2. Como o capacitor C1
possui um de seus terminais conectados ao terra analgico, optou-se por realizar essa conexo
externamente, sem a necessidade de se utilizar pads e conexes adicionais.
Para efeitos de teste, foi confeccionado um segundo circuito integrado (Figura
5.23) contendo os blocos do sistema desconectados entre si, de forma que seus terminais
pudessem ser acessados externamente. Devido ao reduzido nmero de amostras fornecidas, os
blocos foram implementados em uma nica pastilha, resultando em um die de dimenses de
3,2 x 3,2 mm
2
, com 84 pads.

Figura 5.22 Layout Completo do Sistema

Figura 5.23 Layout do Sistema contendo estruturas para teste

5.4 Aplicao do Sistema
O circuito alimentado por uma fonte de tenso assimtrica de 5V, que deve
ser conectada aos pinos VCC e VCCA. Os pinos GND e GNDA so conectados ao
neutro da fonte de alimentao.
O circuito deve ser acionado por um sinal de clock de 14,8 MHz, atravs do
pino de entrada CLK. Para que o circuito seja habilitado, um nvel positivo de tenso deve
ser aplicado entrada EN.
A palavra convertida de sada fornecida de maneira serial, atravs do pino
DATA, e fornecido um bit de OK de sada, que indica a validade do dado presente no
pino DATA. O esquema de ligao do circuito aos componentes externos pode ser
O pino CH1 a entrada do canal 1 do sistema e deve ser conectado ao
secundrio do transformador de potencial, que possui relao de reduo de 200:1. O valor
eficaz nominal da tenso de trabalho do transformador de potencial de 115V. A entrada do
canal de corrente (pino CH2) deve ser conectada sada do sensor Hall de corrente CSA-1.
Como esse transdutor fornece em sua sada uma tenso com um nvel mdio DC de 2,5V, e a
tenso de modo comum de entrada do circuito deve ser de 1,75V, uma rede resistiva efetua o
deslocamento do nvel DC de 2,5V para 1,75V.
O sensor de corrente pode trabalhar com tenses de at 10A, sendo
encapsulado em um invlucro SOIC-8. A aplicao de corrente feita atravs de uma ou mais
trilhas de circuito impresso que devem passar prximas parte inferior do encapsulamento.
Originalmente, o sensor de corrente possui uma relao de transferncia de sada de 60mV/A,
mas essa sensibilidade pode ser maior, caso mais de uma trilha de circuito impresso seja
utilizada para passagem da corrente que se deseja medir. Para que a sensibilidade de160mV/A
seja obtida, so necessrias quatro trilhas para conduo de corrente (Vide Apndice).

Figura 5.24 Esquema de Ligao do Circuito Integrado
Ambos os canais de entrada CH1 e CH2 podem receber tenses entre 0V e
3,5V. Para valores de tenso de referncia menores que 1,75V, o mximo valor da tenso de
entrada deve ser igual ao dobro do valor da tenso de referncia.
O pino de entrada VB deve ser conectado fonte de referncia bandgap, o
pino VCM recebe o valor da tenso de modo comum do circuito, e os pinos Vref+ e
Vref- so conectados fonte de referncia.
Os capacitores C1 e C2 definem a freqncia de passagem do filtro de entrada
do canal 1 (amostragem de tenso), e os capacitores C1a e C2a definem o valor da freqncia
de passagem do filtro de entrada do canal 2 (amostragem de corrente). Os valores desses
capacitores podem ser determinados pelas Equaes 5.1 e 5.2:

0
6
10 5 , 1
1 1
f
x
a C C

= =
(5.1)
(5.2) 1 2 2 2 xC a C C = =
A Tabela 5.1 apresenta uma breve descrio dos pinos do circuito integrado de
aquisio de dados.
Nome do
Pino
Funo
VCC, VCCA Tenso de Alimentao (5VDC)
GND, GNDA Neutro da fonte de alimentao
CH1 Sinal analgico de entrada a ser convertido (canal 1)
CH2 Sinal analgico de entrada a ser convertido (canal 2)
VREF+,
VREF-
Tenso de referncia diferencial do conversor A/D
(VREFmx = 1,75V)
VB Entrada da tenso de referncia bandgap (1,28V)
VCM Entrada da tenso de modo comum
C1 Capacitor C1 do filtro anti-aliasing (canal 1)
C2+, C2- Capacitor C2 do filtro anti-aliasing (canal 1)
C1A Capacitor C1 do filtro anti-aliasing (canal 2)
C2A+, C2A- Capacitor C2 do filtro anti-aliasing (canal 2)
EN Habilitao do circuito (compatvel CMOS/TTL)
CLK
Clock do circuito (14,8 MHZ) (compatvel
CMOS/TTL)
DATA Palavra convertida 10 bits - serial
OK Dado vlido na sada DATA
Tabela 5.1 Pinos do Circuito de Amostragem

Captulo 6
Concluses

A proposta inicial desse trabalho, de implementar um sistema de aquisio de
dados com resoluo de dez bits atravs de uma tecnologia de integrao CMOS digital, foi
plenamente atingida.
O sistema desenvolvido utilizando a tecnologia 0,35m CSI da empresa
Austria Mikro Systeme (AMS) ocupa uma rea total de 5,2 mm
2
, incluindo os pads, e uma rea
de 1,98 mm
2
sem os mesmos.
O circuito possui dois canais de aquisio de dados e trabalha com uma taxa de
amostragem de 128 amostras por ciclo de 60Hz, podendo atingir taxas de at 355 amostras
por ciclo de 60Hz. O sistema pode ser expandido para at doze canais de entrada, a uma taxa
de amostragem de 128 amostras por ciclo. O conversor A/D trabalha com uma taxa de
converso de 61500 palavras por segundo, mas pode atingir taxas de converso de at 369000
palavras por segundo. Com isso, o tempo de converso mximo de 2,7 s para palavras de
dez bits.
Alm de aplicaes para aquisio de dados em medio de energia eltrica, o
sistema desenvolvido tambm pode ser utilizado em aplicaes de aquisio sinais em
controle de processos e instrumentao, em sistemas para teste de equipamentos, em
instrumentos mdicos, digitalizao de sensores automotivos, placas de aquisio de dados
para computadores pessoais, dentre outros. Adicionalmente, o sistema pode ser integrado
juntamente com processadores digitais de sinais ou microcontroladores, no mesmo integrado,
para que seja utilizado como interface analgico-digital dos mesmos.
Para efeitos de teste do circuito integrado, a tenso de referncia (V
B
), utilizada
6. Concluses e Trabalhos Futuros 91
para a polarizao dos amplificadores operacionais do sistema foi proveniente de um circuito
externo ao chip. No entanto, uma fonte de referncia bandgap pode ser desenvolvida em
trabalhos futuros e integrada na mesma pastilha do sistema. Da mesma forma, um circuito
gerador de pulsos de clock baseado em cristal e um deslocador de nvel para o sensor de
corrente tambm podem ser integrados, minimizando o nmero de circuitos externos de
apoio.
O filtro de entrada anti-aliasing possui seu valor de freqncia de passagem
ajustvel atravs de capacitores externos. Em futuros trabalhos, pode-se buscar
implementaes desse filtro com freqncias de passagem programveis pelo usurio e com
os capacitores integrados.
O projeto do circuito integrado foi enviado para fabricao atravs do
Programa Multi-usurio Brasileiro PMU, coordenado pelo Centro de Pesquisas Renato
Archer (CenPRA), antigo CTI, localizado em Campinas SP. Devido a problemas relativos
ao repasse de verbas destinadas ao custeio do PMU, o projeto no foi difundido, sendo que o
comunicado dando cincia de que a difuso no ocorreu somente foi feita decorridos seis
meses da data de envio dos arquivos GDS ao CenPRA. Com isso, devido aos prazos para
concluso desse trabalho juntamente coordenao dos cursos de Ps-graduao da
Universidade Federal de Itajub, no houve tempo hbil para que o projeto fosse enviado para
uma outra rodada de fabricao.
CSA-1
April 2003
Sentron AG Baarerstrasse 73 6300 Zug Switzerland Tel: +41 (41) 711 2170 Fax: +41 (41) 711 2188
www.sentron.ch sales@sentron.ch
for North America: GMW Associates Tel: +1 (650) 802-8292 Fax: +1 (650) 802-8298 sales@gmw.com

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CSA-1

Current Sensor

Features:
Sensitive to a magnetic field parallel to
the chip surface
Very high sensitivity
Linear output voltage proportional to a
magnetic field
Wide-band: DC to 100kHz
Very low offset and offset-drift
Very low noise
Isolated from current conductor
Surface mount SOIC-8 package

Applications:
AC and/or DC current measurement
Wide-Band Magnetic Field
Measurement
Battery Chargers
AC-DC Converters
Motor Control

General Description

The CSA-1 is a single-axis integrated magnetic field sensor based on the Hall effect. The circuit is
fabricated using a conventional CMOS technology with an additional ferromagnetic layer. The
ferromagnetic layer is used as a magnetic flux concentrator providing a high magnetic gain. Therefore,
the circuit features very high magnetic sensitivity, low offset, and low noise.
The CSA-1 is packaged in an SOIC-8 package with exposed pad (EPP). This package provides
highest sensitivity for applications with the current lead on the PCB and with non-critical isolation
requirements (up to 24V).

Package: SOIC-8

Pin Out:

Note 1: Used for factory programming

B
1 A_OUT, analog sensor output
2 V
DD
pos. supply voltage
3 Not connected
4 PV, programming voltage
1)

5 GND, supply common
6 PD, programming data
1)

7 PC, programming clock
1)

8 CO_OUT, common output

93
Apndice - Sensor Hall de Corrente
CSA-1
April 2003

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Absolute Maximum Ratings
Symbol Parameter Min. Typ. Max. Unit Remarks
V
SUP
Supply Voltage 0 6 V
T Ambient Temperature -40 +150
o
C
Recommended Operating Conditions
Symbol Parameter Min. Typ. Max. Unit Remarks
V
SUP
Supply Voltage 4.5 5 5.5 V
I
OUT
Output Current -1 1 mA
C
L
Load Capacitance 1000 pF
Electrical Characteristics
At T=-40C to 150C, V
SUP
=4.5V to 5.5V if not otherwise specified.

Symbol Parameter Min. Typ. Max. Unit Test Conditions
I
SUP
Supply Current 11 16 mA
V
Common
Common (reference)
Output Voltage
2)

V
SUP
/2
-20mV
V
SUP
/2

V
SUP
/2
+20mV
I
OUT
=0mA

BW Bandwidth: DC to 100 kHz
t
R
Response Time 6s
Note 2: Ratiometric (proportional to VSUP)
Characteristics of the Linear Magnetic Field Sensor
3)
With V
SUP
= 5V and in the temperature range -40
o
C to 150
o
C, if not otherwise specified.

Symbol Parameter Min. Typ. Max. Unit Test Conditions
S Magnetic Sensitivity
3)
290 300 310 V/T B = B
L

S/ST Magn. Sensitivity
Temperature Drift
-0.02 0.02 %/C I
OUT
=0mA
T=-20C to 125C
Voff Offset Voltage
3)
-15 0 15 mV B=0T, Iout=0mA,
T=20C
Boff Equivalent Magnetic
Offset
3)

-50 0 50 T B=0T, I
OUT
=0mA
T=-20C to 80C
Voff/T Offset Temperature Drift -0.2 0 0.2 mV/C B=0T, I
OUT
=0mA,
T=-20C to 125C
B
FS
Full Scale Magnetic Field
Range
-7.5 7.5 mT
B
L
Linear Magnetic Field
Range
-5 5 mT
0.1 0.2 B = B
L

NL Non Linearity
0.5 1
%
B = B
FS

Bnoise Input referred magnetic
noise spectrum density
(RMS)
125 nT/Hz f=10Hz to 10kHz
Note 3: Ratiometric (proportional to VSUP )

CSA-1
April 2003

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Block Diagram

Fig. 1 Block diagram of CSA-1

IMPORTANT For reliable operation within the specifications the sensor must be connected
as follows:

Connect Pin 6 (PD) to Pin 5 (GND)
Connect Pin 7 (PC) to Pin 2 (Vdd)
Connect Pin 4 (PV) to Pin 2 (Vdd)
Put a 100nF capacitor close to the chip between Pin 2 (Vdd) and Pin 5 (GND)

*
If the supply voltage is disturbed by EMI it can be useful to place a second capacitor (100pF,
ceramic) parallel to the 100nF capacitor.
Fig. 2 Connection diagram of CSA-1

1 A_Out
2 Vdd
3 n.c.
4 PV
CO_OUT 8
PC 7
PD 6
GND 5
GND
VSUP
GND
100nF
*
CSA-1
CSA-1
April 2003

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Package Information SOIC-8

Fig. 3 Package information and magnetic sensitive direction

Dimension and Pads CSA-1 in dice form
(all dimensions in m)

Fig. 4 Dimensions of dice

B: Magnetic sensitive direction
B
1
9
0
0

1900
VDD
A_OUT
PD PC CO_OUT
GND
PV
B
0.032 (0.8)
CSA-1
April 2003

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Typical Applications

Current Measurement A
The current conductor is situated above the chip.

All examples for S=300V/T

Max
current [A]
Distance
sensor to
wire [mm]
Sensitivity
[mV/A]
Approx.
Resolution
(raw) [A]
Approx.
Resolution
(t
INT
=1ms) [A]
Linearity
Error [%]
10 0.2 60 0.2 0.02
50 2 20 0.5 0.05
100 4 12 0.8 0.08
500 20 3 3.5 0.35
1000 40 1.5 7 0.7
<0.1

Current Measurement B
The current conductor is situated below the chip (on pcb).

Typically obtained values for for this type of application are (width of PCB current track 2.5mm):

Max current(*) [A]
DC / pulsed
No of tracks
under sensor
Sensitivity
[mV/A]
Resolution
(raw) [mA]
Resolution
t
INT
=1ms [mA]
Linearity
Error [%]
2 / 10 4 160 60 6
10 / 30 1 40 250 25
<0.1
(*) max current depends on PCB properties/thermal budget

Please contact us for documentation such as application notes, technical papers and others.

A current conductor is placed at a certain
distance above or beyond the chip. The
magnetic field around a long current wire is
described by H=I/2r. The flux density at
the place of the sensor depends upon the
current in the wire I and the distance
between sensor and wire r:
B=
0
*I/2 r.
The CSA-1 current sensor is placed on a
PCB directly over the current track. The
current track can consist of one or several
loops, depending on the maximum current
to be measured. The sensor measures the
magnetic field emanating from the current
flowing through the tracks.

Referncias Bibliogrficas

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Amostra e Retém

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, componente do software Mentor Graphics

, tambm componente do software Mentor

, utilizando os parmetros Level 47 (BSIM), fornecidos pela

e simulado atravs da ferramenta

, do software Mentor Graphics

. Para a verificao da correta operao do circuito,

, presente na ferramenta de projeto Mentor

, mostrado na Figura 4.15. Como se pode perceber, os substratos dos

, onde foram utilizados os

, componente do software Mentor Graphics

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