Am Pop

i
Universidade Estadual de Campinas

Faculdade de Engenharia Eltrica e de Computao
Departamento de Semicondutores, Instrumentos e Fotnica

AMPLIFICADOR COM ENTRADAS E SADAS
DIFERENCIAIS INTEGRADO EM TECNOLOGIA CMOS

Autor:
Marcelo de Paula Campos

Dissertao submetida Faculdade de Engenharia Eltrica e de Computao da
Universidade Estadual de Campinas, como requisito parcial obteno do Ttulo de
Mestre em Engenharia Eltrica, sob orientao do Prof. Dr. Carlos Alberto dos Reis Filho.

Banca Examinadora:
Prof. Dr Carlos Alberto dos Reis Filho - FEEC/UNICAMP
Prof. Dr. Luiz Carlos Kretly - FEEC/UNICAMP
Prof. Dr. Jos Carlos Pereira EESC/USP

Campinas, 20 de agosto de 2002
ii
Resumo
Esta dissertao de mestrado relata o desenvolvimento de um amplificador com
entradas e sadas diferenciais integrado em tecnologia CMOS de 0,6m. Inicialmente, so
discutidas as particularidades de um amplificador com entradas e sadas diferenciais,
fazendo comparaes com o amplificador operacional de sada simples, a fim de salientar
suas principais diferenas e suas implicaes no projeto.
Depois, so descritas as vrias etapas do projeto: escolha da configurao do
circuito, anlise do ponto de operao, anlise de pequenos sinais, visando determinar as
funes de transferncia de cada estgio e compensao em freqncia, e finalmente, a
definio das especificaes desejadas. O dimensionamento dos componentes proveio de
clculos de projeto e das anlises e observaes de resultados de inmeras simulaes.
O circuito foi fabricado em tecnologia CMOS 0,6m, e as amostras foram
caracterizadas. Os resultados experimentais obtidos mostram que as principais
especificaes foram alcanadas. As mais importantes, ganho de malha aberta de 70dB e
freqncia de ganho unitrio de aproximadamente 9MHz evidenciam que o projeto
realizado foi bem sucedido.

Abstract
This master degree dissertation describes the development of an integrated CMOS
fully differential operational amplifier. In this document, the particularities of a fully
differential operational amplifier are discussed first. Then they are compared to those of a
standard operational amplifier in order to highlight the main differences found between
these two important building blocks in analog integrated circuit design.
In the sequel of the document, the stages followed to accomplish the design of the
amplifier are presented, which are: the choice of the circuit configuration; the bias point
analysis; the small signal analysis to allow the establishment of the transfer function of each
stage of the circuit and, therefore, the frequency compensation; and finally, the definition of
the desired specification. By means of hands calculation and the analysis and observation of
simulation results, the devices that comprise the amplifier could be dimensioned.
Samples of the integrated circuit were fabricated in 0.6um CMOS technology and
were fully characterized. The most important features achieved were a 70dB open-loop gain
and unity-gain frequency of approximately 9MHz, both evidencing the success of this
work.
iii

A alegria est na luta, na tentativa, no sofrimento envolvido.
No na vitria propriamente dita.

Mahatma Gandhi

iv

Reconheo o esforo e a dedicao do Prof. Dr. Carlos Reis para tornar
este mestrado possvel, e o melhor possvel. Agradeo a ele a oportunidade.
Agradeo ao Instituto de Pesquisas Eldorado pelo apoio financeiro, e
aos meus amigos do LPM2 (Laboratrio de Pesquisas Magneti-Marelli).
Dedico este trabalho aos meus pais, aos meus irmos, a minha esposa e
ao meu filho, sem os quais nada teria sentido.

v
Sumrio

1 Introduo ....................................................................................................................1
2 Descrio do Amplificador com Entradas e Sadas Diferenciais ..................2
2.1 Definio das Tenses ............................................................................................3
2.2 Realimentao de Modo comum............................................................................3
2.3 Caractersticas do Amplificador com Entradas e Sadas Diferenciais....................4
2.3.1 Maior Excurso Dinmica ..............................................................................5
2.3.2 Melhor Imunidade a Rudo.............................................................................5
2.4 Comparao entre o Amplificador com Entradas e Sadas Diferenciais e o
Amplificador de Sada Simples ..........................................................................................7
3 Consideraes sobre a Realimentao de Modo comum em
Amplificadores com Entradas e Sadas Diferenciais ................................................9
4 Escolha da Configurao do Circuito do Amplificador com Entradas e
Sadas Diferenciais ..........................................................................................................12
5 Descrio do Funcionamento do Circuito..........................................................13
6 Anlise da Resposta em Freqncia....................................................................15
7 Anlise da Polarizao............................................................................................19
8 Procedimentos de Projeto.......................................................................................22
8.1 Dimensionamento dos Sensores de Modo comum...............................................23
8.2 Dimensionamento dos Transistores ......................................................................24
8.3 Dimensionamento dos Componentes de Compensao em Freqncia...............29
9 Simulaes.................................................................................................................31
9.1 Ponto de Operao ................................................................................................31
9.2 Resposta em Freqncia .......................................................................................32
9.3 Resultados das Simulaes ...................................................................................36
9.3.1 Ponto de Operao ........................................................................................36
9.3.2 Excurso do Sinal de Sada...........................................................................37
9.3.3 Faixa de Excurso da Tenso de Modo comum...........................................38
9.3.4 Resposta em Freqncia ...............................................................................39
9.3.5 Resposta em Freqncia de Malha Fechada .................................................43
9.3.6 Resposta em Freqncia ao Sinal de Modo comum.....................................44
9.3.7 Slew-Rate e Settling Time .............................................................................45
9.3.8 Ganho de Modo comum................................................................................47
9.3.9 Rejeio ao Rudo da Alimentao...............................................................48
10 Layout do Circuito Integrado............................................................................49
11 Testes do Circuito Integrado .............................................................................54
11.1 Ponto de Operao ................................................................................................54
11.2 Excurso do Sinal de Sada...................................................................................54
11.3 Faixa de Excurso da Tenso de Modo comum...................................................55
11.4 Resposta em Freqncia de Malha Fechada .........................................................56
11.5 Resposta em Freqncia ao Sinal de Modo comum.............................................58
11.6 Slew-Rate e Settling Time ....................................................................................59
vi
11.7 Ganho de Modo comum........................................................................................61
11.8 Resumo das Caractersticas de Desempenho........................................................62
12 O Circuito Integrado............................................................................................63
12.1 Fotomicrografias ...................................................................................................63
12.2 Diagrama de Pinos ................................................................................................65
13 Anlise dos Resultados.......................................................................................66
14 Concluses.............................................................................................................68
15 Apndices...............................................................................................................69
15.1 Apndice A Reduo das Harmnicas pares .....................................................69
15.2 Apndice B Deduo de Ganho do Amplificador Cascode...............................71
15.3 Apndice C Deduo do Ganho do Amplificador Fonte Comum.....................74
16 Referncias ............................................................................................................75
vii
Lista de Figuras

Figura 2-1: Comparao entre amplificador com entradas e sadas diferenciais e o de sada
simples. ...........................................................................................................................2
Figura 2-2: Definies das tenses do amplificador com entradas e sadas diferenciais. .....3
Figura 2-3: Modelo de um amplificador com entradas e sadas diferenciais simplificado....4
Figura 2-4: Excurso de tenso da sada diferencial..............................................................5
Figura 2-5: Imunidade a rudo do amplificador com entradas e sadas diferenciais..............5
Figura 2-6: (a) amplificador com entradas e sadas diferenciais (b) amplificador inversor de
sada simples. ..................................................................................................................6
Figura 3-1: Modelo de um amplificador com entradas e sadas diferenciais.......................11
Figura 5-1: Circuito do amplificador com entradas e sadas diferenciais............................13
Figura 6-1: Circuito incremental equivalente de um amplificador de dois estgios com
compensao RC...........................................................................................................15
Figura 9-1: Compensao com transistor MOS na regio hmica substituindo resistor. ....34
Figura 1-1: Circuito do amplificador com entradas e sadas diferenciais com
MOSFET/capacitor de compensao............................................................................35
Figura 9-3: Circuito com as tenses e correntes de polarizao. .........................................36
Figura 9-4: Excurso dos sinais de sada. ............................................................................37
Figura 9-5: Faixa de excurso da tenso de modo comum. .................................................38
Figura 9-6: Diagrama de Bode do amplificador com entradas e sadas diferenciais, com
carga R
L
=10k e C
L
=10pF...........................................................................................39
Figura 9-7: Diagrama de Bode do amplificador com entradas e sadas diferenciais somente
com carga resistiva R
L
=10k . ......................................................................................40
com carga capacitiva C
L
=10pF. ....................................................................................41
Figura 9-9: Diagrama de Bode do amplificador com entradas e sadas diferenciais sem
carga. .............................................................................................................................42
Figura 9-10: Circuito com ganho unitrio............................................................................43
Figura 9-11: Resposta em Freqncia de Malha Fechada para ganho unitrio ...................43
Figura 9-12: Circuito para Simulao da Resposta em Freqncia ao Sinal de Modo
comum, V
ocm
..................................................................................................................44
Figura 9-13: Resposta em Freqncia ao Sinal de Modo comum. ......................................44
Figura 9-14: Circuito para simulao de Slew-Rate e Settling Time....................................45
Figura 9-15: Formas de onda da entrada, Y, e da sada, Y3. ...............................................45
Figura 9-16: Detalhe do slew-rate de subida. ......................................................................46
Figura 9-17: Detalhe do slew-rate de descida......................................................................46
Figura 9-18: Detalhe da medida do settling time de subida. ................................................46
Figura 9-19: Detalhe da medida do settling time de descida. ..............................................46
Figura 9-20: Grfico do ganho de modo comum medido diferencialmente,
V
OD
=(V
O
+) (V
O
). .......................................................................................................47
Figura 9-21: Circuito modelo para simulao da rejeio de rudo da alimentao. ...........48
Figura 9-22: Rejeio ao rudo acoplado a V
DD
...................................................................48
Figura 9-23: Rejeio ao rudo acoplado a V
SS
. ..................................................................48
Figura 10-1: Par cruzado que compe os transistores M1A e M1B. ...................................49
viii
Figura 10-2: Par cruzado que compe os transistores M6A e M6B. ...................................49
Figura 10-3: Grupo de vinte e trs transistores de
51
/
2
que formam os espelhos de corrente.
.......................................................................................................................................50
Figura 10-4: Dois resistores de 20k de poli-silcio, R
CMA
e R
CMB
. ...................................51
Figura 10-5: Exemplo de um capacitor integrado utilizado no circuito. .............................51
Figura 10-6: Clula principal do circuito integrado com MOSFET/capacitor de
compensao. ................................................................................................................52
Figura 10-7: Layout completo do circuito enviado para fabricao com MOSFET/capacitor
de compensao. ...........................................................................................................53
Figura 11-1: Circuito para teste da mxima excurso de sada............................................54
Figura 11-2: Imagem do osciloscpio mostrando a mxima excurso de sada. .................54
Figura 11-3: Circuito para teste da excurso da sada de modo comum..............................55
Figura 11-4: Imagem do osciloscpio mostrando a mxima excurso da sada de modo
comum...........................................................................................................................55
Figura 11-5: Detalhe da sada. .............................................................................................55
Figura 11-6: Detalhe da sada ...............................................................................................55
Figura 11-7: Circuito para teste da resposta em freqncia de malha fechada com ganho
unitrio. .........................................................................................................................56
Figura 11-8: Imagem da tela do analisador de redes com o resultado da varredura em
freqncia......................................................................................................................56
Figura 11-9: Extrapolao dos pontos da Tabela 11-1. .......................................................57
Figura 11-10: Circuito para teste da resposta em freqncia ao sinal de modo comum......58
Figura 11-11: Imagem da tela do analisador de redes com o resultado da varredura em
freqncia......................................................................................................................58
Figura 11-12: Circuito para teste de Slew-Rate e Settling Time. .........................................59
Figura 11-13: Imagem do osciloscpio mostrando o slew-rate de subida...........................59
Figura 11-14: Imagem do osciloscpio mostrando o slew-rate de descida. ........................59
Figura 11-15: Imagem do osciloscpio mostrando o settling time de subida. .....................60
Figura 11-16: Imagem do osciloscpio mostrando o settling time de descida. ...................60
Figura 11-17: Circuito de teste de rejeio de modo comum. .............................................61
Figura 11-18: Imagem da tela do analisador de redes com o resultado do teste de rejeio
de modo comum............................................................................................................61
Figura 12-1: Fotomicrografia do Circuito Integrado com pads. ..........................................63
Figura 12-2: Fotomicrografia do Circuito Integrado do amplificador com entradas e sadas
diferenciais, com enfoque na clula principal, mostrando a localizao dos
componentes. ................................................................................................................64
Figura 12-3: Diagrama de pinos do amplificador com entradas e sadas diferenciais.........65
Figura 13-1: Circuito com ganho unitrio com capacitor de compensao externo............67
Figura 13-2: Resultado da simulao da resposta em freqncia do circuito da Figura 13-1.
.......................................................................................................................................67
Figura 15-1: Diagrama de blocos para representar um amplificador com entradas e sadas
diferenciais. ...................................................................................................................69
Figura 15-2: Modelo de pequenos sinais do amplificador cascode. ....................................71
Figura 15-3: Modelo que substitui M2 e M3 por uma resistncia equivalente....................71
Figura 15-4: Modelo de pequenos sinais utilizado para calcular R
si
. ..................................72
Figura 15-5: Modelo de pequenos sinais do amplificador fonte comum com carga ativa. .74

ix
Lista de Tabelas

Tabela 4-1: Especificaes propostas para o amplificador com entradas e sadas
diferenciais. ...................................................................................................................12
Tabela 8-1: Parmetros eltricos dos transistores canal N. ..................................................24
Tabela 8-2: Parmetros eltricos dos transistores canal P....................................................24
Tabela 8-3: Dimenses dos transistores inicialmente calculadas.........................................28
Tabela 9-1: Dimenses dos transistores aps as simulaes................................................34
Tabela 11-1: Valores de freqncia de corte por ganho de malha fechada..........................57
Tabela 11-2: Caractersticas do amplificador com entradas e sadas diferenciais. ..............62
Tabela 12-1: Diagrama de pinos...........................................................................................65

1
1 Introduo
O requisito de alta imunidade a sinais externos que normalmente caracteriza o
processamento de sinais em sistemas de udio, telefonia, transmisso de dados, etc... impe
que a varivel de propagao seja um sinal diferencial [2].
Desse modo, os amplificadores que tm entradas e sadas diferenciais so blocos
imprescindveis na implementao destes circuitos. H diferenas marcantes entre estes
amplificadores e os chamados amplificadores operacionais, que embora tenham entradas
diferenciais produzem na sada um sinal referido a um potencial fixo (terra). A mais
importante caracterstica dos amplificadores com entradas e sadas diferenciais a alta
rejeio a sinais em modo comum [1]-[3].
Como contrapartida, os amplificadores com entradas e sadas diferenciais precisam
de duas malhas de realimentao, que so externas, e um circuito de realimentao de modo
comum interna para controlar a tenso de sada de modo comum [1]-[3].
Dada a importncia que tem este tipo de circuito em processamento de sinais
analgicos em geral, a experincia de projet-lo seguindo uma metodologia adequada foi a
motivao do projeto, cujos resultados so descritos nesta dissertao.
Foram estabelecidas como metas para utilizao deste circuito filtros a capacitor
chaveado, integradores, sample-and-hold, bandgap flutuante e amplificadores de tenso do
tipo chopper-stabilized. Para a sua implementao foi escolhida a tecnologia CMOS
0,6m.
Como especificaes complementares foram previstas alimentao de 5V, faixa de
freqncia acima de 5MHz com carga padro de 10k em paralelo com 10pF e consumo
mximo de 500A.

2
2 Descrio do Amplificador com Entradas e Sadas Diferenciais

Um amplificador com entradas e sadas diferenciais similar ao amplificador
operacional de sada simples [2], como est ilustrado na Figura 2-1.
Em um amplificador com entradas e sadas diferenciais a sada em modo comum, ou
seja, o valor mdio das tenses de sada pode ser controlado independentemente (V
ocm
) da
tenso diferencial, no amplificador de sada simples a tenso de sada em modo comum o
prprio sinal.
No amplificador operacional h apenas um caminho para realimentao negativa,
enquanto no amplificador com sadas diferenciais h dois.

Figura 2-1: Comparao entre amplificador com entradas e sadas diferenciais e o de sada
simples.

3
2.1 Definio das Tenses
A Figura 2-2 ilustra o smbolo usado para representar o amplificador com entradas
e sadas diferenciais e a nomenclatura dada a cada terminal, as tenses so definidas da
seguinte forma:
Tenso de entrada diferencial, V
id
: diferena de tenso entre a entrada positiva e a
negativa;
Tenso de entrada em modo comum, V
ic
: mdia da tenso das duas entradas;
Tenso de sada diferencial, V
od
: diferena de tenso entre a sada positiva e a
negativa;
Tenso de sada em modo comum, V
oc
: mdia da tenso das duas sadas, e
controlada por V
ocm
;

Figura 2-2: Definies das tenses do amplificador com entradas e sadas diferenciais.

2.2 Realimentao de Modo comum
Em um amplificador com entradas e sadas diferenciais preciso forar a tenso de
sada em modo comum, Voc, ao terra ou algum outro potencial de referncia, em contraste
com o amplificador operacional com sada simples em que uma entrada conectada ao
terra e a outra virtualmente aterrada devido a realimentao negativa [1].
A realimentao de modo comum tem a funo de estabilizar as tenses de modo
comum da entrada e da sada [1], [3].
4
A Figura 2-3 mostra um circuito simplificado de um amplificador com entradas e
sadas diferenciais. Neste, o amplificador de erro amostra a mdia das sadas diferenciais
atravs da rede RC e atua no espelho de corrente formado por Q5 e Q6, para manter a
tenso de sada em modo comum igual entrada Vocm [1].

Figura 2-3: Modelo de um amplificador com entradas e sadas diferenciais simplificado.

2.3 Caractersticas do Amplificador com Entradas e Sadas Diferenciais
A utilizao de sinais diferenciais d ao circuito algumas caractersticas que devem
ser salientadas e entendidas, e que so vantagens significativas em relao ao amplificador
operacional de sada simples.
5
2.3.1 Maior Excurso Dinmica
Como a defasagem entre os sinais de sada de 180
o
, a excurso dinmica o dobro
de uma sada simples com a mesma oscilao de tenso, Figura 2-4.

Figura 2-4: Excurso de tenso da sada diferencial.

2.3.2 Melhor Imunidade a Rudo
Um sinal que levado de um lugar a outro est sujeito a ter rudo acoplado atravs
da fiao. Se os fios forem colocados prximos, um ao outro, o rudo acoplado ser de
modo comum. O rudo proveniente das fontes de alimentao tambm aparece em modo
comum. Assim, como o amplificador com entradas e sadas diferenciais rejeita tenso de
modo comum, o sistema ser mais imune a rudo [2].

Figura 2-5: Imunidade a rudo do amplificador com entradas e sadas diferenciais.

6
Em [3] feita a seguinte anlise sobre o rudo trmico. Ignorando o rudo do
amplificador e do resistor de realimentao Rf, o rudo trmico associado ao resistor de
entrada Ri a nica fonte de rudo, Figura 2-6.

Figura 2-6: (a) amplificador com entradas e sadas diferenciais (b) amplificador inversor de
sada simples.

No amplificador de sada simples, a potncia de sada do rudo devido ao resistor Ri :

( )
N i
i
f
oN
BW R T k
R
R
s s v . . . . 4 . 1 ) . (
2
2
(
(
,
\
,
,
(
j
+ Eq. 2-1

Onde BW
N
a largura de banda equivalente do rudo para o amplificador em malha
fechada. No amplificador com entradas e sadas diferenciais, a potncia de sada do rudo
diferencial devido ao dois resistores Ri

( )
N i
i
f
oN
BW R T k
R
R
d s v . . . . 4 . 1 . 2 ) . (
2
2
(
(
,
\
,
,
(
j
+ Eq. 2-2

porque os termos do rudo de sada dos dois resistores so no-correlatos, e assim suas
contribuies so adicionadas para dar a potncia total do rudo de sada. A potncia do
7
rudo de sada no amplificador com entradas e sadas diferenciais duas vezes maior que a
do amplificador de sada simples.
Como o pico do sinal de sada no amplificador diferencial duas vezes maior que no
amplificador de sada simples, a mxima potncia de sada quatro vezes maior que no
amplificador de sada simples. A mxima relao sinal-rudo para um mximo sinal de
sada senoidal com amplitude V
sin(pico)
dado por

2
2
) sin(
max
2
desada rudo do potncia
sada de sinal do potncia mxima
oN
pico
v
V
SNR

Esta relao sinal-rudo duas vezes maior para o amplificador com entradas e sadas
diferenciais quando comparado com um amplificador de sada simples, se a mesma
resistncia Ri usada em ambos os circuitos e este resistor a fonte dominante de rudo.

2.4 Comparao entre o Amplificador com Entradas e Sadas Diferenciais e o
Amplificador de Sada Simples
O amplificador com entradas e sadas diferenciais tem caractersticas que tornam seu
uso muito vantajoso em algumas aplicaes quando comparado com o de sada simples. A
seguir apresentada uma breve lista de suas principais vantagens e desvantagens apontadas
neste trabalho.
So suas principais vantagens:
Maior imunidade a rudo externo acoplado s linhas e alimentao [1], [2],
[3];
Excurso dinmica duas vezes maior que sada simples [1], [2], [3];
Reduo das harmnicas pares, conforme est demonstrado na seo 15.1;
Em circuitos com capacitor chaveado, os erros (como injeo de carga e
clock feedthrough) aparecem como sinais de modo comum e podem ser
reduzidos [1], [5], [6];
Reduz as tenses de off-set sistemtico [1];
8
Em configuraes chopper stabilized os rudos de baixa freqncia e off-set
so reduzidos de modo expressivo[1];
Filtra o rudo de baixa freqncia 1/f dos transistores [1];

E suas principais desvantagens so:
Circuito mais complexo [1], [3];
rea do chip maior, de 50% a 100% [1];
H aplicaes em que necessria a converso para sada simples [2];
Maior nmero de componentes (resistores, capacitores, chaves) e ligaes
[2];
Rudo trmico maior devido aos componentes adicionais [2];

9
3 Consideraes sobre a Realimentao de Modo comum em
Amplificadores com Entradas e Sadas Diferenciais
As configuraes dos circuitos diferenciais so muito semelhantes s usadas em
amplificadores operacionais de sada simples. As principais diferenas vm do fato que os
amplificadores diferenciais precisam de um circuito interno de realimentao de modo
comum para estabilizar a tenso mdia de sada (ou seja, de modo comum) sobre toda a
faixa de freqncia de operao do amplificador. Para satisfazer esta necessidade, a mdia
dos dois sinais de sada deve ser amplificada e realimentada na entrada de modo comum
[1], [3], [15].
Duas questes surgem na construo do caminho de modo comum: como gerar um
sinal de controle de realimentao de modo comum, e onde aplicar este sinal de volta a
polarizao [13].
So encontradas na literatura trs tcnicas diferentes para somar as sadas do
amplificador operacional: a primeira usa um par diferencial [4], [6]; a segunda utiliza
circuito de soma a capacitor chaveado [14]; e a terceira usa resistores [15].
Conforme citado em [16], a primeira tem a excurso do sinal diferencial limitada
para o amplificador operacional principal, pois o intervalo linear do par diferencial
empregado no circuito de realimentao de modo comum bastante limitado [3].
A segunda tcnica, devido natureza amostrada do circuito de realimentao de
modo comum, tem sua aplicao limitada a circuitos de dados amostrados como filtros a
capacitor chaveado. Alm do mais, este tipo de circuito praticamente impossvel de
simular durante a etapa de projeto do amplificador operacional em programas de simulao
como o SPICE, porque estes fazem simulao transitria, e necessitam de um tempo de
processamento enorme e uma memria gigantesca.
A terceira tcnica necessita de um amplificador operacional de dois estgios para ter
capacidade de corrente atravs dos resistores de soma, e precisa ser compensado por um par
resistor/capacitor em srie entre os dois estgios, para atingir ganho de malha aberta
satisfatrio.
Em [15] so feitas as seguinte consideraes a cerca da realimentao de modo
comum em amplificadores com entradas e sadas diferenciais.
10
a. O amplificador deve ter o ganho de malha aberta de modo comum o mais alto
possvel (similar ao ganho de modo diferencial).
b. A largura de banda do lao de modo comum tem que ser pelo menos to grande
quanto a maior freqncia em que se deseja equilbrio na sada. Em muitas
aplicaes esta deve ser igual largura de banda do amplificador de modo
diferencial.
c. Para garantir estabilidade de modo comum, geralmente necessria
compensao em freqncia do lao de modo comum. Esta condio
acrescentada necessidade usual de compensao do amplificador de modo
diferencial.
d. Se os caminhos dos sinais de modo comum e diferencial so unidos logo na
entrada do amplificador e suas partes separadas restantes so idnticas ou
equivalentes, ento os objetivos a-c acima podem ser alcanados
automaticamente pelo projeto regular do caminho de modo diferencial.
e. O detector de sinal de modo comum deve ter uma caracterstica linear.

O modelo de um amplificador com entradas e sadas diferenciais mostrado na
Figura 3-1 foi apresentado em [13]. Este representa a idia citada acima, no item d, de se
compartilhar a compensao em freqncia do sinal diferencial com o sinal de modo
comum, a fim de se obter realimentao de modo comum com alto ganho, grande largura
de banda, e ainda ser estvel.

11

Figura 3-1: Modelo de um amplificador com entradas e sadas diferenciais.

A realimentao de modo comum o ponto que diferencia o projeto de um
amplificador com entradas e sadas diferenciais de um padro. Alm das caractersticas de
desempenho (ganho, produto ganho-banda, slew-rate, excurso de entrada e sada,
alimentao, consumo, etc...) que devem ser consideradas antes da escolha da configurao
do circuito, a tcnica usada para se fazer a realimentao de modo comum merece ateno
especial antes da escolha do circuito.

12
4 Escolha da Configurao do Circuito do Amplificador com Entradas e
Sadas Diferenciais

Antes de escolher a configurao do circuito preciso definir qual o tipo de
aplicao do circuito, e conseqentemente seus objetivos de desempenho.
O intuito deste projeto produzir um amplificador com entradas e sadas
diferenciais capaz de servir a uma ampla gama de aplicaes, podendo ser usado em
circuitos de sinais contnuos no tempo (por exemplo: condicionamento de sinais de
sensores, filtros, drivers de linhas de transmisso diferencial e conversores
analgico/digital) e amostrados como circuitos a capacitor chaveado.
Como o circuito no destinado a uma aplicao especfica, suas caractersticas
foram escolhidas com base nos amplificadores comumente encontrados na literatura, de
modo que nenhuma caracterstica prevalea sobre as outras (por exemplo: alta freqncia,
baixo consumo, alto slew-rate, baixo off-set, baixa impedncia de sada, etc...), mas que ao
mesmo tempo cada uma delas alcance um nvel satisfatrio, a fim de se obter um circuito
que seja um bloco verstil para uso em uma ampla gama de aplicaes. O que se deseja
um amplificador com entradas e sadas diferenciais de uso geral, capaz de alimentar cargas
resistivas e capacitivas.
O objetivo obter o desempenho especificado na Tabela 4-1.

Parmetro Caracterstica
Carga Padro R
L
=10k, C
L
=10pF
Alimentao +2,5V/-2,5V
Ganho DC em cada uma das sadas Av>70dB
Freqncia de ganho unitrio GBW>5MHz
Slew-rate SR>5V/s
Nvel mdio 0V
Excurso mxima do sinal em cada uma das sadas 2,0V
Tabela 4-1: Especificaes propostas para o amplificador com entradas e sadas
diferenciais.

13
5 Descrio do Funcionamento do Circuito
A configurao do circuito escolhida a mostrada na Figura 5-1, ela foi descrita em
[15] e se baseia num amplificador operacional de dois estgios com entrada diferencial tipo
cascode citado em muitos textos [1], [3], [17], [18], sendo perfeitamente capaz de atingir o
desempenho especificado. O circuito de realimentao de modo comum unido com o
circuito de modo diferencial logo na entrada do amplificador, a fim de satisfazer a
considerao no item d descrita no captulo 3.

Figura 5-1: Circuito do amplificador com entradas e sadas diferenciais.

Os transistores M1A, M1B, M2A, M2B, M3A, M3B e M9 formam a entrada
diferencial. M1A e M1B so configurados como amplificadores fonte-comum alimentando
os transistores porta-comum M2A e M2B formando um cascode, M3A e M3B so as
cargas ativas do estgio diferencial de entrada e M9 um espelho de corrente que alimenta
o estgio diferencial de entrada. A configurao cascode possui duas vantagens diretas em
relao entrada apenas com fonte-comum: primeiramente aumenta a impedncia de sada
do estgio de entrada, ponto B, conseqentemente o ganho tambm aumenta; em segundo
melhora a resposta em freqncia porque a carga na sada do amplificador fonte-comum
(ponto A ) tem baixa impedncia, aproximadamente
1
/
gm
. Se os transistores M1A, M1B,
M2A e M2B forem iguais e estiverem polarizados com a mesma corrente de dreno tero a
mesma transcondutncia, e o ganho do fonte-comum ser unitrio minimizando o efeito
14
Miller. Assim, o ganho ser dado pelo porta-comum que possui largura de banda maior que
o fonte-comum.
As sadas so formadas pelos transistores M4A e M4B que tambm so estgios de
ganho em configurao fonte-comum com M5A e M5B como cargas ativas. utilizada a
compensao por efeito Miller (espalhamento de plos), com C
ca
, C
cb
, M
ca
e M
cb
ligando a
sada do primeiro estgio sada do segundo. Os transistores M
ca
e M
cb
so polarizados na
regio hmica funcionando como resistncias.
O circuito de realimentao de modo comum unido com o circuito de modo
diferencial logo na entrada do amplificador, e os transistores M6A, M6B, M6C, M7 e M8
constituem o estgio de entrada de modo comum que equivalente entrada de modo
diferencial, ambos os sinais so igualmente amplificados.
O sinal de realimentao de modo comum e o sinal de entrada de modo diferencial
so combinados como corrente nas entradas de M2A e M2B, deste ponto at as sadas os
sinais compartilham o mesmo circuito, inclusive a compensao, como citado no item d
do captulo 3.

15
6 Anlise da Resposta em Freqncia
A anlise incremental apresentada a seguir foi extrada de [3] e [17]. Sua finalidade
fornecer equaes simplificadas que descrevem o comportamento em freqncia de um
amplificador de dois estgios, de modo a possibilitar o dimensionamento dos componentes
de compensao em freqncia, e facilitar a percepo da influncia de cada varivel nas
caractersticas do circuito.
A Figura 6-1 representa o modelo incremental de um amplificador operacional de
dois estgios com compensao por efeito Miller [17]. Como os caminhos dos sinais
diferenciais so equivalentes, a anlise de apenas um j suficiente para a compreenso do
circuito. Os ns B e C representam as sadas do primeiro e do segundo estgio,
respectivamente. Os resistores R
o1
e R
o2
representam as resistncias totais equivalentes nos
ns B e C, e os capacitores C
o1
e C
o2
representam as capacitncias totais em cada n.

Figura 6-1: Circuito incremental equivalente de um amplificador de dois estgios com
compensao RC.

As fontes de corrente controladas por tenso representam os efeitos das
transcondutncias dos dois estgios, os ndices em algarismos romanos dizem respeito aos
estgios, sendo gm
I
e gm
II
iguais s transcondutncias dos transistores M1 e M4 da Figura
5-1, respectivamente.
A compensao em freqncia feita com um capacitor, C
C
, em srie com um
resistor, R
Z
. A introduo de R
Z
permite que se tenha controle sobre o zero da funo de
transferncia, o qual necessrio em circuitos MOS, porque este zero est no semi-plano
direito, e sua correspondente freqncia diretamente proporcional ao valor da
16
transcondutncia do segundo estgio. Como esta geralmente tem baixo valor, o zero pode
estar dentro da faixa de freqncia de trabalho do circuito e degradar a margem de fase.
A capacitncia entre porta e dreno do transistor M4, C
gd4
, que liga a sada do
primeiro estgio sada do segundo, ns B e C respectivamente, omitido nesta anlise
porque este considerado muito menor que o capacitor de compensao C
C
, tendo pouca
influncia nos resultados finais.
O equacionamento deste circuito leva seguinte funo de transferncia, como
apresentado em [17]:

( )
( )
( ) [ ]
3 2
2 2
1
1
s d s c s b
C R gm C s a
s V
s V
C Z C
IN
O
+ + +

Eq. 6-1

Com os ndices a, b, c e d abaixo, onde a igual ao ganho em baixas freqncias.

2 1 2 1 O O
R R gm gm a

( ) ( )
C Z C O O O C O O C O
C R C R R gm R C C R C C b + + + + +
2 1 2 1 1 2 2

( ) ( )
2 2 1 1 2 1 2 1 2 1 O O O O C Z C O C O O O O O
C R C R C R C C C C C C R R c + + + +

C O O Z O O
C C C R R R d
2 1 2 1

O ndice a representa o ganho total do amplificador operacional para baixas
freqncias, que igual ao produto do ganho dos dois estgios: a=Av= Av
1
. Av
2
, sendo que
Av
1
= gm
I
.R
O1
e Av
2
= gm
II
.R
O2
.

Considerando que os plos da funo de transferncia do circuito dada pela equao
6-1 sejam razoavelmente espaados, possvel utilizar as aproximaes descritas pela
equao 6-2 para calcular os plos:

17
d
c
p
c
b
p
b
p
3
2
1
1
Eq. 6-2

Estas aproximaes resultam em:

C O O II C O O II
C R R gm C R R gm
p

1 2 1 2
1
1
) 1 (
1
Eq. 6-3

2 1 2 1 2 1
2
O O
II
C O C O O O
C II
C C
gm
C C C C C C
C gm
p
+
+ +

Eq. 6-4

1
3
1
O Z
C R
p
Eq. 6-5

O zero da funo de transferncia dado pela equao 6-6.

(
,
\
,
(
j

z
II
C
R
gm
C
z
1
1
1
Eq. 6-6

A freqncia do plo dominante, p
1
, inversamente proporcional ao ganho do
segundo estgio que dado por gm
II
.R
O2
, isso se deve ao efeito Miller que faz com que o
capacitor entre a entrada e a sada do segundo estgio, no caso C
C
, seja equivalente a um
capacitor multiplicado pelo ganho do segundo estgio conectado ao terra. O plo p
3
pode
ser desprezado por ser muito maior que p
2,
portanto no influncia a resposta em freqncia
dentro da faixa de operao.
A equao 6-6 mostra que se R
Z
=
1
/gm
II
o zero eliminado. Tambm, possvel
aumentar o valor do resistor para faz-lo maior que
1
/gm
II
, e assim mover o zero do
18
semiplano direito para o semiplano esquerdo e melhorar a margem de fase do sistema.
Assim para compensar o amplificador operacional preciso satisfazer a equao 6-7.

II
Z
gm
R
1
Eq. 6-7

Uma vez feita a anlise incremental do circuito genrico e simplificado de um
amplificador operacional com dois estgios de ganho, necessrio identificar no circuito da
Figura 5-1 a transcondutncia, a capacitncia e a resistncia de sada de cada estgio.
O ganho e a impedncia de sada do primeiro estgio esto deduzidos na seo 15.2,
e do segundo estgio na seo 15.3.

Primeiro Estgio
Ganho Incremental: Av
1
= gm
I
.R
O1
Eq. 6-8
Impedncia de Sada: R
O1
r
o3
//[g
m2
. r
o2.
(r
o1
//r
o6
)] r
o3
Eq. 6-9

Capacitncia de Sada: C
O1
C
gs4
+ C
gb4
+ C
db3
+ C
gd3
+ C
gd2

C
O1
C
gs4
Eq. 6-10

Segundo Estgio
Ganho Incremental: Av
2
= gm
II
.R
O2
Eq. 6-11
Impedncia de Sada: R
O2
r
o4
//r
o5
//R
L
//R
CM
R
L
//R
CM
Eq. 6-12
Capacitncia de Sada: C
O2
C
db4
+ C
db5
+ C
gd5
+ C
L
+ C
CM

C
O2
C
L
+ C
CM
Eq. 6-13

Das equaes acima observamos que o primeiro estgio possui ganho bastante alto
devido alta impedncia de sada da entrada diferencial cascode. Conseqentemente,
possui um plo em baixas freqncias que o dominante, e dependente do ganho do
segundo estgio devido ao efeito Miller, que faz com que a capacitncia entre os terminais
de porta e dreno do transistor M4 aparea multiplicada pelo ganho.
No segundo estgio o ganho, a impedncia e a capacitncia de sada so funes da
carga externa (R
L
e C
L
), e dos capacitores e resistores de modo comum (R
CM
e C
CM
).
19
7 Anlise da Polarizao
Em um amplificador com entradas e sadas diferenciais o caminho do sinal de modo
comum e diferencial devem ser equivalentes [15]. Assim, necessrio que as dimenses
dos transistores M6A e M6B sejam iguais a metade de M1A e M1B, e que M6C tenha as
mesmas dimenses de M1A e M1B, da segue a equao 7-1.

(
,
\
,
(
j
(
,
\
,
(
j
(
,
\
,
(
j

(
,
\
,
(
j

(
,
\
,
(
j
(
,
\
,
(
j
(
,
\
,
(
j
9 8
6 6 6 1 1
2 2
L
W
L
W
L
W
L
W
L
W
L
W
L
W
B A C B A
Eq. 7-1

Fazendo a somatria das correntes nos vrios ns no circuito da Figura 5-1, obtm-
se as relaes de correntes descritas pela equao 7-2.

B A B A
bias B A B A
bias
B A
bias
C B A
bias
I I I I
I I I I I
I
I I
I
I I I I
I I I
5 5 4 4
3 3 2 2
6 6
6 7 1 1
9 8
4
3
4
2
Eq. 7-2

Para facilitar a anlise, quando houver uma referncia ao transistor M3, deve ficar
subentendido que M3 igual a M3A e M3B, o mesmo valendo para M4, M5, pois os
caminhos dos sinais diferenciais so equivalentes.
Analisando as tenses entre porta e fonte e relacionando com as correntes
estabelecidas na equao 7-2, definem-se as razes das dimenses dos transistores para
polarizar o circuito.
20
Os transistores M8, M9, M5A e M5B tm as portas ligadas mesma tenso, V
bias1
,
formando a rede de espelhos de corrente que polariza o circuito. Assim, as dimenses
destes transistores se relacionam segundo a equao 7-3.

( ) ( ) ( )
5
5
9
9
8
8
5 9 8
L W
I
L W
I
L W
I
V V V
GS GS GS
Eq. 7-3

Como as portas dos transistores M3 e M7 esto ligadas ao mesmo n, V
GS3
igual a
V
GS7
. Devido a isto, utilizando as relaes estabelecidas na equao 7-2, tem-se:

( ) ( )
( ) ( )
7 3 3 7
3
3
7
7
3 7
2
3 4 3 2
(
,
\
,
(
j
(
,
\
,
(
j

L
W
L
W
L W
I
L W
I
L W
I
L W
I
V V
bias bias
GS GS
Eq. 7-4

Assumindo que o mdulo das tenses entre porta e fonte dos transistores M4 e M5
so aproximadamente iguais e sabendo que quando a tenso de sada for nula, ambos
possuem a mesma corrente de dreno, possvel estabelecer uma relao entre as dimenses
destes transistores.

( ) ( )
( ) ( ) ( ) ( )
(
,
\
,
(
j
(
,
\
,
(
j

(
,
\
,
(
j

(
,
\
,
(
j

4 5
4
4
5
5
4 5
5
5
5 4
4
4
2 2
2 2
L
W
K
L
W
K
L W K
I
L W K
I
V V
V V
L
W K
I V V
L
W K
I
N P
N P
GS GS
TP GS
P
TN GS
N
Eq. 7-5

Onde K
N
e K
P
so numericamente iguais ao produto da mobilidade efetiva com a
capacitncia do xido, .C
OX
, dos transistores canal N e P, respectivamente.
Considerando que V
GD3
aproximadamente zero, ento V
GS3
aproximadamente
igual a V
GS4
, que resulta na equao 7-6.

21
( ) ( )
4
4
3
3
4 3
L W
I
L W
I
V V
GS GS

Eq. 7-6

Para anular o off-set sistemtico necessrio que a densidade de corrente de M4
seja igual de M3 [3]. Assim, a partir das relaes de corrente de 7-2 e da equao 7-6,
obtm-se 7-7.

( ) ( )
( )
( )
5
9
4
3
5 4 9 3
4
4
3
3
4 3
4
3
;
4
3
4
3 I
I
L W
L W
I I I I I
L W
I
L W
I
V V
bias
GS GS

Eq. 7-7

E utilizando 7-3 resulta em:

( )
( )
( )
( )
5
9
4
3
4
3
L W
L W
L W
L W

Eq. 7-8

22
8 Procedimentos de Projeto
As anlises feitas nos captulos 6 e 7 fornecem o subsdio necessrio para
dimensionar os vrios componentes do amplificador com entradas e sadas diferenciais. Na
fase de simulao feito o redimensionamento de alguns componentes at se obter o
desempenho desejado.
Fazendo uma observao sobre as equaes de resposta em freqncia do captulo
6, nota-se que a freqncia correspondente ao plo dominante inversamente proporcional
ao ganho do segundo estgio (Eq. 6.3). Ento, fazendo com que a maior parte do ganho
total seja dada pelo primeiro estgio, e conseqentemente, que o ganho do segundo estgio
seja pequeno, pode-se conseguir uma freqncia de ganho unitrio maior.
Alem disso, enquanto a impedncia de sada do primeiro estgio da ordem de
mega-ohms a do segundo da ordem de quilo-ohms, assim, mesmo que a transcondutncia
do segundo estgio seja maior que a do primeiro, nunca ter trs ordens de grandeza de
diferena. Ento, conclui-se que, neste caso, o ganho do primeiro estgio maior que o do
segundo.
Para o espelho de corrente formado pelos transistores M8, M9 e M10 foi escolhida
corrente de 20A.
Para que a mxima excurso de sada seja de 2,0V a +2,0V com carga de 10k
necessrio que a corrente de polarizao do transistor M4 seja de pelo menos 200A, isso
faz com que o amplificador tenha um consumo alto mesmo que no tenha carga ligada a
sada, como no h limitaes impostas ao consumo este fato no apresenta nenhum
problema ao projeto.
A partir destas consideraes, foram feitos os dimensionamentos dos transistores
como descrito na seo seguinte.

23
8.1 Dimensionamento dos Sensores de Modo comum
importante calcular os valores de R
CM
e C
CM
antes de dimensionar os transistores
porque eles afetam diretamente o ganho e o plo do segundo estgio, como mostrado no
captulo 6.
Os dois pares de resistores e capacitores que formam o sensor de modo comum
devem ser dimensionados para que tenham freqncia de corte maior do que a freqncia
de ganho unitrio, assim o amplificador mantm o controle sobre a tenso de modo comum
em toda a banda de operao.
Com R
CM
=20k e C
CM
=1pF, a freqncia de corte aproximadamente 8,0MHz
como mostra a equao 8-1.

MHz
p k C R
GBW
CM CM
8
1 20 2
1
2
1

<

Eq. 8-1
24
8.2 Dimensionamento dos Transistores
O circuito integrado foi fabricado na tecnologia 0.6m CMOS CUQ da AMS
(Austria Mikro Sisteme Internacional AG), os principais parmetros eltricos utilizados nos
clculos foram extrados de [19] e esto na Tabela 8-1 para os transistores canal N e na
Tabela 8-2 para os transistores canal P.

Parmetro Smbolo Mnimo Tpico Mximo Unidade
Tenso de Threshold v
TN
0,60 0,72 0,84 V
Fator de Efeito de Corpo
N
0,70 0,80 0,90 V
1/2

Mobilidade Efetiva
N
430 cm
2
/V.s
Capacitncia do xido C
OX
2,56 2,76 3,00 fF/m
2

Fator de Ganho (
N
.C
OX
)
K
N
100 120 140 A/V
2

Tabela 8-1: Parmetros eltricos dos transistores canal N.

Parmetro Smbolo Mnimo Tpico Mximo Unidade
Tenso de Threshold v
TP

0,68 0,80 0,92 V
Fator de Efeito de Corpo
P
0,42 0,48 0,54 V
1/2

Mobilidade Efetiva
P
145 cm
2
/V.s
Capacitncia do xido C
OX
2,56 2,76 3,00 fF/m
2

Fator de Ganho (
P
.C
OX
)
K
P
34 40 46 A/V
2

Tabela 8-2: Parmetros eltricos dos transistores canal P.

Inicialmente todos os transistores foram dimensionados com o comprimento do
canal igual a dois micro-metros (L=2m).
O fator de modulao de canal, , utilizado nos clculos de impedncia de sada
incremental dos transistores segundo a equao 8-2, como seu valor no depende apenas do
processo de fabricao, mas sim das dimenses do transistor, sendo inversamente
proporcional ao comprimento do canal, este no fornecido pela AMS. Para os transistores
com comprimento de canal entre 2m e 4m, o fator de modulao de canal est na faixa
de 12mV
-1
a 17mV
-1
, segundo resultados de simulaes anteriores.

25
D
O
I
r
1
Eq. 8-2

No calculo da transcondutncia foi utilizada a equao 5-3.

D
I
L
W
K gm . . . 2 Eq. 8-3

Para se obter a excurso de sada desejada preciso que quando o sinal de entrada
do segundo estgio, igual sada do primeiro, atinge seu valor mximo, V
O1-MAX
, o
transistor M4 seja capaz de sorver toda corrente da carga mais a corrente de M5,
satisfazendo assim a seguinte equao.

( )
TN SS MAX O
N
O
V V V
L
W K
I I
(
,
\
,
(
j
+

1
4
5
.
2
Eq. 8-4

Resolvendo a equao 8-4 para I
5
= I
O
= 200A, V
O1-MAX
= -1,5V, V
TN
= 0,72V, Vss
= 2,5V, obtm-se a seguinte razo de dimenso do transistor M4.

2
170
4
(
,
\
,
(
j
L
W
Eq. 8-5

Com estas dimenses calcula-se a transcondutncia do transistor M4 utilizando a
equao 8-3.

V A m gm 0 , 2
4

Eq. 8-6

Supondo a impedncia de sada com a carga conectada igual a R
O2
=R
L
//R
CM
=6,7k,
o mdulo do ganho do segundo estgio |Av
2
| = gm
II
.R
O2
13,4
V
/
V
.
As dimenses de M5 so calculadas utilizando-se a equao 7-4, com K
N
=120A/V
2

e K
P
=40A/V
2
obtm-se:
26

2
510
5
(
,
\
,
(
j
L
W
Eq. 8-7

Para que o ganho total seja maior que 70dB (aproximadamente 3200
V
/
V
) preciso
que o mdulo do ganho do primeiro estgio seja |Av
1
| > 240
V
/
V
. A partir da equao 6-8 e
6-9 calcula-se a transcondutncia do transistor M1 da seguinte forma:

M
I
r
D
O
1 , 5
15 013 , 0
1 1
3

Eq. 8-8

V A
M r
Av
gm
O
48
5
240
3
2
1

Eq. 8-9

Com a transcondutncia encontrada na equao 8-9, calcula-se as dimenses do
transistor M1 utilizando a equao 8-3.

2
8 , 5
1

(
,
\
,
(
j
L
W
Eq. 8-10

Tendo dimensionado o transistor M5, possvel dimensionar M9 utilizando a
equao 4-5, com I
9
=20A e I
5
=200A. Como M8, M9 e M10 espelham correntes de
mesmo valor, todos possuem as mesmas dimenses.

2
51
10 9 8
(
,
\
,
(
j
(
,
\
,
(
j
(
,
\
,
(
j
L
W
L
W
L
W
Eq. 8-11

As dimenses do transistor M3 so calculadas atravs da equao 7-6, que relaciona
este com M4.

27
2
75 , 12
3
(
,
\
,
(
j
L
W
Eq. 8-12

O transistor M7 se relaciona com M3 atravs da equao 7-4.

2
56 , 9
7
(
,
\
,
(
j
L
W
Eq. 8-13

A equao 7-1 relaciona os transistores M6A, M6B e M6C com M1, assim se obtm
as dimenses destes.

2
8 , 7
6
(
,
\
,
(
j
C
L
W
Eq. 8-14

2
9 , 3
6 6

(
,
\
,
(
j
(
,
\
,
(
j
A A
L
W
L
W
Eq. 8-15

Para o transistor M2, foram adotadas as mesmas dimenses de M1, para que ambos
tenham a mesma transcondutncia e minimize o efeito Miller no amplificador fonte comum
da entrada diferencial, conforme explicao no captulo 5.

2
8 , 7
1
(
,
\
,
(
j
L
W
Eq. 8-16

Os transistores M11 e M12 formam o circuito de polarizao do amplificador, eles
geram a corrente de 20A que a referncia do espelho e a tenso de polarizao da porta
de M2. Suas dimenses no foram calculadas inicialmente, e sim ajustadas durante a
simulao at obter-se os valores desejados de tenses e correntes.
28
A Tabela 8-3 apresenta as dimenses dos transistores inicialmente calculadas.

Transistor Dimenso
W
/
L
( m)
M1A e M1B
7,8
/
2

M2A e M2B
7,8
/
2

M3A e M3B
12,75
/
2

M4A e M4B
170
/
2

M5A e M5B
510
/
2

M6A e M6B
3,9
/
2

M6C
7,8
/
2

M7
8.5
/
2

M8
51
/
2

M9
51
/
2

M10
51
/
2

Tabela 8-3: Dimenses dos transistores inicialmente calculadas
29
8.3 Dimensionamento dos Componentes de Compensao em Freqncia
Segundo a descrio feita no captulo 6 a compensao em freqncia de um
amplificador operacional CMOS de dois estgios precisa ser feita com um capacitor em
srie com um resistor. O calculo dos valores destes componentes so demonstrados a
seguir.
As equaes 8-17 e 8-18 definem as freqncias referentes aos dois plos mais
significativos do sistema.

C O O II
C R R gm
p
f

1 2
1
1
2
1
2
Eq. 8-17

( ) [ ]
2 1 2 1
2
2
2 2
O O C O O
C II
C C C C C
C gm
p
f
+ +

Eq. 8-18

O produto ganho banda dado por:

1
f Av GBW Eq. 8-19

Para que a margem de fase seja de 60
o
preciso satisfazer a equao 8-20 [17].

GBW f 2 , 2
2
Eq. 8-20

Unindo as equaes 8-19 e 8-20 fica estabelecida a seguinte relao entre f
1
e f
2
.

1 2
2 , 2 f Av f Eq. 8-21

Alguns dos parmetros necessrios para estes clculos j foram determinados
anteriormente, mas para facilitar esto reunidos a seguir.
30
+

4 1
2
2
3 1
4
2 1
14
6666 //
1 , 5
0 , 2
3184
gs O
CM L O
CM L O
O O
II
C C
pF C C C
R R R
M r R
V A m gm gm
V V Av Av Av
Eq. 8-22

A capacitncia C
gs4
calculada a seguir, utilizando o valor de C
OX
dado pela Tabela
8-1 e as dimenses W e L do transistor M4 calculadas no item 8.2.

pF C L W C C
m L
m W
m fF C
gs OX gs
OX
625 . 0
3
2
2
170
76 , 2
4
2

Eq. 8-23

O capacitor de compensao foi calculado por um processo iterativo, tentando um
valor e recalculando f
1
, f
2
e GBW at satisfazer aproximadamente os trs itens, os valores
finais obtidos so:

MHz GBW
MHz f
kHz f
pF Cc
64 , 7
17
4 , 2
975 , 0
2
1
Eq. 8-24

O resistor de compensao, R
Z
, precisa ser maior que
1
/gm
II
, ou seja maior do que
500 para que o zero devido a compensao passe do semi-plano direito para o semi-plano
esquerdo e melhore a margem de fase. Como difcil determinar analiticamente o efeito
deste zero sobre a margem de fase, no foi feito um clculo inicial e seu valor foi
determinado durante as simulaes.

31
9 Simulaes
A etapa de simulao tem como objetivo refinar o projeto fazendo modificaes nos
vrios componentes (resistores, capacitores e transistores) at atingir o desempenho
desejado. A simulao inclui os vrios elementos parasitas e faz uma estimativa mais
realista dos parmetros dos transistores como tenso de threshold e fator de modulao de
canal, por exemplo.
Estes parmetros possuem grande influncia no funcionamento do circuito, tanto na
polarizao como na resposta em freqncia. A tenso de threshold, por exemplo, pode
estar numa faixa de at 16% em torno de um valor como mostrado nas tabelas Tabela 8-1
e Tabela 8-2, assim possvel haver grande diferena entre os clculos manuais e as
simulaes.
Nesta tecnologia de fabricao de circuito integrado, os pontos onde so feitas as
soldas no circuito integrado para ligao com os terminais do encapsulamento, os
chamados pads, possuem uma capacitncia parasita ligada ao substrato de 4pF, e dois
diodos ligados aos terminais de alimentao para proteo contra sobre-tenso. E os pads
ligados s portas possuem um resistor de 400 em srie para proteger o xido da porta.
Para simular a influncia dos pads do circuito integrado no amplificador, foram
colocados nos terminais de entrada V
i
, V
i
+ e V
CM
um resistor de 400 em srie e um
capacitor de 4pF ligado a terra. Nos terminais de sada V
i
e V
i
+ foram colocados apenas os
capacitores de 4pF. Os diodos de proteo foram ignorados na simulao porque sua
influncia no funcionamento do circuito pode ser considerada desprezvel.
As simulaes foram feitas no Accusim do programas Mentor Graphics.

9.1 Ponto de Operao
O ponto de polarizao o primeiro item a ser analisado na simulao, a tenso na
porta dos transistores M2A e M2B (V
G2
) foi ajustada at se conseguir que a resposta a
tenso de modo comum estivesse dentro da faixa de 1V a 1V, com as entradas V
i
e V
i
+
aterradas, assim chegou-se a V
G2
=1,5V . E as seguintes dimenses de M11 e M12.

32
4
7 , 1
11

(
,
\
,
(
j
L
W
Eq. 9-1

2
51
12
(
,
\
,
(
j
L
W
Eq. 9-2

Tendo ajustado a polarizao do circuito, foi feita uma anlise da excurso do sinal
de sada com a carga de R
L
=10k e C
L
=10pF conectados, a amplitude do sinal estava
dentro da faixa mnima desejada de 2V a 2V. Assim no houve necessidade de
redimensionar os transistores M4 e M5.

9.2 Resposta em Freqncia
Para obter a resposta em freqncia desejada foram feitas modificaes nas
dimenses dos transistores que afetam diretamente o ganho e nos componentes de
compensao, resistores e capacitores.
Duas variveis afetam diretamente o ganho: a razo largura por comprimento do
canal (
W
/
L
), e o comprimento do canal, a primeira porque a transcondutncia diretamente
proporcional a raiz quadrada de razo
W
/
L
de acordo com a equao 5-3, a segunda porque o
fator de modulao de canal, , inversamente proporcional ao comprimento do canal, e a
impedncia de sada do transistor, r
o
, inversamente proporcional a , assim quanto maior
o comprimento do canal maior a impedncia de sada.
Ento, para aumentar o ganho aumentou-se a razo
W
/
L
dos transistores do par
diferencial de entrada M1A e M1B, pois A
v1
=g
m1
.r
O3
. Conseqentemente, foram alterados
os seguintes transistores que esto relacionados a estes: M2A, M2B, M6A, M6B e M6C.

2
24
6 2 1

(
,
\
,
(
j
(
,
\
,
(
j
(
,
\
,
(
j
C
L
W
L
W
L
W
Eq. 9-3

33
2
12
6 6

(
,
\
,
(
j
(
,
\
,
(
j
B A
L
W
L
W
Eq. 9-4

Outra forma de aumentar o ganho foi aumentando o comprimento do canal dos
transistores M3A e M3B sem alterar a razo
W
/
L
, elevando assim a impedncia de sada
destes. O mesmo foi feito para o transistor M7.

4
85
3 3

(
,
\
,
(
j
(
,
\
,
(
j
B A
L
W
L
W
Eq. 9-5

4
7 , 56
7

(
,
\
,
(
j
L
W
Eq. 9-6

Os transistores do segundo estgio no foram alterados porque no h interesse em
aumentar o ganho do segundo, pois este afeta o plo dominante do amplificador segundo as
equaes 6-3.
Para chegar a margem de fase desejada o melhor valor do capacitor de compensao
foi de 0,6pF, e resistor de 1,5k.
O resistor foi substitudo por um transistor MOS operando na regio linear com
impedncia incremental de sada definida pela equao 9-7.

( )
T GS P
O
V V L W K
r

1
Eq. 9-7

Para o circuito da Figura 9-1 V
GS
= V
SS
V
O
, portanto quando a tenso de sada
excursiona de 2,0V a 2,0V a impedncia do transistor varia. Assim a razo largura por
comprimento do canal (
W
/
L
) deste transistor deve ser calculada para conseguir que sua
impedncia satisfaa a equao 6-7 para todos os valores de V
O
. O pior caso quando a
tenso de sada 2,0V e a impedncia de sada do transistor mnima. Para est situao
foram calculadas as dimenses do transistor de compensao para se obter r
O
2,0k,
garantindo assim a estabilidade do amplificador operacional.
34

Figura 9-1: Compensao com transistor MOS na regio hmica substituindo resistor.

O valor definitivo dos transistores de compensao :
2
6 , 6
(
,
\
,
(
j
C
L
W
Eq. 9-8
A Tabela 9-1 apresenta como ficaram os componentes do circuito aps as
simulaes.
Transistor Dimenso
W
/
L
( m)
M1A e M1B
24
/
2

M2A e M2B
24
/
2

M3A e M3B
85
/
4

M4A e M4B
170
/
2

M5A e M5B
510
/
2

M6A e M6B
12
/
2

M6C
24
/
2

M7
56,7
/
4

M8
51
/
2

M9
51
/
2

M10
51
/
2

M11
1,7
/
4

M12
51
/
2

MCA e MCB
6,6
/
2

Capacitor/Resistor Valor

C
CA
e C
CB
0,6pF
Tabela 9-1: Dimenses dos transistores aps as simulaes

O circuito completo e definitivo aps as modificaes feitas durante as simulaes
com MOSFET/capacitor de compensao mostrado na Figura 9-2, foi este o circuito
enviado para fabricao.
35

F
i
g
u
r
a

9
-
2
:

C
i
r
c
u
i
t
o

d
o

a
m
p
l
i
f
i
c
a
d
o
r

c
o
m

e
n
t
r
a
d
a
s

e

s
a
d
a
s

d
i
f
e
r
e
n
c
i
a
i
s

c
o
m

M
O
S
F
E
T
/
c
a
p
a
c
i
t
o
r

d
e

c
o
m
p
e
n
s
a
o
.

36
9.3 Resultados das Simulaes
9.3.1 Ponto de Operao

Na Figura 9-3 mostrado o resultado da simulao das tenses e correntes de
polarizao com todas as entradas aterradas. As relaes de correntes e tenses so muito
prximas das tericas descritas no captulo 7 e projetadas no captulo 8. Todos os
transistores esto operando na regio de saturao, ou seja, V
DS
>V
GS
V
T
.
A corrente total consumida pelo circuito de aproximadamente 482A, que para a
alimentao de 2,5V corresponde a 2,4mW de potncia dissipada.
H uma pequena diferena entre a tenso de entrada de modo comum, V
CM
, e a sada
de modo comum de aproximadamente 4,3mV, este erro chamado off-set entre a entrada e
a sada de modo comum.

Figura 9-3: Circuito com as tenses e correntes de polarizao.

37
9.3.2 Excurso do Sinal de Sada
Aplicando um sinal senoidal de baixa freqncia e baixa amplitude na entrada com
carga de 10k e 10pF conectadas a sada, nota-se na Figura 9-4 que as sadas excursionam
entre 1,54V .

Figura 9-4: Excurso dos sinais de sada.

38
9.3.3 Faixa de Excurso da Tenso de Modo comum
Neste teste foi aplicado um sinal triangular com amplitude de 1,5V de baixa
freqncia (5,0Hz) na entrada V
CM
, a fim de se observar qual a faixa de resposta da tenso
de sada de modo comum. A Figura 9-5 mostra o sinal aplicado e o resultante, nesta
observa-se que a tenso de sada de modo comum pode variar de 1,25V a +1,25V, e fora
desta faixa a diferena entre a tenso de entrada, V
CM
, e a tenso de sada comea a ficar
muito grande.

Figura 9-5: Faixa de excurso da tenso de modo comum.

39
9.3.4 Resposta em Freqncia
Foram feitas simulaes da resposta em freqncia com quatro situaes diferentes
de carga, a saber, carga padro R
L
=10k e C
L
=10pF, somente com carga resistiva
R
L
=10k, somente com carga capacitiva C
L
=10pF e sem carga.
Observando a Figura 9-6, que corresponde a carga padro, tira-se as principais
informaes: f
1
=2,7kHz, GBW=7,0MHz, Av
O
70dB, MF=54
o
, estes resultados esto bem
prximos dos calculados no capitulo 8 e reunidos na equao 8-24, as diferenas so
resultantes das simplificaes adotadas, da influncia das capacitncias dos pads, e do
resistor na malha de compensao.

Figura 9-6: Diagrama de Bode do amplificador com entradas e sadas diferenciais, com
carga R
L
=10k e C
L
=10pF.
40
A resposta em freqncia apenas com carga resistiva, RL=10k, mostrada na
Figura 9-7, nesta situao as principais caractersticas de desempenho so f
1
=2,36kHz,
GBW=6,1MHz, Av
O
68,3dB, MF=73,7
o
. A ausncia da carga capacitiva faz com que o
segundo plo aumente e conseqentemente que a margem de fase tambm.

com carga resistiva R
L
=10k.

41
Sem a carga resistiva a impedncia na sada aumenta o mesmo acontecendo com o
ganho em baixas freqncias, o plo dominante diminui muito fazendo com que a margem
de fase e a freqncia de ganho unitrio diminuam um pouco, como pode ser visto na
Figura 9-8. Desta observa-se f
1
=330Hz, GBW=5,82MHz, Av
O
86,7dB, MF=48,8
o
.

com carga capacitiva C
L
=10pF.

42
Com a sada em aberto o ganho aumenta, o plo dominante diminui, o segundo plo
aumenta, a freqncia de ganho unitrio e a margem de fase tambm aumentam, como pode
se observar na Figura 9-9. Nesta situao tm-se as seguintes caractersticas: f
1
=398Hz,
GBW=8,87MHz, Av
O
87,4dB, MF=71,4
o
.

Figura 9-9: Diagrama de Bode do amplificador com entradas e sadas diferenciais sem
carga.

43
9.3.5 Resposta em Freqncia de Malha Fechada
O circuito da Figura 9-10 foi utilizado para simular o comportamento em freqncia
do amplificador em malha fechada com ganho unitrio, est a condio mais crtica de
operao do amplificador pois a margem de fase a menor podendo fazer o circuito entrar
em oscilao.

Figura 9-10: Circuito com
ganho unitrio.

Figura 9-11: Resposta em Freqncia de Malha Fechada
para ganho unitrio

O resultado da simulao est na Figura 9-11, grfico de Amplitude (dB) versus
Freqncia (Hz) medido em relao ao terra e no entre as duas sadas diferenciais, por isso
que em baixas freqncias o sinal tem a metade da amplitude, -6dB, do sinal de entrada.
Em torno de 6,3MHz h um pico de 1,33dB, ou seja, 7,33dB acima de 6dB, isto
indica uma margem de fase muito pequena em torno de 25
o
, e muito diferente dos 60
o
de
margem de fase de malha aberta.
A freqncia de -3dB, no caso medido equivale a 9dB, de 9,4MHz, maior do que
o produto ganho-banda de malha aberta. A diferena da freqncia de corte e margem de
fase de malha fechada em relao malha aberta se deve a mudana dos plos e zeros
causada pela carga que a realimentao representa ao amplificador.
44
9.3.6 Resposta em Freqncia ao Sinal de Modo comum
Conforme citado no captulo 3 a malha de modo comum deve ser estvel e
responder numa faixa de freqncia pelo menos igual ao diferencial. O circuito da Figura
9-12 mostra o circuito utilizado para esta simulao, este possui ganho unitrio e carga de
10k e 10pF, as entradas diferenciais so aterradas e o sinal aplicado na entrada de
controle de modo comum, V
ocm
.

Figura 9-12: Circuito para
Simulao da Resposta em
Freqncia ao Sinal de Modo
comum, V
ocm
.

Figura 9-13: Resposta em Freqncia ao Sinal de Modo
comum.

A Figura 9-13 mostra o resultado desta simulao, a freqncia de corte de 3dB
est em aproximadamente 14MHz, um pouco maior que a de modo diferencial o que
permite um controle sobre a faixa de operao.
H um pico de 6,7dB em torno de 10MHz que corresponde margem de fase de 27
o
,
que apesar de pequena mantm o circuito estvel.

45
9.3.7 Slew-Rate e Settling Time
As simulaes de slew-rate e settling time foram feitas com o circuito em malha
fechada e ganho unitrio, com carga de 10k e 10pF, como mostra a Figura 9-14. Uma
onda quadrada de 1V aplicada na entrada diferencial, e se verifica a forma de onda de
sada. Na Figura 9-15 esta o grfico das duas forma de onda: Y a entrada e Y3 a sada.

simulao de Slew-Rate e Settling
Time.

Figura 9-15: Formas de onda da entrada, Y, e da sada,
Y3.

O slew-rate medido na faixa que o sinal de sada excursiona entre 10% e 90% de
seu valor final, a Figura 9-16 mostra em detalhe o slew-rate de subida e a Figura 9-17
mostra o descida. Destas figuras se extrai os seguintes resultados.

s
V
s
V
SR Descida
s
V
s
V
SR Subida
S
S
4 , 11
07 , 0
8 , 0
:
0 , 8
1 , 0
8 , 0
:
Eq. 9-8
46

Figura 9-16: Detalhe do slew-rate de subida.

Figura 9-17: Detalhe do slew-rate de
descida.

O Settling Time medido do inicio da transio da onda triangular de entrada, at o
momento em que as sadas se estabilizam no valor final. Da Figura 9-18 tem-se o settling
time de subida de 982ns, e da Figura 9-19 tem-se o de descida de 608ns. Nestas figuras a
onda quadrada de entrada e a de sada esto superpostas para facilitar a observao do
inicio da transio.

Figura 9-18: Detalhe da medida do settling
time de subida.

Figura 9-19: Detalhe da medida do settling
time de descida.

47
9.3.8 Ganho de Modo comum
A alta rejeio de sinais de modo comum uma caracterstica dos amplificadores
com entradas e sadas diferenciais, esta simulao tem o objetivo de verificar a rejeio aos
sinais de modo comum presentes nas entradas.
A simulao do ganho de modo comum mostrado na Figura 9-20, para baixas
freqncias o ganho de 165,8dB.

Figura 9-20: Grfico do ganho de modo comum medido diferencialmente,
V
OD
=(V
O
+)(V
O
).

48
9.3.9 Rejeio ao Rudo da Alimentao
O amplificador com entradas e sadas diferenciais tambm possui alta rejeio ao
rudo proveniente da alimentao. Para fazer esta simulao aplica-se um sinal senoidal em
srie com a alimentao e toma-se o sinal de sada diferencial, a Figura 9-21 mostra o
esquema utilizado.

Figura 9-21: Circuito modelo para simulao da rejeio de rudo da alimentao.

A Figura 9-22 mostra a rejeio ao rudo acoplado a V
DD
e a Figura 9-23 mostra a
rejeio ao rudo acoplado a V
SS
. Para as duas situaes a rejeio muito alta como era de
se esperar, com valores de 154,79dB e 150,23dB, respectivamente.

Figura 9-22: Rejeio ao rudo acoplado a
V
DD
.

Figura 9-23: Rejeio ao rudo acoplado a
V
SS
.

49
10 Layout do Circuito Integrado
Foi utilizado o processo de fabricao CMOS de 0,6m da AMS, cujas regras de
layout esto contidas em [20], este documento est disponvel, apenas para usurios
cadastrados, na pgina da AMS na internet [21].
O layout foi desenvolvido no IC-Station do programa Mentor Graphics.
No layout do amplificador com entradas e sadas diferenciais a simetria do circuito
deve ser preservada para obter boa rejeio de sinais de modo comum [1], assim foi tomado
o cuidado de se fazer o par diferencial de entrada formado pelos transistores M1A e M1B, e
a entrada de modo comum formada por M6A e M6B em forma de par cruzado, ou centride
comum, para minimizar os efeitos de gradiente de temperatura e descasamento de
parmetros, como mostram a Figura 10-1 e a Figura 10-2 respectivamente.
Nestas figuras nota-se os mltiplos contatos nos terminais de dreno e fonte dos
transistores, isto feito para minimizar a resistncias dos contatos. Esta tcnica aplicada a
todos o s transistores e capacitores do circuito integrado.

Figura 10-1: Par cruzado que compe os
transistores M1A e M1B.

Figura 10-2: Par cruzado que compe os
transistores M6A e M6B.
50
Cada um dos transistores M5A e M5B foi composto por dez transistores com
relao
W
/
L
igual a
51
/
2
em paralelo, totalizando
510
/
2
. Estes foram colocados ao lado dos
transistores M8, M9 e M10 que tm relao
W
/
L
igual a
51
/
2
, assim foi feito um grupo de
vinte e trs transistores de
51
/
2
que apresentado na Figura 10-3.

Figura 10-3: Grupo de vinte e trs transistores de
51
/
2
que formam os espelhos de corrente.

Os outros transistores no possuem nada de especial que necessite ser citado.
O poli-silcio possui resistncia de folha tpica de 33/ e na construo dos
resistores do sensor de modo comum R
CMA
e R
CMB
para cada um foram colocados seis
resistores de 3,3k resultando em 19,8k, que muito prximo do valor projetado de
20k.
H um anel de guarda de difuso P ligado ao menor potencial do circuito e algumas
estruturas de poli-silcio em torno destes resistores para se conseguir maior preciso,
conforme recomendao em [19]. Os resistores com estas estruturas esto na Figura 10-4.

51

Figura 10-4: Dois resistores de 20k de poli-silcio, R
CMA
e R
CMB
.

Todos os capacitores do circuito foram construdos com duas camadas de poli-
silcio isoladas por xido de silcio e cercadas por um anel de guarda de difuso P ligada ao
menor potencial do circuito, Vss. A Figura 10-5 mostra um exemplo de como so
compostos estes capacitores.

Figura 10-5: Exemplo de um capacitor integrado utilizado no circuito.
52
A clula principal do circuitos integrado, sem os pads, so mostradas na Figura
10-6. Ambas as clulas possuem dimenses de 190m x 275m totalizando 52,25nm
2
de
rea.

Figura 10-6: Clula principal do circuito integrado com MOSFET/capacitor de
compensao.

53
O circuito completo enviado para fabricao apresentado na Figura 10-7, suas
dimenses so 790m x 825m o que equivale a uma rea de 651,8nm
2
. Os pads e os
cantos do circuito so clulas bsicas fornecidas pela AMS.

Figura 10-7: Layout completo do circuito enviado para fabricao com MOSFET/capacitor
de compensao.

O circuito tem oito terminais entradas diferenciais V
i
e V
i+
, entrada de tenso de
modo comum V
ocm
, sadas diferenciais V
o
e V
o+
, e tenso de polarizao V
b1
que pode ser
usado para verificar o ponto de operao do circuito.

54
11 Testes do Circuito Integrado
11.1 Ponto de Operao
A tenso medida no terminal de polarizao V
b1
=1,55V, esta muito prxima da
simulada (1,5V) mostrada na Figura 9-3. A corrente total consumida pelo circuito de
496,5A que significa potncia dissipada de 2,48mW , enquanto que os valores simulados
so 482A e 2,4mW conforme mostrado em 9.3.1.
Com os dados acima se conclui que as correntes de polarizao de cada ramo
tambm esto prximas dos valores obtidos em simulao.
A diferena entre a tenso de entrada de modo comum, V
CM
, e a sada de modo
comum aproximadamente 19,1mV, a tenso de off-set de entrada de aproximadamente
5,25mV.

11.2 Excurso do Sinal de Sada
Este teste foi feito aplicando um sinal senoidal na entrada do amplificador com
ganho unitrio e com carga de 10k e 10pF, Figura 11-1.
Com carga resistiva de 10k, o sinal de sada pode excursionar de 1,32V a +1,37V,
sem que os transistores de sada deixem de operar na regio de saturao, como mostra a
senide da Figura 11-2.

Figura 11-1: Circuito para teste da
mxima excurso de sada.

Figura 11-2: Imagem do osciloscpio
mostrando a mxima excurso de sada.

55
11.3 Faixa de Excurso da Tenso de Modo comum
A Figura 11-3 mostra o circuito de teste. Neste, uma onda triangular de 5Hz e 1,5V
aplicada na entrada de controle de modo comum, V
ocm
, com as outras entradas aterradas.
Na Figura 11-4 mostrada a superposio da onda triangular de entrada, Ch1, e o sinal em
um dos terminais de sada (ambos tm o mesmo resultado), Ch3. Observa-se que as sadas
seguem a entrada numa faixa de aproximadamente 1,3V a +1,3V, fora desta faixa a
diferena se torna muito grande.

Figura 11-3: Circuito para teste da excurso
da sada de modo comum.

mostrando a mxima excurso da sada de
modo comum.

Figura 11-5: Detalhe da sada.

Figura 11-6: Detalhe da sada

56
11.4 Resposta em Freqncia de Malha Fechada
Este teste foi feito no circuito com ganho unitrio e carga de 10k e 10pF em cada
sada, Figura 11-7. A varredura em freqncia foi feita utilizando um analisador de rede
(Network Analyser HP4195A).
O sinal aplicado na entrada do amplificador de forma diferencial e tomado na
sada de forma no-diferencial, como o analisador trabalha sempre referenciado ao terra, o
sinal de cada sada tem metade da amplitude do sinal da entrada, ou seja, 6dB abaixo.
A Figura 11-8 mostra o ganho em dB em funo da freqncia, para o circuito
testado. Desta figura pode ser observada a configurao do analisador: faixa de freqncia
de 10kHz a 10MHz e escala vertical de 1dB/div.
Quanto ao desempenho do circuito observa-se um pico de 5,8dB em
aproximadamente 6,0MHz, este pico indica uma margem de fase de aproximadamente 30
o
.
A freqncia de corte de 3dB, no caso 9dB, est em torno de 9,2MHz.
A diferena da freqncia de corte e margem de fase de malha fechada em relao
malha aberta se deve a mudana dos plos e zeros causada pela carga que a realimentao
representa ao amplificador.

Figura 11-7: Circuito para teste
da resposta em freqncia de
malha fechada com ganho
unitrio.

Figura 11-8: Imagem da tela do analisador de redes com
o resultado da varredura em freqncia.
57
Tambm foi feita a varredura em freqncia para diferentes valores de ganho de
malha fechada, e para cada um extraiu-se a freqncia de corte e o valor do ganho de 3dB,
como a medida no-diferencial os valores esto 6dB abaixo.
A Figura 11-9 mostra a extrapolao destes pontos por uma reta, desta possvel
estimar o ganho de malha aberta. Supondo que o plo dominante est em torno de 1,0kHz o
ganho de malha aberta ser de aproximadamente 71dB, se o plo dominante estiver em
2,0kHz o ganho de malha aberta ser de aproximadamente 65dB e para 60dB o plo
dominante deve ser de aproximadamente 3,0kHz.

Freqncia
(Hz)
Ganho
(dB)
11,0k 49,0
12,3k 48,0
17,6k 44,4
71,0k 34,0
105,0k 30,6
225,6k 25,1
806,0k 14,0
9,2M -6,0
Tabela 11-1: Valores de
freqncia de corte por
ganho de malha fechada.

Figura 11-9: Extrapolao dos pontos da Tabela 11-1.

58
11.5 Resposta em Freqncia ao Sinal de Modo comum
Neste teste o circuito possui ganho unitrio e carga de 10k e 10pF, as entradas
diferenciais so aterradas e o sinal aplicado na entrada de controle de modo comum, V
ocm
,
Figura 11-10. Um analisador de rede utilizado para fazer a varredura em freqncia.
A Figura 11-11 mostra o ganho em dB, em funo da freqncia. Nesta figura nota-
se a seguinte configurao do analisador de redes: faixa de freqncia de 1MHz a 20MHz,
escala vertical de 10dB/div.

teste da resposta em
freqncia ao sinal de modo
comum.

Figura 11-11: Imagem da tela do analisador de redes com o
resultado da varredura em freqncia.

A Figura 11-11 mostra o resultado desta simulao, a freqncia de corte de 3dB
est em aproximadamente 14MHz, um pouco maior que a de modo diferencial o que
permite um controle sobre toda a faixa de operao.
59
11.6 Slew-Rate e Settling Time
Estes testes foram feitos com o circuito com ganho unitrio, aplicando uma onda
quadrada de grande amplitude (2,0V) na entrada diferencial, Figura 11-12.

Figura 11-12: Circuito para teste de Slew-Rate e Settling Time.

O slew-rate medido na faixa de 10% a 90% do valor final. Na Figura 11-13 e na
Figura 11-14 so mostrados os sinais de entrada, Ch1, e sada, Ch2. Na primeira imagem
est o slew-rate de descida e na segunda o de descida.

mostrando o slew-rate de subida.

mostrando o slew-rate de descida.

60
Destas se extrai os seguintes resultados.

s
V
s
V
SR Descida
s
V
s
V
SR Subida
S
S
4 , 11
07 , 0
8 , 0
:
56 , 6
122 , 0
8 , 0
:
Eq. 11-1

O Settling Time medido do inicio da transio da onda triangular de entrada, at o
momento em que as sadas se estabilizam no valor final. Da Figura 11-15 tem-se o settling
time de subida de 844ns, e da Figura 11-16 tem-se o de descida de 168,8ns.

mostrando o settling time de subida.

mostrando o settling time de descida.

Os valores medidos de slew-rate e settling time, com exceo do settling time de
descida, so muito prximos dos valores simulados em 9.3.7. A grande diferena entre o
settling time de descida simulado e medido pode ser explicado pela dificuldade de se
determinar na prtica o ponto em que o sinal se estabiliza.

61
11.7 Ganho de Modo comum
A Figura 11-17 mostra o circuito utilizado neste teste. O sinal aplicado nas duas
entradas e medido em relao ao terra, da Figura 11-18 se observa que o ganho de modo
comum de baixas freqncias at 200kHz de 46dB.
Se fosse possvel medir o sinal de sada de modo diferencial a atenuao seria muito
maior, porque a caracterstica diferencial tende a anular os sinais de modo comum, assim
no foi possvel determinar experimentalmente o ganho de modo comum medido de forma
diferencial na sada e conseqentemente no pode ser calculada a razo de rejeio de
modo comum, CMRR

Figura 11-17: Circuito de
teste de rejeio de modo
comum.

Figura 11-18: Imagem da tela do analisador de redes com o
resultado do teste de rejeio de modo comum.

62
11.8 Resumo das Caractersticas de Desempenho
Todos os resultados dos testes esto resumidos na Tabela 11-2, estes dados so
suficientes para avaliar o desempenho do circuito, e fornecem as bases para realizar um
projeto utilizando o circuito desenvolvido.

Parmetro Caracterstica
Carga Padro R
L
=10k, C
L
=10pF
Alimentao +2,5V/-2,5V
Consumo 496,5A e 2,48mW
Off-set de entrada 5,25mV
Off-set de modo comum 19,1mV
Excurso mxima do sinal em cada uma das sadas 1,32V a 1,37V
Faixa de excurso de modo comum 1,3V
Ganho DC em cada uma das sadas Av 65dB
Freqncia de ganho unitrio GBW 9,2MHz
Slew-rate de subida 6,56V/s
Slew-rate de descida 11,4 V/s
Settling Time de subida 844ns
Settling Time de descida 168,8ns
Tabela 11-2: Caractersticas do amplificador com entradas e sadas diferenciais.

63
12 O Circuito Integrado
12.1 Fotomicrografias
Na Figura 12-1 e na Figura 12-2 esto as fotomicrografias de uma amostra do
circuito integrado fabricado. A primeira apresenta o circuito completo e destacam-se a
clula principal e o anel de pads. A segunda d nfase clula principal, na qual est
contido o circuito do amplificador com entradas e sadas diferenciais, nesta figura so
mostrados os componentes do circuito.

Figura 12-1: Fotomicrografia do Circuito Integrado com pads.

64

Figura 12-2: Fotomicrografia do Circuito Integrado do amplificador com entradas e sadas
diferenciais, com enfoque na clula principal, mostrando a localizao dos componentes.

65
12.2 Diagrama de Pinos
O circuito foi encapsulado em formato DIP16 (Dual in Line Package 16 pinos), o
diagrama de pinos mostrado na Figura 12-3, e a relao de nmero e nome dos pinos est
na Tabela 12-1.

Figura 12-3: Diagrama de pinos do amplificador
com entradas e sadas diferenciais.

Tabela 12-1: Diagrama de pinos.
Nmero Pino
1 Vcm
4 Vo+
5 Vi-
8 Vss
9 Vb1
12 Vo-
13 Vi+
16 Vdd
2, 3, 6, 7, 10, 11, 14, 15 NC

66
13 Anlise dos Resultados
Observando as caractersticas de desempenho do amplificador com entradas e sadas
diferenciais, obtidas nos testes realizados no captulo 11, conclui-se que estas esto bastante
prximas do que foi proposto e projetado, como ponto de operao, excurso do sinal de
sada, faixa de excurso da tenso de modo comum, resposta em freqncia de malha
fechada, resposta em freqncia do sinal de modo comum.
O circuito possui algumas caractersticas de desempenho que so crticas como a
pequena margem de fase e a excurso do sinal de sada.
A segunda no impede a utilizao do amplificador operacional porque h
aplicaes em que o sinal de sada no necessita de uma excurso maior do que a permitida
pelo circuito. Em uma reviso de projeto este problema pode ser facilmente resolvido
aumentando a relao
W
/
L
dos transistores de sada M4 e M5, isto aumentaria a corrente de
sada. Como conseqncia, h um aumento no consumo do circuito.
A pequena margem de fase limita a aplicao do circuito, pois ele no poderia ser
usado com ganho unitrio, uma possvel soluo seria utilizar uma compensao externa
com um capacitor em cada caminho de realimentao, isto diminui a freqncia de corte
mas aumenta a margem de fase. O circuito ficaria como o da Figura 13-1. A resposta em
freqncia com ganho unitrio medido em relao ao terra mostrada na Figura 13-2, nesta
podemos notar que no h um pico como visto em 9.3.5, isto equivale a uma margem de
fase maior que 60
o
como era desejado inicialmente, a freqncia de corte ficaria em torno
de 7,8MHz.
Em uma reviso do projeto duas solues so possveis, fazer simulaes de malha
fechada e redimensionar os componentes de compensao, a outra seria acrescentar ao
circuito um estgio de sada classe B, para diminuir os efeitos da carga sobre os valores dos
plos do circuito.

67

Figura 13-1: Circuito com
ganho unitrio com
capacitor de compensao
externo.

Figura 13-2: Resultado da simulao da resposta em
freqncia do circuito da Figura 13-1.

68
14 Concluses
Neste trabalho foram apresentados as anlises, do ponto de operao e incremental,
o equacionamento do circuito e os procedimentos necessrios ao projeto de um
amplificador com entradas e sadas diferenciais e suas particularidades como o controle da
tenso de sada de modo comum. Tambm foram exploradas as tcnicas de compensao
em freqncia e de layout de circuitos integrados.
Alm do desenvolvimento de todo este conhecimento de eletrnica analgica,
tambm houve um aprendizado das ferramentas computacionais utilizadas em projeto de
circuitos integrados como desenho de esquemtico, simulao e layout do circuito
integrado.
O circuito produzido concatena o resultado de todo este aprendizado, este funciona,
e a maior parte de suas caractersticas de desempenho testadas so muito prximas das
simuladas.
Como foi citado no captulo 13 este amplificador com entradas e sadas diferenciais
possui algumas limitaes, estas so justificadas pela falta de experincia anterior em
projetos de circuitos integrados, mas ao mesmo tempo foram apresentadas solues prticas
e de fcil implementao que possibilitam o uso do circuito em todas as aplicaes a que
foi proposto inicialmente.
Estas limitaes so normais a um prottipo e sempre necessria a reviso das
metas e desempenho at alcanar um circuito final com as caractersticas desejadas. As
propostas apresentadas como soluo destas limitaes em uma etapa de refinamento de
projeto so de fcil implementao e podem aproveitar grande parte do circuito j
desenvolvido.
Os principais objetivos deste trabalho foram alcanados, so estes: a capacidade de
analisar, projetar e testar circuitos integrados analgicos em tecnologia CMOS.

69
15 Apndices
15.1 Apndice A Reduo das Harmnicas pares
Como citado em [22], em muitos circuitos analgicos as no linearidades da
caracterstica de entrada/sada podem ser aproximadas pela expanso de Taylor, dada por
15-1.

... ) ( . ) ( . ) ( . ) (
3
3
2
2 1
+ + + t x t x t x t y Eq. 15-1

A Figura 15-1 mostra um diagrama de blocos que representa um amplificador com
entradas e sadas diferenciais, sem a realimentao de modo comum, que nesta anlise no
precisa ser considerada.
Neste diagrama aplicado um sinal em cada entrada (x
1
(t) e x
2
(t)), estes so
igualmente amplificados e sofrem distores causados pelas no linearidades dos
transistores, resultando nos sinais y
1
(t) e y
2
(t), que so tomados de forma diferencial, ou seja
y
d
(t)=y
1
(t)- y
2
(t).

Figura 15-1: Diagrama de blocos para representar um amplificador com entradas e sadas
diferenciais.

Supondo ambas entradas senoidais tem-se:

t B t x
t A t x
cos . ) (
cos . ) (
2
1
Eq. 15-2

70
A sada y
1
(t) ser da seguinte forma:

... cos . cos . . cos . . ) (
3 3
3
2 2
2 1 1
+ + + t A t A t A t y
Eq. 15-3

... ) 3 cos cos 3 .(
4
.
) 2 cos 1 .(
2
.
cos . . ) (
3
3
2
2
1 1
+ + + + + t t
A
t
A
t A t y
Eq. 15-4

... 3 cos .
4
.
2 cos .
2
.
cos .
4
. . 3
.
2
.
) (
3
3
2
2
3
3
1
2
2
1
+ + +
(
(
,
\
,
,
(
j
+ + t
A
t
A
t
A
A
A
t y
Eq. 15-5

Da mesma forma a sada y
2
(t) ser da seguinte forma:

... 3 cos .
4
.
2 cos .
2
.
cos .
4
. . 3
.
2
.
) (
3
3
2
2
3
3
1
2
2
2
+ + +
(
(
,
\
,
,
(
j
+ + t
B
t
B
t
B
B
B
t y
Eq. 15-6

Como B=A, a sada y
2
(t) pode ser escrito em funo de A.

... 3 cos .
4
.
2 cos .
2
.
cos .
4
. . 3
.
2
.
) (
3
3
2
2
3
3
1
2
2
2
+ +
(
(
,
\
,
,
(
j
+ t
A
t
A
t
A
A
A
t y
Eq. 15-7

Tomando a sada de forma diferencial tem-se:

) ( ) ( ) (
2 1
t y t y t y
d

Eq. 15-8

... 3 cos .
4
.
. 2 cos .
4
. . 3
. . 2 ) (
3
3
3
3
1
+ +
(
(
,
\
,
,
(
j
+ t
A
t
A
A t y
d

Eq. 15-9

A equao 15-9 mostra que em circuitos com entradas e sadas diferenciais as
harmnicas pares se cancelam.
71
15.2 Apndice B Deduo de Ganho do Amplificador Cascode
No equacionamento do ganho e da resistncia de sada do primeiro estgio do
amplificador com entradas e sadas diferenciais, foi utilizado o modelo de pequeno sinais
mostrado na Figura 15-2. Este estgio tem a configurao cascode, e equacionamento
similar pode ser encontrado em [23].

Figura 15-2: Modelo de pequenos sinais
do amplificador cascode.

Figura 15-3: Modelo que substitui M2 e
M3 por uma resistncia equivalente.

Inicialmente, os transistores M2 e M3 so substitudos pela impedncia equivalente,
vista quando se olha para a fonte de M2, esta denominada R
si
, como mostra a Figura 15-3.
Nesta situao calculado o ganho
Vx
/
Vi
.

1
1
1 1
0
x i
o si
v gm v
r R
j \
+ +
, (
( ,
Eq. 15-10

1
1
1
.
x o si
i o si
v r R
gm
v r R
j \

, (
+
( ,
Eq. 15-11

72
Em seguida calculado R
si
=
Vx
/
Ix
, como mostra a Figura 15-4.

Figura 15-4: Modelo de pequenos sinais utilizado para calcular R
si
.

2
2
x o
x x
o
v v
i v gm
r
+ Eq. 15-12

3 o x o
v i r Eq. 15-13

3
2
2 2
1
o
x x x
o o
r
i v gm i
r r
j \
+
, (
( ,
Eq. 15-14

3
2
2 2
1
1
o
x x
o o
r
i v gm
r r
j \ j \
+ +
, ( , (
( , ( ,
Eq. 15-15

Como gm2 >> 1/ro2, chega-se a seguinte equao aproximada de Rsi.

2 3
2 2
x o o
si
x o
v r r
R
i gm r
+

Eq. 15-16

O passo seguinte calcular o ganho
Vo
/
Vx
.

2
3 2 2
1 1 1
o x
o o o
v v gm
r r r
j \ j \
+ +
, ( , (
( , ( ,
Eq. 15-17

2 3
2
2 3
o o o
x o o
v r r
gm
v r r
j \

, (
+
( ,
Eq. 15-18

73
A partir das equaes 15-11, 15-16 e 15-18, calculado o ganho do amplificador
cascode

2 3
1 2
2 2 3
2 2
1 2 3
1
1
o o
o o o x o o
o
i x i
o o o
r r
gm gm
r r r v v v
gm r
v v v
r r r
j \ j \
+
, ( , (
+
( , ( ,

+
+
Eq. 15-19

Fazendo as consideraes dadas por 15-20, o resultado o mostrado por 15-21. Esta
tambm mostra que a impedncia de sada do cascode aproximadamente r
o3
.

2 2
2
1 2 3 2
1 1
e
o
o o o o
gm r
gm
r r r r
<< <<
+
Eq. 15-20

2 3
1 2
2 3
1 3
2 2
2 3
o o
o o o
o
o
i
o o
r r
gm gm
r r v
gm r
gm r
v
r r
j \

, (
+
( ,

+
Eq. 15-21

74
15.3 Apndice C Deduo do Ganho do Amplificador Fonte Comum
A Figura 15-5 apresenta o modelo utilizado na deduo do ganho e da impedncia
de sada do segundo estgio, amplificador fonte comum com carga ativa.

Figura 15-5: Modelo de pequenos sinais do amplificador fonte comum com carga ativa.

A equao 15-22 obtida fazendo a somatria das correntes no n de sada.

4
4 4
1 1 1 1
0
o i
o o L CM
v v gm
r r R R
j \
+ + + +
, (
( ,
Eq. 15-22

Em seguida o ganho dado por 15-23.

( )
1
4 4 4 5
4 5
1 1 1 1
// // //
o
o o L CM
i o o L CM
v
gm gm r r R R
v r r R R
j \
+ + +
, (
( ,
Eq. 15-23

Considerando que r
o4
e r
o5
so muito maiores que R
L
e R
CM
, chega-se na equao
aproximada 15-24. Desta deduz-se que a impedncia de sada deste amplificador igual ao
paralelo de R
L
e R
CM
.

( )
4
//
o
L CM
i
v
gm R R
v
Eq. 15-24
75
16 Referncias

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