Anne 2004

Thse
prpare au

Laboratoire dAnalyse et dArchitecture des Systmes du CNRS

en vue de lobtention du

Doctorat de lUniversit Paul Sabatier de Toulouse Spcialit : Microlectronique

par

Mathilde SI
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Synthtiseurs de frquence monolithiques micro-ondes 10 et 20 GHz en technologies BiCMOS SiGe 0,25 et 0,35 m

Soutenue le 07 juillet 2004 devant le jury :

Prsident Directeur de thse Rapporteurs Responsables industriels Examinateur Invit

Jacques ric Jean-Michel Yann Isabelle Thierry Jean-Louis

GRAFFEUIL TOURNIER FOURNIER DEVAL TELLIEZ PARRA CAZAUX

Cette thse a t prpare au LAAS-CNRS 7, Avenue du Colonel Roche, 31077 Toulouse Cedex 4

Rapport LAAS N

04250

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Avant Propos

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3 Le travail prsent dans ce mmoire a t eectu au sein de deux quipes, la premi`re e e e ee e e e est lquipe de recherche ( Composant et Intgration des Syst`mes Hyperfrquences pour e ( e e e les Tlcommunications (CISHT) ) du Laboratoire dAnalyse et dArchitecture des Syst`mes ee ) e (LAAS) du CNRS de Toulouse, et la seconde est lquipe ( Analog/RF ) au sein du dpartement e ( ) e Design Automation and Integrated Systems (DAIS) de lentreprise STMicroelectronics situe e a ` Crolles. Je remercie en premier lieu Messieurs Jean-Claude Laprie et Malik Ghallab, successivement Directeurs du LAAS pour la conance quils mont tmoigne en maccueillant dans ce laborae e toire. Je remercie vivement Monsieur Jacques Graeuil, Professeur ` lUniversit Paul Sabatier a e (Toulouse III), qui ma fait lhonneur dassurer la prsidence du jury de th`se, de mavoir ace e cueillie au sein de lquipe Composants et Circuits Micro-ondes (CCM) quil dirigeait a mon e ` arrive au laboratoire. Je remercie galement Monsieur Olivier Llopis, Charg de recherche au e e e LAAS, qui a pris sa succession a la tte de lquipe dont le nom est devenu ( Composants et ` e e ( Intgration de Syst`mes Hyperfrquences pour les Tlcommunications ) e e e ee ). Je remercie Monsieur Vincent Le-Goascoz, responsable des collaborations entre la socit ee STMicroelectronics et les laboratoires universitaires a Crolles, ainsi que Madame Isabelle Telliez, ` Responsable de lquipe Analog/RF a STMicrolelectronics (Crolles) pour mavoir accueillie dans e ` son quipe o` jai termin mes travaux de th`se. Je tiens galement a les remercier pour avoir e u e e e ` accept dexaminer et de juger mon mmoire. e e Jadresse galement mes remerciements ` Monsieur Jean-Michel Fournier, Professeur a lInse a ` titut National Polytechnique de Grenoble, et ` Monsieur Yann Deval, Ma de Confrences ` a tre e a lUniversit de Bordeaux I qui ont bien voulu me faire lhonneur de juger ce travail en acceptant e e dtre rapporteurs. Je remercie Monsieur Thierry Parra, Professeur ` lUniversit Paul Sabatier, et Monsieur a e Jean-Louis Cazaux, Responsable R&D ` Alcatel-Space, pour lhonneur quils mont fait de para ticiper ` mon jury de th`se. a e Je tiens ` remercier vivement Eric Tournier, Ma a tre de Confrences ` lUniversit Paul e a e Sabatier - Toulouse III, qui a assur la direction de cette th`se. Laboutissement de ces travaux e e a t possible grce a sa disponibilit (mme les week-ends !), son dvouement et la pdagogie ee a ` e e e e avec laquelle il ma encadre. e

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4 Je remercie par ailleurs tous les membres permanents de lquipe CISHT du LAAS et e de lquipe Analog/RF de STMicroelectronics, dont je nai pas encore cits les noms, qui ont e e contribu ` ce que les travaux se passent dans de bonnes conditions : concernant lquipe CISHT, ea e je pense ` Robert Plana, Laurent Escotte, Jean-Guy Tartarin, Katia Grenier, David Dubuc, a Jacques Rayssac et Brigitte Ducrocq, et concernant lquipe Analog/RF, je noublie pas Frdric e e e Duez (ami et collocataire de bureau qui a vcu mes moments de ( e (speed) Sbastien Dedieu )), e (ma de la synth`se de frquence), Thierry Lapergue, Laurence Moquillon, Jocelyn Roux, tre e e Bruno Grelaud, Emmanuelle Imbs et Pascale Maillet. Ces annes de th`se nauraient pas t aussi agrables sans les thsards et stagiaires qui e e ee e e ont contribu ` crer une ambiance sympathique au sein des dirents groupes : pour lquipe ea e e e CISHT, je fais un clin doeil ` Wah, Gilles, Christophe, Giana, Abdel, Jessica, Sabine, Anthony, a Jrome, Damien, Georoy, Stphane, Beno Samuel, Fouad, Jean-Pierre, Jacques, Roland, e e t, Simon, Emanuele, Jean-Michel et pour lquipe Analog/RF, je pense a Marc, Sbastien, e e ` e Stphanie, Paloma. e Merci ` lensemble du service de documentation et de reproduction, et notamment Christian a Berty, pour leur sens du service et leur sympathie. Je remercie mes amis qui mont soutenue durant cette traverse scientique : Emilie, Ghislain, e Frdric, Sabine, Mikal, Davy, Nicolas, Laurent, David, Herv, Axel, Pierre-Jean, Tom, Olivier e e e e et Florent. Enn, je nirai par remercier mes parents, toujours prsents pour les bons et mauvais e moments, mes grands-parents, et toute ma famille que je nai pas pu voir aussi souvent que je laurais dsir. e e

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Table des mati`res e

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` TABLE DES MATIERES Introduction 1 Synth`se de frquences : la boucle ` verrouillage de phase e e a

7 13 17

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19 1.2 Caractristiques fondamentales des synthtiseurs de frquences . . . . . . . . . . 20 e e e 1.2.1 1.2.2 1.2.3 1.2.4 1.3.1 1.3.2 1.3.3 Gamme de frquence et pas . . . . . . . . . . . . . . . . . . . . . . . . . 20 e Puret spectrale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 e Temps dacquisition ou temps daccrochage . . . . . . . . . . . . . . . . . 20 Autres caractristiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20 e Synth`se directe (sans PLL) . . . . . . . . . . . . . . . . . . . . . . . . . 21 e Synth`se indirecte (avec PLL) . . . . . . . . . . . . . . . . . . . . . . . . 22 e Synthtiseur de frquences ` squence numrique . . . . . . . . . . . . . 27 e e a e e Dispositif a asservissement de phase . . . . . . . . . . . . . . . . . . . . . 29 `

1.3 Dirents types de synthtiseurs de frquences . . . . . . . . . . . . . . . . . . . 21 e e e

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1.4 Synthtiseur de frquences ` division enti`re . . . . . . . . . . . . . . . . . . . . 28 e e a e 1.4.1 1.4.2 Fonction de transfert et schma-bloc de la PLL . . . . . . . . . . . . . . 30 e 1.5 Etude du bruit de phase de la boucle ` verrouillage de phase . . . . . . . . . . . 43 a 1.5.1 1.5.2 1.5.3 1.5.4 1.5.5 1.5.6 1.5.7 1.5.8 1.5.9 Environnement Cadence - ( ArmaTM Spectre RF ) . . . . . . . . . . . 43 ( ) Bruit de phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44 Bruit dans les circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 Bruit thermique . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 Bruit de grenaille (ou bruit schottky) . . . . . . . . . . . . . . . . . . . . 46 Bruit icker (rose ou de scintillement) . . . . . . . . . . . . . . . . . . . . 46 Bruit en crneaux (bruit ( popcorn ) ou crpitement) . . . . . . . . . . . 47 e ( ) e Densit spectrale du bruit dun circuit lectronique . . . . . . . . . . . . 47 e e Bruit de phase de la PLL avec dtecteur phase/frq. et div. numriques . 48 e e e

1.5.10 Contributions de la rfrence et du VCO . . . . . . . . . . . . . . . . . . 48 ee 1.5.11 Contribution en bruit du diviseur . . . . . . . . . . . . . . . . . . . . . . 50 1.5.12 Bruit du dtecteur phase/frquence associ ` la pompe de charge . . . . 51 e e ea 1.5.13 Bruit du ltre de boucle . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 1.5.14 Expression du spectre de bruit de phase global . . . . . . . . . . . . . . . 53 1.6 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 Bibliographie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 2 Synthtiseur de frquence : Diviseur de frquence programmable e e e 2.1.1 2.1.2 59

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 Multiplication de frquence . . . . . . . . . . . . . . . . . . . . . . . . . 61 e Diviseur ` double module ou compteur a chappement ou ( prescaler ) . 62 a `e ( )

` TABLE DES MATIERES 2.2 Proprits des circuits logiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 ee 2.2.1 2.2.2 2.2.3 2.2.4 2.2.5 2.3.1 2.3.2 Marges de bruit et prcautions ` prendre . . . . . . . . . . . . . . . . . . 63 e a Temps de commutation et temps de propagation . . . . . . . . . . . . . . 64 Entrance et sortance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 Familles logiques participant a la conception des synthtiseurs . . . . . . 65 ` e Schma gnrique dun circuit numrique hyperfrquence . . . . . . . . . 67 e e e e e Caractristiques des composants actifs de BiCMOS6G . . . . . . . . . . . 68 e Caractristiques des composants actifs de BiCMOS7 . . . . . . . . . . . . 73 e

2.3 Prsentation des technologies BiCMOS6G et BiCMOS7 utilises . . . . . . . . . 68 e e

2.4 Diviseur par 2 en bandes C, X, Ku et K . . . . . . . . . . . . . . . . . . . . . . 73 2.5 Diviseur numrique statique par 2 en BiCMOS6G . . . . . . . . . . . . . . . . . 76 e 2.5.1 Prsentation des deux diviseurs par 2 . . . . . . . . . . . . . . . . . . . . 77 e Prsentation des diviseurs par 2 en BiCMOS7 . . . . . . . . . . . . . . . 83 e Schmatique logique et principe de fonctionnement dun prdiv. classique e e 88 2.6 Diviseur numrique statique par 2 en BiCMOS7 . . . . . . . . . . . . . . . . . . 83 e

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2.6.1 2.7.1 2.7.2 2.7.3 2.7.4 2.8.1 2.8.2

2.7 Prdiviseur P/P + 1 avec P = 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 e Premi`re topologie de prdiviseur P/P + 1 (avec P = 4) . . . . . . . . . 89 e e Deuxi`me topologie de prdiviseur P/P + 1 (avec P = 4) . . . . . . . . . 92 e e Prsentation de la troisi`me topologie du prdiviseur 4/5 . . . . . . . . . 95 e e e Schmatique logique du diviseur par M . . . . . . . . . . . . . . . . . . . 98 e Conception dun diviseur prprogramm avec N = 130 en BiCMOS6G . . 99 e e

2.8 Prsentation du diviseur programmable par M . . . . . . . . . . . . . . . . . . . 98 e

2.8.3 Conception dun diviseur par N = 426 en BiCMOS7 . . . . . . . . . . . 101 2.9 Etude du bruit dans les diviseurs numriques . . . . . . . . . . . . . . . . . . . . 103 e 2.9.1 2.9.2 2.9.3 2.9.4 Logique synchrone/Logique asynchrone . . . . . . . . . . . . . . . . . . . 104 Logique CMOS/Logique ECL . . . . . . . . . . . . . . . . . . . . . . . . 106 Simulations du bruit dans les diviseurs numriques en BiCMOS6G 7 . . . 108 e Mesures du bruit de phase des diviseurs numriques en BiCMOS6 . . . . 112 e

2.10 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115 Bibliographie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116 3 Comparateurs phase/frquence et pompes de charges e 3.1.1 3.1.2 3.1.3 3.1.4 119

3.1 Dtecteur de phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122 e Comparateurs de phase analogiques ou mlangeurs . . . . . . . . . . . . 123 e Comparateurs de phase numriques . . . . . . . . . . . . . . . . . . . . . 127 e Comparaison entre les dirents comparateurs de phase . . . . . . . . . . 131 e Comparateur phase/frquence numrique (ou PFD . . . . . . . . . . . . 132 e e

3.2 Pompe de charges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

` TABLE DES MATIERES 3.2.1

Topologie de la pompe de charges . . . . . . . . . . . . . . . . . . . . . . 137

3.2.2 Simulation de la pompe de charges . . . . . . . . . . . . . . . . . . . . . 140 3.3 Simulation et mesure du PFD + pompe de charges + ltre de boucle . . . . . . 145 3.4 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148 Bibliographie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148 4 La boucle ` verrouillage de phase intgre a e e 151 4.1 Synthtiseur de frquence ` 10 GHz . . . . . . . . . . . . . . . . . . . . . . . . . 153 e e a 4.1.1 4.1.2 4.1.3 Oscillateur contrl en tension srie . . . . . . . . . . . . . . . . . . . . . 155 oe e Filtre de boucle dordre 3 . . . . . . . . . . . . . . . . . . . . . . . . . . 156 Prol du bruit de phase de la PLL ` 10 GHz . . . . . . . . . . . . . . . . 157 a

4.2 Synthtiseur de frquence ` 20 GHz . . . . . . . . . . . . . . . . . . . . . . . . . 157 e e a 4.2.1 Oscillateur contrl en tension direntiel . . . . . . . . . . . . . . . . . 161 oe e

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4.2.2 Filtre de boucle dordre 3 . . . . . . . . . . . . . . . . . . . . . . . . . . 161 4.2.3 Prol du bruit de phase de la PLL ` 20 GHz . . . . . . . . . . . . . . . . 163 a 4.3 Simulations/Mesures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164 4.4 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167 Bibliographie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167 Conclusion Annexes 171 173

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Introduction

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INTRODUCTION

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sionnel et grand public) et spatial. Remplaant avantageusement des parties encombrantes en c guides dondes et/ou lignes coaxiales, elle a consist dans une premi`re tape a assembler sur un e e e ` substrat adquat (ex : verre Ton, cramique, ...) les composants actifs et passifs ncessaires e e e e a ` la propagation (ex : amplication, distribution, ...) des signaux hyperfrquences. La seconde e tape a permis de rassembler tous ces composants sur un mme substrat et de donner ainsi e e naissance au Circuit Intgr Monolithique Hyperfrquence ( ou MMIC dans sa dnomination e e e e anglaise : Monolithic Microwave Integrated Circuit), dmarche dj` largement engage avec les e ea e Circuits Intgrs Numriques ou Analogiques Basse Frquence. Les solutions hybrides ` compoe e e e a sants discrets seacent progressivement au prot de solutions monolithiques dont les avantages sont une meilleure reproductibilit, abilit et des performances leves, pour un co t et un e e e e u encombrement plus faible.

a micro-lectronique hyperfrquence sest largement dveloppe dans les annes e e e e e 1970 a 1980, couvrant lensemble des domaines dapplications : militaire, civil (profes`

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Pour mieux comprendre les enjeux technologiques et commerciaux des MMIC, il est souhaitable davoir conscience de leurs applications en voquant les principales. On peut les classer e comme suit :

Le militaire
Dans le domaine militaire, lvolution gnrale des armements a conduit ` lutilisation de e e e a composants lectroniques a base darsniure de gallium. En eet, dune part, parce quen ce qui e ` e concerne la reception de linformation, on apprcie tout particuli`rement les caractristiques de e e e tr`s faible bruit et de forte bande passante de ces composants qui permettent une augmentation e sensible des performances. Dautre part, parce quau niveau de lmission de puissance, ils orent e la possibilit de raliser des sources dmission compactes ne ncessitant quune faible tension e e e e dalimentation. De plus, les syst`mes doivent fonctionner a des frquences de plus en plus leves e ` e e e (millimtriques), tout en tant moins encombrants et invulnrables aux radiations. De ce fait, e e e les MMIC interviennent de plus en plus dans les programmes majeurs de la Dfense Nationale e pour satisfaire les objectifs de co t, de performance, dencombrement et de poids. u

Les tlcommunications ee
On peut distinguer trois principales applications des MMIC : la rception satellite : les communications satellites prennent de plus en plus dessor avec e le lancement de projets ambitieux visant a couvrir notre plan`te dune gigantesque toile ` e daraigne satellitaire. Les diverses applications vises (tlphonie sans l, transports, e e ee multimdia, etc...) dpassent largement le cadre des communications entre individus. e e Cependant, elles reposent toutes sur le transfert de donnes en ondes hyperfrquences. e e

14

INTRODUCTION la tlphonie sans l : les syst`mes actuels de tlphonie sans l (Wireless Local Area ee e ee Networks) utilisent un rseau terrestre de stations de base permettant de relier entre e eux les possesseurs de tlphone cellulaire. Ce syst`me utilisera galement dans le fuee e e tur un rseau de satellites, et il concernera aussi les communications entre ordinateurs, e cest-`-dire le transfert de donnes. En ce qui concerne le radiotlphone numrique de a e ee e lutilisateur, le silicium occupe une place prpondrante dans les composants du GSM e e (Groupe Spcial Mobile) du fait de son faible co t. e u les communications par bres optiques : le dveloppement de cette application ncessite e e une infrastructure importante, ce qui la rend moins accessible que les communications sans l. Cependant, la demande pourrait cro tr`s fortement si les projets de cblage tre e a des particuliers venaient a voir le jour commercialement. `

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Les transports
Les applications des hyperfrquences dans ce domaine ne se limitent pas au radar de vitesse e autoroutier ; en eet, cela concerne galement les fonctions de communications (tlcommunication e ee courte distance entre une balise xe et un objet mobile type badge) et de contrle (ex : syst`me o e GPS).

Le spatial
Dune part, la technologie MMIC est thoriquement plus able quune version hybride des e mmes composants actifs et passifs du fait de lintgration des interconnexions. Dautre part, e e la rduction de la surface et du poids est galement pour le domaine spacial un avantage e e dterminant. e

Lindustrie et le mdical e
En ce qui concerne le domaine industriel, on retrouve les capteurs pour lanalyse des matriaux, mais galement ceux ayant trait a la robotique, aux tlmesures et ` linstrumentae e ` ee a tion. Pour les applications mdicales, on peut noter la prsence de circuits intgrs monolithiques e e e e hyperfrquences dans la dtection et le traitement de tumeurs, dans les metteurs/rcepteurs e e e e pour applications biomdicales. e Les frquences vises lors des travaux prsents ici, 10 GHz et 20 GHz, nous am`nent plus e e e e e prcisment vers des applications de type Radar en bande X, tr`s utilis dans les syst`mes e e e e e aroports pour la reconnaissance militaire et la cartographie, et de type SerDes (Srialiseur / e e e Dsrialiseur), circuit dinterface srie ` haut dbit. En ce qui concerne cette derni`re applicaee e a e e tion, elle est considre aujourdhui comme lune des plus cruciales pour les communications ee a ` haut dbit : ces syst`mes de communication et terminaux plus rapides et moins co teux, e e u

INTRODUCTION

15

visant des applications du type tlphones mobiles orients donnes et assistants personnels ee e e numriques (PDA), permettent aux consommateurs daccder facilement et rapidement a de e e ` gros volumes de donnes, o` et quand ils le souhaitent. e u Apr`s avoir rsum limportance des applications des circuits intgrs monolithiques hye e e e e perfr-quences, nous allons exposer les dirents objectifs xs dans ces travaux de th`se. e e e e Nous avons not, dans lnumration des domaines dapplication, la prsence de la technoe e e e logie Arsniure de Galium qui a pour avantage de travailler a des frquences leves et avec e ` e e e un niveau de bruit intressant. Or, les technologies BiCMOS Silicium-Germanium prsentent e e des avantages en terme dintgration des fonctions analogiques et numriques hyperfrquences e e e (utilisation de transistors bipolaires SiGe) et numriques basses frquences (transistors MOS) e e utilises pour la conception, et en terme de co t (plus faible que lAsGa). Le point faible de e u ces technologies reste cependant la dicult dobtenir des composants passifs de bonne qualit e e

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(inductances ` fort coecient de qualit, condensateurs de grande valeur et de grande prcision, a e e diodes varicap ` fort coecient en tension). Une solution consiste alors a numriser au maximum a ` e les diverses fonctions an de saranchir des composants passifs. Par consquent, les objectifs de e ces travaux sont, tout dabord, de mettre en vidence les possibilits des technologies BiCMOS e e Silicium-Germanium 0,35 m et 0,25 m en hyperfrquence, technologies mises ` disposition e a par STMicroelectronics, a travers la conception de synthtiseurs de frquence ` 10 GHz et ` e e a 20 GHz. Dautre part, la synth`se de frquence compl`tement intgre ` des frquences come e e e e a e prises entre 10 et 20 GHz prsentent des dicults en terme de vitesse de fonctionnement mais e e galement en terme de performances en bruit de phase rsiduel que nous avons tent de rsoudre e e e e a e en travaillant sur linnovation et loptimisation des fonctions participant ` la synth`se. Pour commencer, le chapitre I prsente les dirents techniques de synth`se de frquence en e e e e mettant en avant leurs avantages et leurs inconvnients. Apr`s avoir fait le choix de la topologie e e du synthtiseur, ltude du fonctionnement accompagne des calculs y est dtaille. Les notions e e e e e dinstabilit, de bruit de phase rsiduel et de bande passante du syst`me seront dveloppes et e e e e e corrles. ee Le chapitre II aborde le bloc du synthtiseur qui va permettre la multiplication de la e frquence entre son entre et sa sortie : le diviseur numrique hyperfrquence. Toute la dife e e e cult de ce circuit est quil soit capable de fonctionner a des frquences tr`s leves tout en e ` e e e e restant programmable. Le fonctionnement, les innovations et les performances de ce bloc sont prsents accompagns des rsultats obtenus ` la suite des conceptions ralises dans les deux e e e e a e e technologies. Dans le chapitre III, deux autres fonctions de la synth`se de frquence sont tudies : le e e e e dtecteur phase/frquence et la pompe de charge. Ces deux circuits rsument ` eux seuls les e e e a capacits, en terme de rapidit et de prcision, de la dtection et de la transmission de lerreur de e e e e phase qui existe entre lentre et la sortie du synthtiseur. La mise en vidence des dfaillances e e e e de ces blocs est expose pour apporter soit des modications, soit une optimisation de leurs e

16 topologies.

INTRODUCTION

Le dernier chapitre prsente lassemblage de ces blocs pour raliser des synthtiseurs hye e e perfrquences compl`tement intgrs en technologie BiCMOS Silicium-Germanium. Le pae e e e ramtrage du syst`me, le comportement temporel et en bruit de phase rsiduel ainsi que les e e e probl`mes rencontrs lors des mesures sont dcrits. e e e

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Chapitre 1
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Synth`se de frquences : e e la boucle ` verrouillage de phase a

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1.1. INTRODUCTION

19

1.1

Introduction
a naissance de la PLL remonte a 1932, alors quun ingnieur nomm De Bellescize ` e e

cherchait a amliorer la rception des signaux radiolectriques en modulation dampli` e e e tude. Auparavant, la dmodulation de ces signaux se faisait grce a une dtection denveloppe e a ` e obtenue en utilisant un dtecteur de crte (circuit comportant une diode, un condensateur et e e une rsistance). Mais linconvnient du dtecteur de crte est sa sensibilit aux bruits parasites, e e e e e quils soient dorigine atmosphrique (orages) ou industrielle (moteurs). Les signaux utiles trop e faibles taient donc noys dans du bruit et devenaient inutilisables. Un nouveau principe de e e dmodulation, appel dmodulation synchrone, fut alors mis au point. Il ncessite la production, e e e e au niveau du rcepteur, dun signal dont la phase est verrouille sur celle de la porteuse utilise e e e

a e ` lmission. En 1932, a lpoque des tubes, les ralisations ` base de PLL taient volumineuses ` e e a e et ch`res. Cest pourquoi ce principe a longtemps t rserv aux matriels professionnels juse ee e e e

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qu` la gnralisation des circuits intgrs dont larrive a boulevers toutes les branches de a e e e e e e llectronique : e lamplicateur oprationnel a transform la conception des schmas qui traitent les sie e e gnaux dans le domaine temporel ; la PLL a permis des progr`s considrables pour le traitement des signaux dans le domaine e e frquentiel ; e le microprocesseur qui est indirectement loutil indispensable de nimporte quel ingnieur e aujourdhui.

Outre la dmodulation synchrone, les direntes applications possibles de la PLL sont peut-tre e e e aussi nombreuses et varies que celles que lon a trouves pour lamplicateur oprationnel. On e e e peut citer, sans que cette liste soit exhaustive : la dmodulation de frquence, e e la dmodulation de phase, e la dmodulation en bande latral unique (BLU), e e la ralisation de dcodeurs de tonalit, e e e la ralisation de radars a eet DOPPLER, e ` la ralisation de ltres de poursuite, e lasservissement de la vitesse de moteurs a courant continu, ` la multiplication de frquence par un nombre entier ou dcimal. e e Cest sur la multiplication de frquence par un nombre entier que nous allons nous pencher plus e attentivement.

20

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

1.2

Caractristiques fondamentales des synthtiseurs de e e frquences e

Avant daborder les dirents types de synth`se, il faut en numrer les caractristiques e e e e e essentielles.

1.2.1

Gamme de frquence et pas e

La gamme de frquence est dnie ` partir des bornes extrieures dutilisation. Le pas e e a e est lintervalle minimal de frquences discr`tes fournies. On peut rencontrer des pas allant du e e centi`me de hertz jusqu` quelques MHz, qui correspond ` la frquence de rfrence pour une e a a e ee PLL a division enti`re. ` e

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1.2.2

Puret spectrale e

Un oscillateur fournit un signal qui, examin ` lanalyseur de spectre, prsente une raie a ea e ` la frquence principale doscillation et des raies avoisinantes lies aux parasites. Ces frquences e e e parasites non-harmoniques (appeles aussi ( spurious ) peuvent correspondre ` des produits de e ( )) a mlanges que lon ne peut totalement liminer. Dans les synthtiseurs, on ne tient gnralement e e e e e compte que du bruit a pente de 20 dB/dcade et du plancher de bruit, plus proche de la ` e porteuse. Ce sujet sera dvelopp plus loin dans ce chapitre. e e

1.2.3

Temps dacquisition ou temps daccrochage

Cest le temps de stabilisation. Cette notion na dintrt que pour les appareils ` rythme de ee a changement de frquence rapide (balayage automatique, recherche de canal libre avant mission, e e . . . ). On peut rencontrer des temps dacquisition de quelques millisecondes ` quelques microa secondes.

1.2.4

Autres caractristiques e

Nous pouvons encore citer : le jitter qui reprsente la variance temporelle des instants de commutation dun signal et e particuli`rement celui de lhorloge; e la prcision ou tolrance relative; e e la sensibilit aux perturbations, celles-ci tant dues aux couplages lectroniques, aux vie e e brations, au bruit gnr par les alimentations. . . e ee

 1.3. DIFFERENTS TYPES DE SYNTHETISEURS DE FREQUENCES

21

1.3

Dirents types de synthtiseurs de frquences e e e

On rencontre trois principes : la synth`se directe qui existe depuis les annes 1930 [1]; e e la synth`se indirecte utilisant le principe de la boucle a verrouillage de phase [2, 3]; e ` la synth`se numrique micro-programme plus rcente, qui na rien de commun avec les e e e e deux prcdentes [4]. e e Les synthtiseurs classiques utilisent le jeu des oprations arithmtiques sur les frquences. e e e e Laddition ou la soustraction de deux frquences sont obtenues en utilisant des circuits e mlangeurs (quadratiques ou multiplicateurs). e La division dune frquence par un nombre ralise avec des compteurs constitus de N e e e e bascules bistables. La multiplication provient de deux principes : soit lextraction dharmoniques de rang n

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par rapport au fondamental, soit lutilisation dune PLL.

1.3.1

Synth`se directe (sans PLL) e

La synth`se directe peut tre ralise ` partir de dirents principes qui sont numrs e e e e a e e ee ci-dessous. 1.3.1.1 Synth`se incohrente e e

Ce procd de synth`se utilise un nombre important de quartz que lon peut faire commuter e e e par manipulation extrieure au circuit. Dans ces conditions, on ne peut que travailler a frquence e ` e xe. Tr`s peu dappareils utilisent cette synth`se incohrente, malgr son faible co t. e e e e u 1.3.1.2 Synth`se directe itrative (ou synth`se cohrente) e e e e

Ce principe est itratif au sens mathmatique car il ralise la somme de termes issus e e e de dcades identiques. Pour mieux comprendre le fonctionnement, prenons une application e ` numrique utilisant trois dcades. A laide dun oscillateur ` quartz a 20 MHz, gnrons deux e e a ` e e frquences, une frquence de 18 MHz (= 20 MHz 9/10) et une autre frquence de 100 kHz e e e (= 20 MHz 1/200). Chaque dcade est identique et est constitue entre autres de dix ltres e e slectifs correspondant aux dix premiers harmoniques de la frquence incrmentale de 100 kHz. e e e Chaque sortie de ltre fournit alors 0,0 MHz 0,1 MHz . . . 0,9 MHz commutables sur le panneau avant de lappareil, ce qui permet de raliser un certain nombre de frquences. Ce e e procd dont la mise en uvre technologique est dicile a cause des ltres hautement slectifs, e e ` e prsente lavantage dun temps de commutation tr`s court. On prfrera toutefois la synth`se e e ee e itrative indirecte utilisant le principe de la boucle a asservissement de phase, a cause de sa e ` ` simplicit de ralisation et de sa facilit de programmation. e e e

22

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

dcade 1
280 MHz 309 MHz

dcade 2
280.9 MHz 305.9 MHz

dcade 3
280.59 MHz

SORTIE 1
302.59 MHz

30 MHz

1 10

1 10

1 10

SORTIE 2
30.259 MHz

250 MHz 29 MHz 25 MHz COMMANDE SUR PANNEAU AVANT 20 MHz 21 MHz 22 MHz 29 MHz 22 MHz

20 MHz

Fig. 1.1 Synthtiseur a double mlange e ` e

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1.3.1.3

Synth`se ` double mlange e a e

En partant dune frquence pilote de 20 MHz, on obtient deux sources directes de 30 MHz e et 250 MHz, et 10 sources auxiliaires de 20, 21, 22, . . . , 29 MHz, comme le montre la gure 1.1. Mille frquences direntes au pas de 10 kHz sont disponibles a la sortie 1, et au pas de e e ` 1 kHz a la sortie 2. Ce principe peut tre rencontr dans certains synthtiseurs fabriqus par ` e e e e Hewlett-Packard, Fluke et Rhode&Schwarz. Le choix est li ` la rapidit de commutation. ea e

1.3.2

Synth`se indirecte (avec PLL) e

Ce procd a t de plus en plus utilis, grce a larrive des circuits intgrs. La dnition e e ee e a ` e e e e de la synth`se indirecte est lie au fait que, pour multiplier une frquence, il faut e e e insrer un diviseur dans la cha de retour. Comparativement, la synth`se directe utilise e ne e la multiplication en slectionnant les harmoniques du signal incident. Comme nous lavons dit e prcdemment, ce syst`me prsente lavantage dune grande simplicit et dune grande facilit e e e e e e de commande manuelle ou programme. Il doit gnrer un signal de frquence tr`s prcise et, e e e e e e pour les syst`mes transmettant sur plusieurs canaux, variant par pas programmables sur toute e la bande de frquence. Ce pas de synth`se peut avoir, dans certains syst`mes, une valeur tr`s e e e e faible par rapport a la frquence de la porteuse. Outre la prcision de la frquence et le pas de ` e e e synth`se, dautres spcications sont dnies pour le synthtiseur de frquence, en particulier e e e e e le temps dtablissement, le bruit de phase et les raies spectrales parasites. e 1.3.2.1 Synthtiseurs de frquences ` division enti`re e e a e

Le synthtiseur de frquences ` base de boucle a verrouillage de phase (dsign par le terme e e a ` e e anglais PLL, Phase-Locked Loop) a division enti`re (cf. gure 1.2) est le moyen de synth`se ` e e

 1.3. DIFFERENTS TYPES DE SYNTHETISEURS DE FREQUENCES

ALIMENTATION

23

Comparateur de phase

Filtre de boucle

VCO

fe
Oscillateur quartz

Vd

fs s(t)

e(t)
%N
Diviseur de frquence

fe

frquence dentre

e(t) phase instantane du signal dentre fs frquence de sortie s(t) phase instantane du signal de sortie

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Fig. 1.2 Boucle a verrouillage de phase a retour non-unitaire ` `

de frquences le plus rpandu et le mieux ma e. e e tris Il consiste en un asservissement de la phase et de la frquence dun signal de sortie sur la e phase et la frquence dun signal dentre tr`s prcis, dit de rfrence, ` un facteur N pr`s, e e e e ee a e N tant le rang de division de la boucle de retour. Ainsi, lorsque la boucle est verrouille, la e e frquence du signal de sortie fs est proportionnelle ` la frquence du signal dentre fe suivant e a e e la relation : fs = N fe Avec ce type de synthtiseur, la valeur de la frquence de rfrence fe est xe par le pas de e e ee e frquence de sortie souhait. La frquence de coupure du ltre de boucle qui dnit la bande e e e e passante de la PLL, doit tre susamment faible pour ltrer les raies parasites rsultantes du e e processus de comparaison (comparateur de phase et pompe de charges) [5]. Dans les applications cellulaires actuelles, pour lesquelles le pas de frquence est de lordre de la centaine de kHz, les e bandes passantes des PLLs ` division enti`re sont faibles et entra a e nent des temps dtablissement e relativement levs, de lordre de plusieurs centaines de microsecondes. Il y a un compromis a e e ` faire entre le temps de rponse du synthtiseur de frquences ` division enti`re et son pas de e e e a e rsolution frquentiel. e e Deux choix sorent aux concepteurs [6, 7]: soit la rduction du temps daccrochage : un meilleur temps daccrochage est obtenu e par un largissement de la bande passante de la boucle. Pour conserver une attnuation e e susante des raies parasites de comparaison, la frquence de rfrence doit tre galement e ee e e augmente ce qui permet dlargir la bande passante de la PLL 1 et donc dabaisser ainsi e e
1. La frquence de rfrence de la boucle doit tre 10 a 20 fois suprieure a la bande passante de la boucle e ee e ` e `

24

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL la plancher de bruit de phase. La combinaison dune bande passante plus large et dun plancher de bruit de phase plus faible permet dobtenir un bruit de phase global plus faible. En contrepartie, le pas de frquence est augment en mme temps que la frquence e e e e de rfrence. ee soit la diminution du pas de frquence : pour obtenir un faible pas de frquence, il sut e e de diminuer la frquence de rfrence. Pour correctement attnuer les raies parasites de e ee e comparaison, la bande passante de la boucle doit galement tre rduite. Ceci engendre e e e une augmentation du temps daccrochage et une hausse du plancher de bruit de phase. La combinaison de la faible bande passante et du plancher de bruit lev dtriore le bruit e e ee de phase global. Pour restituer le travail de th`se, la conception dun synthtiseur monolithique a 10 GHz et e e `

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20 GHz sera ralise ` partir de cette structure de synthtiseur o` il est possible de combiner e e a e u faible frquence de rfrence et faible temps dtablissement. e ee e

1.3.2.2

Synthtiseur de frquences ` division fractionnaire e e a

Un synthtiseur fractionnaire peut tre considr comme un synthtiseur entier dont le rang e e ee e de division est chang dynamiquement conduisant ainsi a un rang de division moyen non entier e ` (ou fractionnaire) [8, 9]. Si le rang de division nest plus entier, la frquence de rfrence peut e ee tre augmente sans modier le pas de frquence. Laugmentation de la frquence de rfrence e e e e ee entra celle de la frquence de coupure du ltre de boucle (et donc de la bande passante de ne e la PLL). Comme la bande passante est largie et que le rang de division est plus faible, le bruit e de phase dans la bande est amlior [10, 11, 12]. La rsolution dun synthtiseur de frquences e e e e e a ` division fractionnaire est xe par la partie fractionnaire du rang de division. e e Pour raliser un rang de division moyen non entier Nmoyenn compris entre N et N + 1, il e sut que le rang de division soit gal a N + 1 pendant C cycles de rfrence et ` N pendant e ` ee a D C cycles. Ainsi, le rang de division moyen sur D cycles de rfrence est : ee Nmoyenn = e (N + 1) C + N (D C) C +ND C = =N+ D D D C . D

e e do` Nmoyenn est compose dune partie enti`re N et dune partie fractionnaire u e Deux structures permettent dobtenir une synth`se fractionnaire : e

synthtiseur de frquences ` division fractionnaire contrl par un accumulateur ; e e a oe synthtiseur de frquences ` division fractionnaire contrl par un convertisseur . e e a oe

 1.3. DIFFERENTS TYPES DE SYNTHETISEURS DE FREQUENCES

Pompe de charge

25

Comparateur de phase

Filtre de boucle

VCO

fe
Oscillateur quartz

fs

% N/N+1
horloge Signal de commutation dbordement

Accumulateur (de taille D)

Fig. 1.3 Synthtiseur de frquences a division fractionnaire contrl par un accumulateur e e ` oe

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Sortie accumulateur

D C temps

Dbordements Division P+1 Division P

Fig. 1.4 Chronogramme de la sortie de laccumulateur

i Synthtiseur de frquences ` division fractionnaire contrl par accumue e a oe lateur Dans cette structure de synthtiseur fractionnaire, le changement de rang de division est e command par un accumulateur de taille D et de consigne C (cf. gure 1.3). La division est e ralise par un prdiviseur N/N + 1 qui divise par N ou N + 1 suivant la valeur de son signal e e e de commutation. La valeur de la division est initialise ` N + 1 et, a chaque coup dhorloge, la e a ` sortie de laccumulateur est incrmente de la valeur C. Lorsque celle-ci devient suprieure ` la e e e a taille de laccumulateur D, ce dernier sature et change le signal de commutation du prdiviseur e N/N + 1 qui divise une fois par N. De la valeur de sortie de laccumulateur, seule la partie ` suprieure ` D (gure 1.4) est conserve et incrmente de C. A la saturation suivante de e a e e e laccumulateur, le signal de commutation du prdiviseur est modi et le rang de division e e change a nouveau jusqu` ce que la sortie soit gale a D et que la partie reprsentant le reste ` a e ` e modulo D soit gal a 0. e ` Dans un synthtiseur de frquences ` division fractionnaire contrle par un accumulateur, e e a oe lerreur moyenne de phase est nulle mais lerreur instantane ne lest pas alors que dans un e
pour pouvoir considrer le syst`me comme linaire e e e

26

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

Pompe de charge

Comparateur de phase

Filtre de boucle

fe
Oscillateur quartz

VCO

fs

% N/N+1

B Signal proportionnel frac(Nmoy)

E=int(Nmoy)

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Le rang de division moyen du synthtiseur fractionnaire Nmoy est constitu dune partie entire E=int(Nmoy) et dune partie fractionnaire h=frac(Nmoy). Nmoy = E + h

Fig. 1.5 Synthtiseur de frquences a division fractionnaire contrl par convertisseur e e ` oe

synthtiseur ` division enti`re, lerreur de phase instantane est nulle. Cela se traduit sur le e a e e spectre de sortie par des raies parasites. La technique utilise pour attnuer cette erreur de phase e e est appel compensation analogique. Elle consiste a injecter sur la sortie de la pompe de charges e ` une quantit de charges dont lamplitude compense celle due ` lerreur de phase que gn`re e a e e le syst`me de division fractionnaire. Cest la sortie de laccumulateur qui, via un convertisseur e numrique-analogique et une pompe de charges appareille ` celle de la boucle, va dlivrer e e a e cette correction. Les dicults et limitations de cette technique de compensation analogique e sont dues a la prcision et ` la vitesse requises du convertisseur numrique-analogique, ainsi ` e a e qu` lintroduction de bruit par la somme du courant de compensation. Le manque de prcision a e du convertisseur entra une compensation partielle et des raies parasites restent toujours ne prsentes en sortie du synthtiseur fractionnaire. e e En terme de bruit de phase, les rsultats sont dirents si, pour raliser la partie fractione e e naire, est utilis un convertisseur . e ii Synthtiseur de frquences ` division fractionnaire contrl par convere e a oe tisseur Dans ce type de synthtiseur fractionnaire, le rang de division est contrl par un convere oe tisseur numrique-numrique . Le convertisseur est bas sur un intgrateur (ou accue e e e mulateur) dont lentre est contre-ractionne par la sortie quantie. e e e e Sans rentrer dans le dtail du fonctionnement du convertisseur , deux points importants e

 1.3. DIFFERENTS TYPES DE SYNTHETISEURS DE FREQUENCES

Horloge de rfrence fCLK ^ Controle de la frquence (Slection du canal) Accumulateur de phase Mmoire sinus CNA Signal de sortie

27

Fig. 1.6 Synthtiseur de frquences a squence numrique e e ` e e

sont a retenir [13]: ` e les raies parasites de la 1re structure sont transformes en bruit blanc.

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le bruit de quantication est dispos dans un peigne de raies plus rapproches (voisin de e e fref ). Lamplitude de ces raies est mise en forme an de repousser lnergie de ce bruit e D fclk vers les hautes frquences e . Ce bruit peut ensuite tre ltr par le ltre de boucle du e e 2 synthtiseur. e La premi`re dicult de la synth`se de frquences contrle par un convertisseur rside e e e e oe e dans le choix du convertisseur et dans le compromis entre la bande passante de la PLL et le bruit de quantication autoris en sortie du synthtiseur. e e

1.3.3

Synthtiseur de frquences ` squence numrique e e a e e

Dans une optique dintgration des metteurs-rcepteurs dans une technologie silicium faible e e e co t, de nouvelles architectures de synthtiseurs enti`rement numriques sont apparues. Ces u e e e synthtiseurs sont communment appels synthtiseurs de frquences ` squence numrique ou e e e e e a e e dsigns par le terme anglais Direct Digital Synthesizer (DDS). e e La gure 1.6 reprsente le schma dun synthtiseur de frquences ` squence numrique. e e e e a e e Laccumulateur de phase reoit un signal de consigne numrique correspondant ` la frquence c e a e du signal de sortie que lon dsire. Cette consigne est transforme par laccumulateur de phase en e e une rampe discr`te. Comme ` chaque dbordement de laccumulateur, la rampe est rinitialise, e a e e e celle-ci est priodique (cette priode, proportionnelle a la taille de laccumulateur de phase, e e ` sera celle du signal de sortie). Les valeurs discr`tes de cette rampe servent a adresser une e ` mmoire contenant les amplitudes de dirents signaux de sortie sinuso e e daux ou une table allge de valeurs damplitude et un dispositif algorithmique dadressage. Les valeurs discr`tes e e e damplitude dlivres par la mmoire sont ensuite converties par un convertisseur numriquee e e e analogique (CNA). Le signal analogique obtenu est a son tour ltr pour tre dbarrass des ` e e e e harmoniques de la frquence dchantillonnage. e e

28

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL o e e Si Lcf est le mot de contrle de la frquence, Laccu le valeur arithmtique maximale de

laccumulateur de phase et fclk le frquence de lhorloge, la frquence fout du signal de sortie e e sera donne par la relation suivante : e fout = fclk Lcf Laccu

Le pas de frquence f dun tel synthtiseur est donc gal a : e e e ` f = fclk Laccu

Les principaux avantages de cette structure de synthtiseur de frquences ` squence numrique e e a e e rsident dans la rapidit de laccrochage et dans la qualit du bruit de phase de sortie si la e e e frquence synthtise est susamment faible. En eet, le temps dtablissement du synthtiseur e e e e e

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de frquences ` squence numrique est li au retard des oprateurs logiques et du ltre passee a e e e e bas, et peut tre extrmement faible (2 s dans [14]). Comme la frquence de sortie est toujours e e e infrieure ` celle de lhorloge, un phnom`ne de division de frquence appara et engendre une e a e e e t amlioration du bruit de phase de sortie dans la recopie du bruit de phase du signal dhorloge. e Cependant, le bruit de phase dun DDS est gnralement x par celui du convertisseur. En e e e contrepartie, la limitation de cette structure est lie ` la vitesse et a la rsolution du convere a ` e tisseur numrique-analogique. Ces param`tres engendrent une erreur dans la reprsentation du e e e signal sinuso dal de sortie qui se traduit dans le spectre de sortie par des raies parasites [15]. Pour que le DDS atteigne des performances raisonnables en terme de bruit de phase et de raies parasites, le convertisseur numrique-analogique classique devrait avoir des caractristiques et e e performances diciles ` envisager (limitation de la frquence dchantillonnage a quelques dia e e ` zaines voire centaines de MHz et dgradation du plancher de bruit et de la consommation avec e la frquence dchantillonnage). Derni`rement, ont t publis des DDS capables de monter en e e e ee e frquence, ceci tant d ` loriginalit du CNA qui permet de ne pas tre limit au niveau de e e ua e e e la frquence dchantillonnage. e e

1.4

Synthtiseur de frquences ` division enti`re e e a e

Nous avons dtaill juste avant les dirents syst`mes de synth`se de frquences et nous e e e e e e avons dcid de concevoir le syst`me de synth`se de frquences ` division enti`re : le but de e e e e e a e nos travaux est linnovation de chaque fonction constituant la PLL et ce syst`me de synth`se e e constituera la ( vitrine ) de la mise en commun des performances de chaque bloc de la PLL ( ) ainsi conue. Noublions pas, comme cela a t prcis dans lintroduction, que le but est c ee e e aussi dexplorer les possibilits des fonctions numriques innovantes (diviseur programmable, e e comparateur phase/frquence, . . . ) et les possibilits des deux technologies BiCMOS 0,35 m e e

 ` ` 1.4. SYNTHETISEUR DE FREQUENCES A DIVISION ENTIERE

29

E(p)

r (p)

+
B

H (p)

s(p)

S(p)

E(p)

r (p)

H (p) B(p)

s(p)

S(p)

B(p)

(p)

B(p)

Fig. 1.7 Schma bloc dun syst`me a asservissement de phase e e `

et 0,25 m silicium-germanium proposes par STMicroelectronics. e Ltude quantitative dune PLL est associe ` ltude des syst`mes boucls. Lorsque la boucle e e a e e e est verrouille, le fonctionnement est considr comme linaire pour de petites variations autour e ee e de la frquence centrale (nous reviendrons sur ce point dans le chapitre III). Nous ferons un e rappel sur les syst`mes asservis et les fonctions de transfert, puis tudierons la stabilit et e e e la prcision dune PLL. Enn, nous prsenterons succinctement quelques lments spciques e e ee e

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comme le calcul de la plage de verrouillage, de la plage de capture et le comportement dune PLL en prsence de bruit. e

1.4.1

Dispositif ` asservissement de phase a

Un syst`me asservi est un syst`me boucl dont la grandeur de sortie est asservie a celle de e e e ` lentre (gure 1.7). Les fonctions de transfert ou transmittances rencontres sont : e e (p) = r (p) B (p) : dirence de phase ; e ne H0 (p) : fonction de transfert de la cha directe ; B(p) : fonction de transfert de la cha de retour ; ne B (p) : fonction de transfert de la boucle ouverte ; H0 (p) B(p) = (p) 1 S(p) B H0 (p) B(p) H0 (p) = H(p) = = = : fonction de transfert E(p) r B(p) 1 + H0 (p) B(p) 1 + H0 (p) B(p) en boucle ferme ; e (p) = 1 H(p) : quation de lerreur de phase. e h (p) = r (p) Pour un retour unitaire : B(p) = 1 H0 (p) B(p) = H0 (p). 1 H0 (p) Pour un retour par diviseur de frquence de facteur N : B(p) = e H0 (p) B(p) = N N Ltude des syst`mes asservis seectue en trois parties : e e Dtermination de la fonction de transfert de chaque lment constitutif du syst`me, e ee e construction du schma-bloc gnral (ou schma fonctionnel). e e e e Etude de la stabilit du syst`me et de la compensation associe. e e e Etude des performances, cest-`-dire prcision en rgime statique et dynamique. a e e

30

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

1.4.2

Fonction de transfert et schma-bloc de la PLL e

Nous analyserons le fonctionnement dune boucle du troisi`me et quatri`me ordres. Tout ce e e qui va suivre repose sur la linarit des quations qui rgissent le fonctionnement des dispositifs e e e e que nous allons tudier. Il faut pour cela que la relation entre les grandeurs dentre et les e e grandeurs de sortie soit un syst`me dquations direntielles linaires. Bien que les syst`mes e e e e e physiques ne soient jamais linaires, on peut sen approcher si les grandeurs qui leur sont e appliques au niveau de leurs entres sont comprises dans certaines limites dnissant leur e e e domaine de linarit. e e

1.4.2.1

Fonction de transfert des lments spars ee e e

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On dnit la fonction de transfert de chaque lment si celle-ci nest pas modie par e ee e llment qui suit ou qui prc`de. Pour les PLLs que nous allons concevoir en BiCMOS6G et ee e e en BiCMOS7, nous dvelopperons le cas particuliers du comparateur de phase numrique trois e e tats o` la fonction de transfert est celle de lensemble comparateur-ltre passe-bas [6]. Nous e u dvelopperons les calculs concernant les dirents blocs et la validit de ces fonctions ; certains e e e de ces calculs seront approfondis dans les chapitres suivants.

i Comparateur de phase Si lon consid`re une faible variation de la phase, le syst`me se rapproche dun syst`me e e e linaire o` la variation de phase ` lentre est proportionnelle ` la variation de la tension en e u a e a sortie, ce qui nous permet dcrire : e vd = KD f (r B ) = KD f () f tant fonction de la dirence des phases (), et KD une constante appele sensibilit dont la e e e e dimension sexprime en Vrad1 . Le choix des comparateurs de phase est guid par : e la valeur de la frquence de fonctionnement, e la forme des signaux, les plages de verrouillage et de maintien, le dphasage des tensions dentre et de sortie ` la frquence centrale f0 (boucle vere e a e rouille), e lerreur de position ou de vitesse, le verrouillage sur les harmoniques ou non, etc. Nous reviendrons sur ces points dans le chapitre III.

 ` ` 1.4. SYNTHETISEUR DE FREQUENCES A DIVISION ENTIERE

Pour une variation positive du dphasage dentre, linterrupteur T1 est ferm puis ouvert (haute impdance), T2 tant toujours ouvert. Ceci se traduit par lapparition dune tension Vf dont la forme est donne comme suit : T1 T2 temps
Fig. 1.8 Filtre du 2e ordre

31

Vf

T1

T1

T1

Vf

ii Filtre de boucle

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Le signal de sortie du comparateur est constitu dune composante continue et dharmoe niques : il faut supprimer ceux-ci an de ne conserver que la composante continue. La fonction de transfert du ltre inuence les proprits de lasservissement et permet, par le choix des ee param`tres introduits, de modier les performances du dispositif. Cest le concepteur qui xe e la ou les frquences de cassure de ce ltre. On rencontre le ltre passif constitu de rsistances e e e et de condensateurs, cest le cas le plus frquent lorsquon utilise des circuits intgrs type PLL, e e e ou le ltre actif qui permet, en plus de sa fonction initiale, dapporter un gain supplmentaire e dans la cha directe. On a prfr les ltres passifs aux ltres actifs pour leur simplicit, leur ne eee e faible co t et leur faible bruit de phase. u En pratique, la fonction de transfert de la boucle est au moins du 2e ordre. Or, les sauts de frquence inhrents aux boucles du 2e ordre (gure 1.8) sont souvent inacceptables et un ltre e e supplmentaire est habituellement inclus dans la PLL pour attnuer loscillation rsiduelle qui e e e sadditionne ` la tension continue que lon cherche a extraire. a ` e e Par consquent, un simple ltre compos dune capacit C1 est plac en parall`le avec e e e limpdance RC, comme le montre la gure 1.9-a. Nous obtenons alors un ltre passif du 2e e ordre (cest-`-dire une boucle du 3e ). a En pratique, la fonction de transfert de la boucle est dnie par 3 lments : e ee le gain statique (ltre actif), la pulsation propre du syst`me non amorti n , e le facteur damortissement rduit . e Cest le ltre passe-bas qui permet de xer n et . Le simple ltre passif RC ne permet pas de choisir indpendamment ces deux param`tres. e e Fonction de transfert du ltre du 2e ordre : F2 (p) = 1 + R2 C2 p C1 C2 R2 p2 + (C1 + C2 ) p

32

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

R3 R2 C1 C2 (a) Filtre dordre 2 C1 C2 (b) Filtre dordre 3 R2 C3

Fig. 1.9 Schmas des deux ltres utiliss dans la conception des direntes PLLs e e e

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Or, le bruit provenant des commutations de courant dans les diviseurs et la pompe de e a charges a chaque priode Trfrence peut causer une modulation de frquence ` la sortie de la ` e ee PLL, nuisible dun point de vue des performances en bruit du syst`me. Pour se prmunir de e e ces parasites ` la frquence frfrence , on ajoute, au ltre dordre 2, un ltre compos dune a e e ee e e rsistance en srie R3 et dune capacit C3 en drivation (comme le montre la gure 1.9-b), ce e e qui fournit un ple supplmentaire. o e Fonction de transfert du ltre du 3e ordre : F3 (p) = 1 + R2 C2 p + (R2 C2 C3 + C1 R2 C2 + C1 R3 C3 + C2 R3 C3 ) p + C1 + C2 + C3 ]

p [C1 R2 C2 R3 C3

p2

iii Oscillateur contrl en tension oe Les oscillateurs contrls en tension (ou Voltage Controlled Oscillator, VCO) sont des oe convertisseurs tension-frquence. Les VCO sont peu stables en frquence, ils ne peuvent tre e e e utiliss quen boucle ferme. e e Une variation de tension, lente ou rapide, a leur entre se traduit par une variation de ` e frquence en sortie. Leur commande est ralise au moyen de la tension Vf issue du ltre. Un e e e VCO doit prsenter les qualits suivantes : e e une bonne linarit de frquence en fonction de la tension dentre f (Vf ), e e e e une bonne stabilit de frquence (frquence centrale f0 ), e e e une grande variation possible de la tension dentre Vf , e vco un grand coecient de transfert , Vf une grande variation de frquence possible pour lapplication dans les synthtiseurs, e e un faible bruit de phase, un faible co t. u

 ` ` 1.4. SYNTHETISEUR DE FREQUENCES A DIVISION ENTIERE

33

fe

1 p

Kd

vd

F(p)

vf

Kvco

1 2

fs

fdiv

1 N

Fig. 1.10 Schema-bloc de la PLL

La caractristique de transfert, exprime en pulsation, est la suivante : e e vco = 0 + Kv Vf La pulsation 0 est dite de repos. Elle est obtenue lorsque Vf = 0. La constante Kv qui se

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mesure en rads1 V1 , ou en HzV1 , reprsente la sensibilit de modulation de loscillateur. e e iv Diviseur frquentiel numrique ou analogique e e Mise en vidence, par le calcul, de linuence du diviseur dans le retour de la boucle : e s (p) est donne par la relation : e La fonction de transfert de lerreur r (p) N s (p) r (p) (p) N = 1 H(p) h (p) = = r (p) r (p) e Si le syst`me est stable (cest-`-dire pour t , p 0), lerreur de phase h (t) en rgime e a tabli devient nulle et la fonction de transfert permet dtablir lgalit suivante : e e e e lim h (t) = lim p h (p) = 0
p0

et fs = N fref avec fref , frquence de rfrence envoye au dtecteur phase/frquence, et fs , frquence de e ee e e e e sortie du VCO. 1.4.2.2 Schma-bloc et fonction de transfert de la PLL e

Nous allons tablir le schma-bloc en grandeurs frquentielles dune PLL pour un retour e e e non-unitaire. Avant de poser les calculs ncessaires ` la conception de la PLL, nous allons rappeler les e a notions de stabilit et de prcision. e e

34 i Stabilit e

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

Un syst`me asservi linaire est stable lorsque, cart momentanment de sa position dquilibre e e e e e e par une perturbation, il tend ` y revenir lorsque celle-ci dispara Cette stabilit conditionnelle a t. e peut tre tudie de plusieurs mani`res [16]: e e e e a ( ) par le lieu de Nyquist de la fonction Ho B (si ce lieu passe ` gauche ou sur le point ( 1 ) lorsquon le parcourt suivant les frquences croissantes, il y a instabilit permanente) ; e e par le signe des ples de la fonction de transfert du syst`me (si lun de ces ples est positif, o e o il y a divergence donc instabilit) ; e par les diagrammes de Bode de la fonction Ho B (si |Ho B| = 1 et (Ho B) 180 , il y a instabilit). e Les conditions prcites ne sont valables que dans le domaine de la thorie et en rgime e e e e tabli. Un syst`me asservi doit conserver ses performances en rgime transitoire, ce qui impose e e e de nouvelles conditions. On dnit la ( marge de phase ) qui permet de chirer la marge de scurit que lon prend e ( ) e e par rapport a linstabilit du syst`me ( Ho (p) B(p) = 1 avec arg(Ho (p) B(p)) = 180 ). On ` e e peut alors dterminer sur le diagramme du module 20 log Ho (j n ) B(j n ) : e e e si 20 log Ho (j n ) B(j n ) > 0, soit Ho (j n ) B(j n ) > 1, le syst`me boucl est instable. e e si 20 log Ho (jn ) B(jn ) < 0, soit Ho (jn ) B(jn ) < 1, le syst`me boucl est stable. Soit n , la pulsation pour laquelle 20 log(Ho (p) B(p)) = 0 dB. On dnit la marge de phase e par : M = 180 + arg(Ho (j n ) B(j n )) La marge de phase peut tre mise en vidence sur le diagramme de Bode et sa valeur doit tre e e e comprise entre 30 et 70 dans les meilleurs cas.

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ii Prcision e Un syst`me est asservi (ou boucl) parce que lon souhaite toujours obtenir le maximum de e e prcision ` sa sortie, compare ` la consigne applique ` son entre. e a e a e a e ii. Calcul de lerreur relative

A partir de la gure 1.7, nous obtenons : (p) = E(p) S(p) = E(p) Ho (p) B(p) (p) E(p) do` (p) = u 1 + Ho (p) B(p)

 ` ` 1.4. SYNTHETISEUR DE FREQUENCES A DIVISION ENTIERE

35

Gain Ho(p)B(p)

Phase arg(Ho(p)B(p))

0 dB

n
90

180

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Fig. 1.11 Reprsentation graphique de la marge de phase e

Lerreur dun syst`me dpend : e e du type de lentre E(p) donc e(t), e de la fonction de transfert du syst`me Ho (p) B(p). e Les entres typiques considres sont en gnral limpulsion, lchelon, la rampe, lacclration e ee e e e ee et le rgime harmonique. Mis ` part ce dernier qui est un rgime linaire, nous ne calculerons e a e e que lerreur de position et de vitesse.

ii.

Erreur de position a o` a reprsente lamplitude de la u e p

La transforme de Laplace de lentre est E(p) = e e variation dentre. Ainsi, e

a p (p) = 1 + Ho (p) B(p)

et, par dnition, lerreur relative (t) de la sortie devient : e lim (t) = lim p (p)
p0

t+

Cest lapplication du thor`me de la valeur nale. e e

36 ii.

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL Erreur de vitesse ou de tra nage : a o` a reprsente la pente de e(t). Ainsi, u e p2

La transforme de Laplace de lentre est e e

a p2 (p) = 1 + Ho (p) B(p) Comme prcdemment, lerreur de tra e e nage est dnie ` partir du thor`me de la valeur nale. e a e e iii Acquisition La gure 1.12 rcapitule les direntes plages dacquisition dune boucle ` verrouillage de e e a phase.

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iii.

Plage de verrouillage

Cest la plage a lintrieur de laquelle on peut faire varier, de faon inniment lente, la ` e c pulsation du signal de rfrence dune boucle verrouille. Soit o la frquence centrale du VCO. ee e e On dnit alors cette plage de la mani`re suivante : e e o KD Kvco ref o + KD Kvco La plage de verrouillage est dite aussi de maintien ou de suivi. iii. Plage de capture

La plage de capture est celle a lintrieur de laquelle les signaux de rfrence et de loscillateur ` e ee se synchronisent. Pour la dterminer nous supposons au dpart le signal de rfrence non e e ee verrouill et sa pulsation telle que : e ref < o KD Kvco Considrons un signal alternatif a frquence croissante et un ltre passe-bas parfait dont la e ` e bande passante est BL . Cette bande passante est telle que : 2 BL < KD Kvco Si lon augmente progressivement la pulsation de rfrence ` partir dune valeur infrieure ` ee a e a o KD Kvco , le verrouillage ne pourra seectuer que si : ref o 2 BL

 ` ` 1.4. SYNTHETISEUR DE FREQUENCES A DIVISION ENTIERE

37

11111111111111111111 00000000000000000000 11111111111111111111 00000000000000000000 22B 11111111111111111111 00000000000000000000 111111111 000000000 11111111111111111111 00000000000000000000 111111111 000000000 11111111111111111111 00000000000000000000 111111111 000000000 11111111111111111111 00000000000000000000 111111111 000000000 11111111111111111111 00000000000000000000 111111111 000000000 11111111111111111111 00000000000000000000 000000000 111111111 00000000000000000000 11111111111111111111 000000000 111111111 00000000000000000000 11111111111111111111
L

2 KD Kvco

111 000Plage de verrouillage 111 000 111 000Plage de capture 111 000
Fig. 1.12 Reprsentation graphique de la plage de capture et de la plage de verrouillage e

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pour que le ltre, que lon suppose parfait, laisse passer la composante de pulsation ref o . Si ` a ref continue a augmenter, le verrouillage se maintiendra jusqu` ce que ref atteigne la limite o + KD Kvco . La plage de capture est donc gale a 2 2 BL . e ` 1.4.2.3 Etude de la boucle ` verrouillage de phase dordre 3 et dordre 4 a

Les fonctions de transfert qui suivent sont fondes sur une approximation qui ne prend e en compte que le comportement moyen de la boucle, ce qui permet de considrer la boucle a e ` verrouillage de phase comme un syst`me continu. e Or le courant de charge est commut par les signaux Up et Down du comparateur phase / e frquence (cf. Chapitre III). La modlisation du comparateur ne prend pas en compte les e e commutations priodiques du circuit lies aux fronts du signal de rfrence et du signal de e e ee sortie du diviseur. Lapproximation qui consiste a considrer le syst`me comme linaire est ` e e e donc valide si la frquence de ces commutations est susamment sup`rieure ` la dynamique du e e a syst`me. Dans le cas dune boucle du second ordre, on peut identier la fonction de transfert e du syst`me ` celle dun syst`me du second ordre classique comportant un zro [17]: e a e e H(p) = K p + 1 1 2 2 p + p+1 2 n n

Lidentication terme ` terme permet de dterminer la valeur du gain K, la pulsation naturelle a e n et le coecient damortissement : n = R Kv Ip = NC 2 Kv Ip C N

avec Kv , gain du VCO en rads1 V1 , Ip courant dlivr par la pompe de charge, et R et C e e les valeurs du ltre.

38

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

La dynamique du syst`me est caractrise par sa pulsation naturelle n ; on peut ainsi quantier e e e la validit du mod`le linaire continu en comparant cette pulsation avec celle des signaux de e e e sortie du comparateur phase/frquence. e Cette derni`re pulsation tant sensiblement gale a la pulsation du signal de rfrence, on e e e ` ee obtient la condition de validit suivante : e n ref De mani`re plus gnrale, le mod`le reste valide si la bande passante du syst`me est tr`s e e e e e e inf`rieure (facteur 10-20) a la pulsation dentre. e ` e

i Boucle dordre 3

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Rappel de la fonction de transfert du ltre : F2 (p) = 1 + T2 p C1 C2 1 + R2 C2 p = avec T1 = R2 et T2 = R2 C2 2 + p) C1 R2 C2 + p (C1 + C2 ) (C1 + C2 )(T1 p C1 + C2

p2

Les constantes T1 et T2 reprsentent les constantes de temps qui dterminent les frquences e e e du ple et du zro de la fonction de transfert du ltre du 2e ordre. La transmittance en boucle o e ouverte scrit alors : e Ho (p) B(p) = Kv Ip F (p) B (p) Kv KD F (p) Do` Ho (p) B(p) = u = r (p) Np 2N p

e e avec Kv , gain du VCO en rads1 V1 , et Ip , courant dlivr par la pompe de charges. On peut en dduire le gain en boucle ferme : e e Kv Ip (T2 p + 1) Kv Ip F (p) Ho (p) 2 p (C1 + C2 )(T1 p2 + p) 2p = = H(p) = Kv Ip F (p) Kv Ip (T2 p + 1) 1 + Ho (p) B(p) 1+ 1+ 2N p 2 N p (C1 + C2 )(T1 p2 + p) Ip Kvco Soit K = 2N N K (T2 p + 1) H(p) = 2 p K T2 K p3 + + p+ T1 T1 (C1 + C2 ) T1 (C1 + C2 ) A partir de l`, nous pouvons rsoudre lquation caractristique dans le but de xer les a e e e e e e e valeurs du ltre (R2 , C1 , C2 ) tout en respectant la r`gle cite prcdemment [18, 19]: p3 + 1 2 K T2 K p + p+ =0 T1 T1 (C1 + C2 ) T1 (C1 + C2 )

 ` ` 1.4. SYNTHETISEUR DE FREQUENCES A DIVISION ENTIERE Il est dusage, par analogie avec certains syst`mes mcaniques, de poser : e e
2 3 p3 + n (1 + 2 ) p2 + n (1 + 2 ) p + n = 0

39

avec , le coecient damortissement et n , loscillation propre du syst`me. e Do` , apr`s identication, on obtient : u e (1 + 2 ) n =
2 (1 + 2 ) n =

1 T1 K T2 T1 (C1 + C2 )

(1.1) (1.2)

De l`, on peut en dduire R2 , C1 et C2 . a e En ce qui concerne la valeur du coecient damortissement, il est dicile de conna sa tre

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valeur optimale par le calcul (on sait en pratique que sa valeur optimale se situe gnralement e e entre 0.7 et 1). Le seul moyen est de tracer pour plusieurs valeurs de la fonction f (t), cesta `-dire lvolution de la frquence de sortie de la PLL en fonction du temps [20]. e e e e On consid`re la PLL accroche sur la frquence f1 et qui, dapr`s la valeur de la frquence e e e de rfrence, va devoir converger vers la frquence f2 = N fref . ee e f (t) = f2 + (f1 f2 ) e n t cos(n 1 2 t) + T2 n 1 2 sin(n 1 2 t)

Il est ncessaire aussi de xer une valeur pour n : la pulsation naturelle ou propre de la e ref ref ; PLL est comprise entre de telle mani`re que le bruit de la PLL puisse tre ltr e e e 100 10 correctement : par cette mthode, il est donc ncessaire de faire une analyse en bruit du syst`me e e e e avant de xer la valeur de n . On peut aussi tracer pour direntes valeurs de n et pour une valeur de x, la rponse frquentielle du syst`me comme le montre la gure 1.14. e e e e Pour dterminer les valeurs du ltre, on peut aussi utiliser la reprsentation e e graphique de la marge de phase. Dans lexpression de la fonction de transfert en boucle ouverte, Ho (p) B(p) = KD Kv (1 + T2 p) T1 2 C1 N(1 + T1 p) T2

on peut constater que le terme de phase dpend dun seul ple et dun seul zro, ce qui permet e o e den dduire lexpression de la marge de phase du syst`me : e e M = tan1 ( T2 ) tan1 ( T1 ) + 180 En drivant lexpression de la marge de phase et en galisant lexpression ainsi obtenue ` la e e a valeur 0, on obtient la frquence fn ou la pulsation n correspondant au point dinexion de e

40

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

Frquence (en Hz)

10.4 10.3 10.2 10.1 10 9.9 9.8 9.7 9.6 9.5 9.4 x 10
9

=0.1

=0.3 =0.5

=0.9 =0.7

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6 x 10

7
5

Temps (en seconde)

Fig. 1.13 Reprsentation graphique de la frquence de sortie de la PLL en fonction du temps pour e e direntes valeurs de e

1.06

x 10

10

1.75 MHz 1.5 MHz 0.75 MHz

1.04

0.5 MHz

frquence (en HZ)

1.02

1 MHz
0.98

1.25 MHz

0.96

0.94

0.2

0.4

0.6

0.8

1.2

1.4

1.6

1.8 x 10

2
5

temps (en seconde)

Fig. 1.14 Reprsentation graphique de la frquence de sortie de la PLL en fonction du temps pour e e e ` direntes valeurs de n et pour une valeur de gale a 0.7 e

 ` ` 1.4. SYNTHETISEUR DE FREQUENCES A DIVISION ENTIERE phase obtenu avec les constantes de temps T1 et T2 : T2 dM T1 = =0 d 1 + (n T2 )2 1 + (n T1 )2 On en dduit : n = e

41

1 . Pour assurer la stabilit de la boucle, nous voulons que la marge e T1 T2 de phase soit maximale quand le module du gain en boucle ouverte est gal a 1. Ce qui donne : e ` C1 = KD Kv T1 1 + T2 p 2 n N T2 1 + T1 p

Maintenant que la largeur de bande de la boucle n et la marge de phase M sont spcies, e e limpdance du ltre et lquation prcdente dnissant C1 nous permettent de calculer les e e e e e deux constantes de temps T1 et T2 .

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T1 =

cos1 M tan M 1 et T2 = 2 n n T1

Pour nir, connaissant les constantes T1 , T2 et n , on peut en dduire les valeurs C1 , C2 et e R2 du ltre : C1 = T1 KD Kv 2 T2 n N T2 1 T1 1 + (n T2 )2 1 + (n T1 )2

C2 = C1 R2 = T2 C2

ii Boucle dordre 4 Rappel de la fonction de transfert du ltre : F3 (p) = 1 + R2 C2 p p [p2 C1 R2 C2 R3 C3 + p (R2 C2 C3 + C1 R2 C2 + C1 R3 C3 + C2 R3 C3 ) + C1 + C2 + C3 ]

On peut rcrire la fonction de tranfert F3 (p) en fonction de F2 (p) : ee F2 (p) F3 (p) = 1 C3 p 1 C3 p

F2 (p) + R3 +

Le ple qui appara lorsque lon ajoute le ltre passe-bas supplmentaire compos de R3 et C3 o t e e doit tre plus faible que la frquence de rfrence, dans le but dattnuer de mani`re signicative e e ee e e

42

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

les ( spurious ) dont on a parl prcdemment, mais doit tre au moins cinq fois plus important ( ) e e e e que la largeur de bande n , sinon la boucle sera assurment instable. On choisira C1 10 C3 , de e e e telle faon que le ple T3 ninteragisse pas avec T1 et T2 , et de la mme mani`re, nous prendrons c o R3 au moins deux fois plus petite que R2 . En posant la nouvelle constante de temps T3 = R3 C3 , lquation du gain en boucle ouverte scrit : e e Ho (p) B(p)|ordre 4 = 1 KD Kv (1 + T2 p) T1 2 C1 N (1 + T1 p) T2 1 + T3 p

On peut alors crire une approximation de lexpression de la marge de phase M (p) : e M (1 + T2 )(1 T1 )(1 T3 ) Apr`s de multiples manipulations purement mathmatiques, lquation caractristique de la e e e e

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boucle dordre 4 scrit [21]: e p2 + 2 tan(M )(T1 + T3 ) 1 p =0 2+T T (T1 + T3 ) (T1 + T3 )2 + T1 T3 1 3

De l`, on peut en dduire la nouvelle largeur de bande n de la boucle dordre 4 : a e tan(M )(T1 + T3 ) n = (T1 + T3 )2 + T1 T3 (T1 + T3 )2 + T1 T3 1+ 1 [tan(M )(T1 + T3 )]2

On peut donc en dduire les valeurs C1 , R2 , C2 , R3 et C3 du ltre de boucle dordre 4 : e T1 KD Kv C1 = T2 n2 N C2 = C1 R2 = T2 C2 T2 1 T1

2 1 + n2 T2 2 2 (1 + n2 T1 )(1 + n2 T3 )

On peut visualiser la convergence de la frquence de sortie de la boucle dordre 4 vers la e frquence f2 = 10 GHz en fonction du temps : e
3

f (t) = f2 +
i=0

Ai epi t

1 + R2 C2 pi

avec pi , les dirents ples du syst`me. e o e

 ` 1.5. ETUDE DU BRUIT DE PHASE DE LA BOUCLE A VERROUILLAGE DE PHASE43

Frquence (en Hz)
1.1 1.08 1.06 1.04 1.02 1 0.98 0.96 0.94 0.92 x 10
10

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0.9

2 x 10
4

Temps (en seconde)

Fig. 1.15 Reprsentation graphique de la frquence de sortie de la PLL en fonction du temps pour des e e valeurs de n , C1 , R2 , C2 , R3 et C3 donnes e

1.5

Etude du bruit de phase de la boucle ` verrouillage a de phase

La modlisation du bruit de phase rsiduel des fonctions MMICs composant un synthtiseur e e e de frquences bas sur une boucle a verrouillage de phase (comparateur de phase, VCO, diviseur e e ` de frquence) est essentielle a lestimation du bruit de phase total en sortie du syst`me. Les e ` e ralisations de fonctions numriques obligent une remise en question des techniques de simue e lation de bruit de phase des fonctions analogiques habituelles an de les adapter aux circuits numriques. e Dans un premier temps, nous ferons un bilan des techniques de simulation existantes du bruit de phase ` partir dun logiciel de simulation temporelle (Spectre RF) appliqu sur des a e oscillateurs. Par la suite, une extension de ces techniques sera propose an de prendre en e charge la simulation du bruit de phase des fonctions numriques. e

1.5.1

Environnement Cadence - (( ArmaTM Spectre RF ))

( ArmaTM Spectre RF ) fait partie dun ensemble de logiciels qui sint`gre dans Cadence ( ) e Analog Design Environment. Il permet deectuer des analyses priodiques de conceptions e analogiques et radiofrquences. Il est capable de simuler des circuits tels que des oscillateurs, e

44 mixers, multiplieurs, diviseurs, . . . 1.5.1.1

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

Principales fonctions utilises e

i Analyse PSS (Periodic Steady State) Lanalyse PSS calcule ltat priodique de la rponse dun circuit par une simulation tempoe e e relle indpendante des constantes de temps du circuit. Elle peut traiter des circuits autonomes e (non pilots, par exemple des oscillateurs) et des circuits non autonomes (pilots, par exemple e e des diviseurs). Une analyse PSS comporte deux phases : une phase transient qui initialise le circuit une phase qui calcule ltat stable priodique de la solution e e Lalgorithme simule une priode de la frquence commune, et continue les itrations jusqu` e e e a ce que les tensions et les courants au dpart et a la n de la priode respectent le crit`re de e ` e e convergence. ii Analyse PNOISE (Periodic NOISE) Lanalyse PNOISE, contrairement aux analyses de bruit conventionnelles, calcule les eets de la conversion de frquence. Elle produit toutes les contributions de bruit ` la frquence de e a e sortie spcie. Cette analyse utilise les rsultats de lanalyse PSS qui calcule la rponse du e e e e signal priodique, puis dtermine le bruit rsultant. e e e Le bruit de phase tudi par la suite est dtermin par cette analyse. e e e e

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1.5.2

Bruit de phase

Le bruit de phase, appel aussi SSBPN (Single Side Band Phase Noise - le bruit est e considr symtrique de chaque ct de la porteuse) est un rapport de puissance. Il sagit ee e oe du rapport de la puissance dans une bande passante 1 Hz dune frquence fm loigne de la e e e porteuse ` la puissance de la porteuse elle-mme. a e Sur la gure 1.16, on peut observer un certain nombre de variables et dunits : e Pn dBc/Hz : dB par rapport a la porteuse par Hz = 10 log ` ; Pc ` e e Pn : puissance du bruit a un cart de frquence f dans une bande passante de 1 Hz ; Pc : puissance de la porteuse. Le bruit de phase des oscillateurs est un param`tre essentiel pour le concepteur de sources a e ` haute puret spectrale et constitue lun des principaux crit`res lors du choix dun syst`mes e e e [1,2]. Lorsque nous parlons de haute puret spectrale, cela signie faible bruit de modulation e damplitude ou de frquence. En gnral, le bruit de modulation damplitude est trs faible et e e e e

 ` 1.5. ETUDE DU BRUIT DE PHASE DE LA BOUCLE A VERROUILLAGE DE PHASE45

Fig. 1.16 Description du bruit de phase

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on ne soccupe alors que de la uctuation en frquence de loscillateur do` le terme ( bruit de e u ( ee frquence ) f qui sexprime en Hz/ Hz. Mais souvent, nous prfrons exprimer la modulation e ) de frquence en terme de phase. Pour un signal modul en frquence, avec une frquence de e e e e modulation fm , la modulation de phase correspondante scrit : e = f fm

Par analogie, pour une modulation alatoire, les densits spectrales de uctuations de phase et e e de frquence sont relies par : e e Sf S = 2 fm o` , Sf reprsente la densit spectrale de uctuations de frquence (en Hz2 /Hz) et S reprsente u e e e e la densit spectrale de uctuations de phase (en dBrad/Hz). e An de mieux comprendre lorigine du gabarit du bruit de phase, il appara ncessaire t e didentier et de sparer les direntes contributions des lments constitutifs de la boucle, en e e ee fonction de la synth`se choisie. e

1.5.3

Bruit dans les circuits

Les sources de bruit peuvent tre classes en deux catgories selon leurs origines : e e e bruits ( (ultimes) ou bruits ( ) (blancs) : bruit thermique et bruit de grenaille. Ces deux types ) de bruit sont appels ( e (ultimes) ou ( ) (blancs) car ils proviennent de la physique mme des ) e matriaux, ils ne dpendent pas de la qualit des composants. On ne peut jamais les e e e liminer, on ne pourra quoptimiser leur contribution. e bruits en ( exc`s ) : bruit icker et bruit en crneaux. Ces deux types de bruit sont appels ( e ) e e en ( exc`s ) car ils dpendent de la qualit des composants, notamment de la ( propret ) ( e ) e e ( e ) des tats de surface. Pour un mme processus de fabrication, on pourra observer une large e e

46

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL dispersion du niveau de ces bruits.

1.5.4

Bruit thermique

Il est galement nomm bruit de rsistance, ou bruit Johnson, du nom du physicien Johnson e e e qui la mis en vidence en 1927. Ltude thorique en a t faite en 1928 par Nyquist : quand e e e ee un corps est port ` une certaine temprature, les noyaux atomiques mais surtout les lectrons ea e e qui le composent sont agits et dots dune vitesse en moyenne nulle (ils ne vont en moyenne e e dans aucune direction particuli`re), mais dont la moyenne quadratique est proportionnelle au e produit de la temprature et de la constante de Boltzmann. e Pour une rsistance R porte ` la temprature T, la densit spectrale de puissance du bruit e e a e e vaut : e Sb (f ) = 4 k T R (unit Volt2 /Hz )

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K : constante de boltzmann= 1,38.1023 J/ K. T : temprature absolue. e R : valeur de la rsistance. e Ce bruit est dit blanc, par analogie avec la lumi`re visible, car toutes les frquences sont e e galement reprsentes dans le spectre. Cela nest pas rigoureusement exact (lnergie transe e e e porte par un tel signal serait innie), mais cette approximation est tout ` fait valable dans les e a domaines de frquences o` lon travaille habituellement. e u

1.5.5

Bruit de grenaille (ou bruit schottky)

Egalement nomm ( e (shot noise) il est caus par des discontinuits du dbit des porteurs ), e e e de charge, dues ` des eets quantiques. Il est modlis par une source de courant, place en a e e e parall`le du composant idal non bruyant, et de densit spectrale de puissance gale a : e e e e ` e Si (f ) = 2 q I (unit A2 /Hz ) q : charge de llectron (= 1,602.1019 C). e I : courant moyen qui parcourt le composant.

1.5.6

Bruit icker (rose ou de scintillement)

Il est toujours prsent dans les composants actifs et dans certains composants passifs. Ses e origines sont varies : il peut tre d ` des impurets dans le mat`riau pour un transistor, e e u a e e qui lib`rent alatoirement des porteurs de charge, ou bien ` des recombinaisons lectron-trou e e a e parasites. Ce bruit peut tre reprsent par une source de tension ou une source de courant. Il e e e

 ` 1.5. ETUDE DU BRUIT DE PHASE DE LA BOUCLE A VERROUILLAGE DE PHASE47 est caractris par la loi de variation de sa densit en f 1 . La pente de ce spectre est souvent e e e exprime en dB par dcade (10 dB/dcade) ou en dB par octave (3 dB/octave). La densit e e e e spectrale est de la forme : I S1/f (f ) = K (unit A2 /Hz ) e f avec 0,5 < < 2 et 0,8 < < 1,3 o` tant le plus souvent voisin de 1. u e K est une caractristique du composant et I le courant moyen qui le traverse. e Une reprsentation Log-Log permet de reconna aisment ce type de bruit. e tre e

1.5.7
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Bruit en crneaux (bruit (( popcorn )) ou crpitement) e e

Lorigine de ce bruit est mal comprise. Il semblerait li ` la contamination par des ions e a mtalliques des semi-conducteurs qui composent les lments actifs. Ce bruit est appel ( bruit e ee e ( en crneaux ) car les formes donde quil produit ressemblent ` des signaux carrs bruits, de e ) a e e frquence variable. e La plus grande partie du spectre de ce bruit se situe dans le domaine des frquences audibles. e La densit spectrale de puissance est de la forme : e Scrpitement (f ) = K e 1+ I
f fc 2

(unit A2 /Hz ) e

o` 0,5 < < 2, la frquence de coupure fc et la constante K tant les caractristiques du u e e e composant.

1.5.8

Densit spectrale du bruit dun circuit lectronique e e

Pour estimer le bruit total dun circuit, il faut faire la somme des sources de bruit prcdemment e e dnies (en puissance ou densit spectrale). Si la tension de bruit na pas subi de ltrage, sa e e densit spectrale prsente la forme gnrale dun bruit blanc et dun bruit icker : e e e e S(f ) = K1 + K2 f

Il est possible de dnir une frquence de coupure fc appele frquence de coupure ( icker ) e e e e ( ) telle que : fc S(f ) = K 1 + f

48

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

ref

K d(p)

d
id

F(p)

f
vf

2 K vco p

vco

div

1 N

Fig. 1.17 Reprsentation de la PLL dans le domaine frquentiel e e

1.5.9

Bruit de phase de la boucle ` verrouillage de phase avec un a dtecteur phase/frquence et un diviseur numriques e e e

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An de mieux comprendre lorigine du bruit de phase dune source hyperfrquence, il ape para ncessaire didentier et de sparer les direntes contributions des lments constitutifs t e e e ee de la boucle, en fonction de la synth`se choisie [22, 23, 13] . Dans une premi`re tape, lexe e e pression du spectre de bruit de phase en sortie de boucle est tablie en ne considrant que les e e fonctions du VCO et de la rfrence (oscillateur ` quartz). Dans la suite du dveloppement, les ee a e contributions du diviseur, du comparateur phase/frquence associ ` la pompe de charges et e ea du ltre utiliss pour lasservissement en frquence et en phase sont pris en compte. e e

1.5.10

Contributions de la rfrence et du VCO ee

Le calcul du bruit de phase est bas, dans un premier temps, sur les contributions suivantes : e e e Svco : densit spectrale unilatrale de bruit de phase du VCO libre, e e Sdiv : densit spectrale unilatrale de bruit de phase en sortie du diviseur, e e Spfd+pc : densit spectrale unilatrale de bruit de phase en sortie de la pompe de charges associ au dtecteur phase/frquence, e e e e e Sltre : densit spectrale unilatrale de bruit de phase en sortie du ltre, e e ee Sref : densit spectrale unilatrale de bruit de phase de loscillateur de rfrence, e e Spll : densit spectrale unilatrale de bruit de phase en sortie de boucle, vco (domaine frquentiel) ou vco (domaine temporel) : uctuations instantanes de phase e e du VCO en rgime libre, e ref (domaine frquentiel) ou ref (domaine temporel) : uctuations instantanes de phase e e de la rfrence, ee e e a s (domaine frquentiel) ou s (domaine temporel) : uctuations instantanes de phase ` la sortie de la PLL, e Kd : sensibilit du comparateur (en Arad1 ), e Kvco : sensibilit du VCO (en HzV1 ),

 ` 1.5. ETUDE DU BRUIT DE PHASE DE LA BOUCLE A VERROUILLAGE DE PHASE49 f (t) : fonction de transfert du ltre de boucle dans le domaine temporel. Compte tenu de ces notations, le courant de correction a la sortie du comparateur de phase ` scrit : e s Ip ref avec Kd = N 2 Une premi`re simplication consiste a supposer que dans lquation prcdente, la quantit e ` e e e e s ref reste toujours susamment petite pour que lon puisse remplacer le sinus par larc N correspondant, soit : s id (t) = Kd ref N id (t) = Kd sin La tension en sortie du ltre de boucle scrit : e

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vf (t) = id (t) h(t) Rappelons que le ltre se comporte comme un convertisseur courant-tension. La tension vf (t) gn`re alors une correction de phase, c , dont lvolution scrit : e e e e dc = Kvco vf (t) dt qui peut scrire, dapr`s les quations prcdentes qui dnissent id (t) et vf (t) : e e e e e e dc = Kvco Kd dt Or s ref N f (t)

dc est li aux uctuations de frquence du VCO par la relation : e e dt ds dvco dc = dt dt dt

Ce qui permet dcrire : e dvco ds = Kvco Kd dt dt s ref N f (t)

La prsence du produit de convolution dans lquation la rend peu maniable. On ralise donc e e e une transforme de fourier des deux membres de lquation an de permettre une analyse dans e e e le domaine frquentiel. Soient s , vco , ref les transformes de Fourier respectives de s , vco e et ref . Lquation scrit alors dans le domaine frquentiel : e e e p s (p) = p vco (p) Kv Kd p s (p) 2 Kvco p ref (p) p f (p) avec Kv = N p

50

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

Le gain en boucle ouverte du syst`me est dni par la relation : e e GBO (p) = La relation devient alors : s (p) = 1 N GBO (p) vco (p) + ref (p) 1 + GBO (p) 1 + GBO (p) Kv Kd F (p) Np

La densit spectrale de bruit de phase de la boucle scrit nalement, en supposant que les e e contributions individuelles de bruit ne sont pas corrles : ee
rref+vco (p) = Spll

1 N GBO (p) Svco (p) + Sref (p) 1 + GBO (p) 1 + GBO (p)

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La prpondrance des contributions du VCO et de la rfrence au spectre de bruit de phase e e ee global de la boucle est donc directement lie ` la valeur du gain en boucle ouverte GBO (p). Il e a appara dj` clairement que des valeurs leves de ce facteur tendent ` rendre ngligeable la t e a e e a e contribution du VCO et prpondrante celle de la rfrence dgrade par le rang de la division e e ee e e utilis. Nous prsenterons dans le chapitre IV les spectres en bruit du VCO et de la rfrence e e ee concernant les PLLs ralises durant la th`se, ainsi que leurs contributions a la sortie de la e e e ` PLL.

1.5.11

Contribution en bruit du diviseur

Deux processus de bruit concernant le diviseur sont a considrer : ` e le bruit de phase en entre du diviseur subit un processus qui abaisse le spectre associ e e dun facteur 20log(facteur de division considr). On note donc que le bruit des derniers ee tages de division, gnralement raliss en logique CMOS, est tr`s souvent prpondrant. e e e e e e e e Le bruit des diviseurs de plus haut niveau est sensiblement rduit par les divisions sucese sives. Cette armation est dautant mieux vrie que le rang de division total est lev, e e e e condition que lon retrouve dans notre application et qui est dtaille dans le chapitre II. e e le bruit propre du diviseur : tr`s peu de publications font tat de rsultats de mesures e e e concernant le bruit de phase des diviseurs. Dun point de vue thorique, ce bruit est e tra e comme un bruit de phase de forme quivalente a une source de bruit de rfrence. t e ` ee Sa contribution scrit : e
div Spll (p) =

NGBO (p) Sdiv (p) 1 + GBO (p)

o` Sdiv (p) est le spectre de bruit du dernier diviseur de la boucle. u

 ` 1.5. ETUDE DU BRUIT DE PHASE DE LA BOUCLE A VERROUILLAGE DE PHASE51

R2 C1 C2

e2

vf

Fig. 1.18 Calcul du bruit de la rsistance R2 dans un ltre du 2e ordre e

1.5.12

Bruit du dtecteur phase/frquence associ ` la pompe de e e ea charge

Le bruit de lassociation ( etecteur phase/frquence et pompe de charge) est rfrenc ` la (d e ) ee ea e ` sortie de la pompe de charges et sexprime en I/ Hz. En considrant ce bruit identique a un

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bruit de rfrence, on obtient : ee

pfd+pc Spll (p)

NGBO (p) 1 = 2 Kd 1 + GBO (p)

Spfd+pc (p)

1.5.13

Bruit du ltre de boucle

Nous avons voulu calculer le bruit gnr par chacune des rsistances rencontres dans le e ee e e ltre, pour ensuite le comparer aux simulations ralises avec Spectre sous Cadence. Deux types e e de ltre seront utiliss pour la conception des PLLs (cf. g 1.9). e Les rsistances de chacun des ltres de boucle ont une tension de bruit thermique gale a e e ` 4 k T R. Le bruit de chaque rsistance se retrouve en entre du VCO ltr par une fonction e e e

dpendant de la fonction de transfert du ltre de boucle. e

1.5.13.1

Calcul du bruit pour le ltre du 2e ordre

Par le calcul, on obtient : C2 C1 + R2 C2 C1 p C2 1+ C1 + R2 C2 C1 p

Vf h(p) = = e2

On en dduit, par le calcul, le bruit du ltre qui est prsent en entre du VCO : e e e e vnR (p) = 4 k T R2 Vf e2

52
R3 R2 C1 C2

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

R3 R2

e3
C3 Vf

e2

C3

Vf

C1 C2

Bruit de la rsistance R2, vnr2

Bruit de la rsistance R2, vnr3

Fig. 1.19 Calcul du bruit de la rsistance R2 et R3 dans un ltre du 3e ordre e

1.5.13.2

Calcul du bruit pour le ltre du 3e ordre

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Pour le ltre du 3e ordre (cf. gure 1.9-(b)), on doit calculer la contribution en bruit de chacune des rsistances R2 et R3 : e

1.5.13.3

Calcul du bruit de la rsistance R2 e Vf 1 = e2 1 + R3 C3 p 1 1 + R2 + 1 C2 p Vf e2 C1 p + C3 p 1 + R3 C3 p

h(p) =

vnR2 (p) =

4 k T R2

1.5.13.4

Calcul du bruit de la rsistance R3 e Vf 1 = e3 1 + R3 C3 p 1 1+ 1 1 + R3 C3 p C2 p C1 p + C3 p 1 + R2 C2 p 4 k T R3 Vf e3

h(p) =

vnR3 (p) =

Le bruit total d aux rsistances du ltre de boucle est gal a la somme quadratique des u e e ` bruits des deux rsistances : e vnR (p) = vn2 2 (p) + vn2 3 (p) = R R Sltre (p)

 ` 1.5. ETUDE DU BRUIT DE PHASE DE LA BOUCLE A VERROUILLAGE DE PHASE53

Influence en bruit de la rsistance R2

Influence en bruit de la rsistance R3

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Fig. 1.20 Calcul du bruit de la rsistance R2 et R3 dans un ltre du 3e ordre e

Nous pouvons donc en dduire la contribution en bruit du ltre en sortie de la PLL : e

ltre Spll (p) =

20Log(vnr)

1 Kd F (p)

N GBO (p) 1 + GBO (p)

Sltre (p)

1.5.14

Expression du spectre de bruit de phase global

Le spectre de bruit de phase global scrit nalement : e Spll = 1 NGBO (p) NGBO (p) Svco (p) + Sref (p) + Sdiv (p) 1 + GBO (p) 1 + GBO (p) 1 + GBO (p)
2 2 2 2 2

1 NGBO (p) 1 Spf d+pc (p) + + 2 Kd 1 + GBO (p) Kd F (p)

NGBO (p) Sltre (p) 1 + GBO (p)

A ce niveau du dveloppement, il est ncessaire de donner une interprtation de lvolution e e e e du spectre de bruit de phase de la PLL en fonction de lvolution du gain de boucle ouverte e e ee GB O(p). Les deux valeurs extrmes de GB O(p) sont ainsi considres : |GB O(p)| + : cette situation est la plus vraisemblable lorsque lon travaille dans le domaine des frquences microondes, compte tenu de la valeur leve de la sensibilit du VCO, Kvco e e e e (plusieurs centaines de MHz par Volt). Dans ce cas, le VCO est tr`s fortement verrouill par la e e e e boucle de phase sur la rfrence. On a alors, compte tenu de lquation de Spll (p) prcdemment ee e

54

` CHAPITRE 1. SYNTHESE DE FREQUENCES : LA PLL

SPLL(f)

111111111 000000000 111111111 000000000 de la rfrence augment de 20log(N) pente en f 3 111111111 000000000 111111111 000000000 111111111 000000000 111111111 000000000 111111111 000000000 111111111 000000000 1111111111111111111111111111111111111 0000000000000000000000000000000000000 1111111111111111111111111111111111111 0000000000000000000000000000000000000 pente en f 2du VCO 1111111111111111111111111111111111111 0000000000000000000000000000000000000 1111111111111111111111111111111111111 0000000000000000000000000000000000000 1111111111111111111111111111111111111 0000000000000000000000000000000000000 1111111111111111111111111111111111111 0000000000000000000000000000000000000 1111111111111111111111111111111111111 0000000000000000000000000000000000000 1111111111111111111111111111111111111 0000000000000000000000000000000000000 111111111 000000000
Bande passante

fB

log(f)

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influence en bruit PFD+PC, du filtre et du diviseur

plancher de bruit de la PLL

Fig. 1.21 Spectre thorique du bruit de phase en sortie de la PLL e

tablie : e Spll = |N|

2

1 1 Sltre (p) Sref (p) + Sdiv (p) + 2 Spfd+pc (p) + Kd Kd F (p)

2

GBO (p)

lim

N GBO (p) 1 + GBO (p)

GBO (p)

lim

N 1+ 1 GBO (p)

= |N|2

Le spectre de bruit de phase rsultant est compos de la somme des spectres de chaque bloc de e e la PLL, sauf VCO, dgrads par le facteur de division N. Cette dgradation se traduit sur un e e e trac logarithmique par une lvation du spectre de bruit dun facteur 20 log(N). Le spectre e ee rsultant prsente donc un plancher de bruit, lorsque la boucle est verrouille, en dessous duquel e e e il est impossible de descendre. Le facteur de division global de la boucle est donc un lment ee dterminant de la contribution en bruit de phase de la rfrence et des diviseurs. On remarque e ee que les contributions de la rfrence et des diviseurs du dernier tage sont quivalentes. Il est ee e e donc aussi important de soigner le choix des diviseurs que de la rfrence pour optimiser les ee performances en bruit de phase de la PLL. e |GB O(p)| 0 : Lquation devient : Spll (p) = Svco (p). Ceci signie que le VCO nest plus verrouill sur la rfrence. Le bruit de phase de la PLL est alors celui du VCO. e ee Sur la gure 1.21, nous proposons un graphe rcapitulatif des direntes contributions en e e bruit de phase. Tant que la frquence est tr`s infrieure ` la frquence de coupure du ltre e e e a e e ee de boucle fB , la densit spectrale du signal de sortie recopie le bruits de la rfrence et du

1.6. CONCLUSION

55

e diviseur, multipli par N 2 . Juste avant la frquence fB , apparaissent les bruits du VCO, du e 1 dtecteur phase/frquence et du ltre. Au-del` de fB , le bruit du VCO en 2 rappara et e e a e t f forme le plancher de bruit du spectre de bruit de phase de la PLL. Le calcul analytique du spectre de bruit de phase de la PLL permet de dterminer quae litativement les crit`res ` respecter pour obtenir un spectre de bruit optimis. Il permettra e a e de savoir si les rsultats obtenus en simulation et en mesure sont en accord avec la thorie et e e ventuellement, permettra de comprendre les probl`mes rencontrs ou de constater les perfore e e mances du syst`mes. Les simulations et les mesures de la PLL enti`re sont prsentes dans le e e e e chapitre IV. Dans les chapitres II et III seront abords respectivement la conception du divie seur introduit dans le retour de boucle et du dtecteur phase/frquence associ ` la pompe de e e ea charge.

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1.6

Conclusion

La solution propose, base sur lutilisation dune boucle ` verrouillage de phase (ou PLL), e e a appara comme la plus intressante pour rduire sensiblement la masse et lencombrement de la t e e source si toutes les fonctions hyperfrquences sont ralises en MMIC. Dans un premier temps, e e e les direntes techniques de synth`se de frquences ont t prsentes. Nous avons opt pour une e e e ee e e e PLL a division enti`re car le but est dintgrer des blocs innovants participant ` la synth`se, ` e e a e capables de fonctionner ` tr`s hautes frquences (10 GHz et 20 GHz). Nous avons abord a e e e une description qualitative la plus compl`te possible de la PLL pour permettre une approche e physique de ce que reprsente lasservissement de phase et ses avantages dun point de vue e puret spectrale dans les domaines de lmission/rception radiofrquence ou hyperfrquence ; e e e e e nous avons encha e sur une description analytique ncessaire ` tous les concepteurs de syst`me. n e a e Nous avons enn tabli analytiquement la rponse en terme de bruit de phase de la PLL en e e fonction des direntes contributions mises en jeu. Dans les chapitres suivants, nous allons e tudier et concevoir chacun des blocs de la PLL, les optimiser ou proposer des structures e originales, pour pouvoir comparer alors les rsultats exprimentaux a toute la thorie expose e e ` e e dans ce chapitre.

Bibliographie
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56

` SYNTHESE DE FREQUENCES : LA PLL

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Chapitre 2
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Synthtiseur de frquence : e e Diviseur de frquence programmable e

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2.1. INTRODUCTION

61

2.1

Introduction
a necessit de disposer de gnrateurs de signaux dont la frquence serait a la fois e e e e `

tr`s stable (insensible aux perturbations extrieures, drivant peu dans le temps, . . . ), e e e et pourrait tre modie au gr de lutilisateur, a permis de dgager le concept de synth`se de e e e e e

frquence. Un synthtiseur de frquence doit tre capable de rpondre ` trois crit`res : e e e e e a e une excellente stabilit ; e des possibilits de modulation ; e un choix ais de la frquence. e e La boucle a verrouillage de phase rpond a la demande en respectant les trois crit`res ` e ` e prcdents [1, 2]. Le rle de la boucle a verrouillage de phase utilisant un diviseur de frquence e e o ` e dans la boucle de contre-raction consiste a rguler la frquence de loscillateur ` tension come ` e e a mande (VCO) en forant lgalit (dtecte par le comparateur de phase) entre la frquence e c e e e e e e ee de sortie du diviseur fs /N et la frquence de rfrence fe . Dans ce chapitre, nous aborderons la conception du diviseur programmable par N dans deux technologies direntes provenant de STMicroelectronics : ces circuits seront capables e de fonctionner ` haute frquence, plus prcisment ` 10 GHz avec la technologie siliciuma e e e a germanium 0,35 m (BiCMOS6G) et a 20 GHz avec la technologie silicium-germanium 0,25 m ` (BiCMOS7). Chacune de ces frquences correspond en fait ` la limite de la validation des e a mod`les de la technologie qui lui est associe. e e

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2.1.1

Multiplication de frquence e

La multiplication de frquence par un entier N peut tre obtenue soit par introduction du e e signal dans un lment non-linaire, suivie du ltrage de lharmonique convenable (ici de rang ee e N), soit par lutilisation dune PLL prsentant un diviseur de frquence par N dans la cha e e ne de retour 1 . La premi`re mthode ne peut convenir que pour des valeurs de N gales a quelques units, e e e ` e tandis que la seconde permet datteindre des taux de multiplication dpassant le millier. Comme e expliqu dans le chapitre 1 : e fs fe = , soit fs = N fe N La plage de poursuite de la boucle doit videmment englober lensemble des frquences possibles. e e Un taux de multiplication ou de division de frquence rglable par loprateur sobtient par e e e lutilisation dans le diviseur dun compteur programmable comptant jusqu` N (ou dcompteur a e charg en dbut de cycle par N 1 dont on dtecte le passage par 0). e e e
1. Dune mani`re gnrale, lintroduction dun oprateur quelconque dans une boucle de contre-raction e e e e e ` e permet de crer loprateur inverse 1 . Ainsi, a partir dune division de frquence, on est capable dobtenir e e une multiplication de frquence. e

62

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

in

Prdiviseur P/P+1
M

COMPTEUR C1
Chg A

COMPTEUR C2
Chg C

out

N = A(P+1) + (CA)P = CP + A P+1 ... A C

Fig. 2.1 Principe de fonctionnement dun diviseur numrique programmable e

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...

P+1

... CA

...

Nous avons donc opt pour un diviseur numrique programmable permettant a la fois dobe e ` tenir des facteurs de division levs et de travailler sur une large bande frquentielle. e e e

2.1.2

Diviseur ` double module ou compteur ` chappement ou a a e (( prescaler ))

Le circuit comprend un prdiviseur en logique ECL pouvant diviser soit par P , soit par e P + 1, et deux dcompteurs C1 et C2 programmables en logique CMOS. Le diviseur ` double e a module (cf. gure 2.1) est un diviseur programmable capable de gnrer un facteur de division e e lev [3, 4, 5]. e e Son fonctionnement est le suivant : au dpart les dcompteurs C1 et C2 sont chargs par e e e deux nombres A et C rpondant ` la condition C > A et le prdiviseur divise par P +1. D`s que e a e e le dcompteur C1 se vide, sa sortie passant ` ltat bas reste bloque et va forcer le prdiviseur e a e e e e a a ` diviser par P . Le dcompteur C2 va poursuivre son dcomptage jusqu` ce que son contenu e soit nul. Sa sortie passe alors a ltat bas ce qui provoque la recharge des compteurs et le cycle ` e ` recommence. Soit Tvco la priode du signal issu de loscillateur contrl en tension. A la sortie e oe du prdiviseur, la priode devient gale a Tvco (P + 1). Le temps de dcomptage de C1 est gal e e e ` e e e e ` e a ` Tvco A (P + 1). Lorsque celui-ci a termin, la priode a la sortie du prdiviseur devient Tvco P ,

 2.2. PROPRIETES DES CIRCUITS LOGIQUES

63

e ` e do` une dure du comptage de C2 gale a Tvco (C A) P . La dure totale du cycle est par u e consquent gale a : e e ` Tvco A (P + 1) + Tvco (C A) P Ltude du fonctionnement montre que lon obtient un rapport de division N : e N = A (P + 1) + (C A) P = C P + A avec A, nombre entier compris dans lintervalle [0; P [, et C > A. La frquence de sortie fs est donc gale : e e fs = (C P + A) fe On ralise ainsi un diviseur programmable en dissociant les dicults que sont la proe e

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grammation dun ct et le fonctionnement a haute frquence de lautre : le prdiviseur (tage oe ` e e e critique) fonctionne a haute frquence et est faiblement programmable (choix simple, P ou ` e P + 1), et les compteurs ou dcompteurs CMOS fonctionnent ` basse frquence et permettent e a e la programmation compl`te du diviseur. e Pour raliser le prdiviseur par P et P + 1, on conoit tout dabord la cellule de base : le e e c diviseur numrique par 2. Par la suite, nous traiterons le prdiviseur P/P + 1 et le diviseur e e programmable complet par N.

2.2

Proprits des circuits logiques e e

Marges de bruit et prcautions ` prendre e a

2.2.1

Une famille logique est un ensemble de produits permettant de raliser des fonctions logiques. e Ces produits peuvent tre des circuits intgrs monts en bo e e e e tier ou des portes implantes dans e une puce de silicium. Les niveaux logiques haut et bas ainsi que la vitesse de fonctionnement sont alors dnis pour une famille donne. Pour illustrer ces propos, prenons comme exemple la e e logique CMOS 2 : la famille CMOS dnit deux niveaux lectriques pour les deux tats logiques e e e ( 0 ) et ( 1 ) La frquence maximale de fonctionnement est de lordre de quelques centaines ( ) ( ). e de MHz pour les technologies utilises dans ces travaux de th`se. Les niveaux logiques peuvent e e varier avec la temprature et a cause des dispersions technologiques, et de ce fait, il faut e ` considrer quun niveau logique nest pas associ ` une valeur prcise mais ` un ensemble de e ea e a valeurs possibles. La gure 2.2 reprsente les valeurs possibles en sortie dune porte logique. e e e Elles varient entre Vmin et VSB 3 pour ltat bas et entre VSH 4 et Vmax pour ltat haut. Une
2. Complementary Metal Oxyde Semiconductor. 3. Tension limite reprsentant ltat bas en sortie dune porte logique e e 4. Tension limite reprsentant ltat haut en sortie dune porte logique e e

64

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

Tension (V) Vmax 00000000000000 11 1111 111 1111 00 0000 000 0000 11111 111 111 11 00000 000 000 00 11111111111111 11 11 111 111 00 00 000 000 11 111 111 111 00 000 000 000 111 111 000 000 11111111111111 00000000000000 11 1111 111 1111 00 0000 000 0000 11111 111 111 11 00000 000 000 00 11 11 111 11111 00 00 000 00000 11 111 111 111 00 000 000 000 111 111 000 000 11 1111 111 1111 1 00 0000 000 0000 0 11111111111111 00000000000000 111111 111 1111 000000 000 0000 1111 111 111 11 0000 000 000 00 1111 111 111 0000 000 000 111 111 111 000 000 000 11111111111111 00000000000000 11 11 111 111 11 11 11 111 111 1 00 00 000 000 0 11 111 111 00 000 000 11 111 111 00 000 000 111 000 111 111 000 000 V 00 00 000 000 00 porte logique 2 entre

sortie porte logique 1

11 00 SH 00000000000000 marge de bruit 11111111111111 11111111111111 1 0 VEH 00000000000000 ltat haut 00000000000000 11111111111111 VEB VSB

11111111111111 00000000000000 marge de bruit 11111111111111 00000000000000 11111111111111 00000000000000 ltat bas 11111 111 111 11 00000 000 000 00 11 1111 111 111 00 0000 000 000 11 11 111 111 00 00 000 000 11 111 111 111 00 000 000 000 111 111 000 000 11111111111111 00000000000000 11111 111 111 11 00000 000 000 00 11 1111 111 1111 00 0000 000 0000 11 11 111 111 00 00 000 000 1111 111 111 0000 000 000 111 111 111 000 000 000 111 111 000 000 11111111111111 00000000000000 11 1111 111 1111 00 0000 000 0000 111111 111 111 000000 000 000 1111 111 111 11 0000 000 000 00 1111 111 111 0000 000 000 111 111 111 000 000 000 00000000000000 11111111111111 11 11 111 11111 00 00 000 00000 11 111 111 111 00 000 000 000 11 111 111 00 000 000 11 111 111 00 000 000 Vmin 00000000000000 11111111111111

temps (s)
Fig. 2.2 Reprsentation des dirents niveaux logiques et des marges de bruit e e

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porte connecte en sortie de la premi`re reconna un tat logique bas si la tension en entre est e e t e e comprise entre Vmin et VEB 5 . Elle reconna un tat haut si la tension en entre est comprise t e e 6 e e ` e entre VEH et Vmax . En dnitive, la dirence VSH VEH mesure la marge de bruit a ltat a e e haut et VEB VSB ` ltat bas. Dans la pratique, il est ncessaire de respecter un certain nombre de r`gles lmentaires pour minimiser les risques de perturbations. Les deux r`gles principales e ee e sont le dcouplage des circuits et la rduction des longueurs dinterconnexions. e e Pour dcoupler un circuit, il faut placer un condensateur de valeur leve entre le point e e e o e dalimentation du circuit et la rfrence de potentiel galement appele masse 7 . Le rle prcis ee e e du condensateur de dcouplage peut sexpliquer en considrant les courants variables crs e e ee par les transitions logiques. Ces courants ont un contenu spectral important dans le domaine des frquences leves correspondant ` des transitions rapides. Le circuit de dcouplage est e e e a e quivalent a un court-circuit et le courant variable associ ` la transition est dvi vers la e ` e a e e masse sans perturber les autres circuits. La deuxi`me r`gle est de rduire les longueurs des interconnexions entre circuits ou entre e e e portes. Dans un circuit intgr, les distances entre portes sont courtes, et de ce point de vue, la e e situation est favorable. Par contre, les distances tant faibles, il est ncessaire de faire attention e e aux capacits parasites de couplage qui peuvent tre non ngligeables : une extraction de ces e e e capacits ` partir du dessin des masques est donc recommande lors de la conception. e a e

2.2.2

Temps de commutation et temps de propagation

Les transistors ralisant les fonctions logiques ne sont pas parfaits et quand une impulsion e logique est applique en entre, elle est ` la fois retarde et dforme. e e a e e e
5. Tension limite de dtection de ltat bas en entre dune porte logique e e e 6. Tension limite de dtection de ltat haut en entre dune porte logique e e e 7. Dans un circuit intgr, la rfrence de potentiel est un plan correspondant au substrat e e ee

 2.2. PROPRIETES DES CIRCUITS LOGIQUES

65

Prenons comme exemple une porte inverseuse. Limpulsion dentre est suppose idale, e e e les temps de monte et temps de descente sont alors nuls. Limpulsion de sortie est retarde e e e e e dun temps tp appel temps de propagation. De plus, elle prsente un temps de monte tm non e e e e nul et un temps de descente td non nul galement. Le mme phnom`ne peut sobserver en sortie dune fonction logique quelconque. Cet eet est de type intgrateur : il est li ` la bande e ea passante limite des transistors de la technologie considre. e ee

2.2.3

Entrance et sortance

Dans de nombreux cas pratiques, il est ncessaire de relier une sortie logique ` plusieurs e a entres. La mme expression logique peut par exemple tre utilise dans plusieurs fonctions. La e e e e question se pose alors de dterminer le nombre maximum dentres quil est possible de relier e e a ` une mme sortie. e

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La sortance est dtermine par la valeur des courants consomms par les entres et par e e e e la valeur de la capacit lectrique du circuit dentre. Plus les circuits sont nombreux, plus e e e le courant dbit par le circuit de commande est important et plus la capacit C vue par le e e e circuit de commande est leve. Dans ce cas, une constante de temps RC int`gre le signal e e e et la frquence maximale de fonctionnement est rduite. De la mme mani`re, il est possible e e e e de dnir lentrance dun circuit : cest le nombre maximum de sorties quil est possible de e connecter sur une mme entre 8 . e e

2.2.4

Familles logiques participant ` la conception des synthtiseurs a e

Les deux familles logiques utilises dans ces travaux sont : e la logique CMOS, Complementary Metal Oxyde Semiconductor, la logique CML/ECL, Current Mode Logic/Emitter Coupled Logic. 2.2.4.1 Logique CMOS

La famille CMOS est la famille la plus communment utilise en lectronique. Les autres e e e familles ` base de transistors MOS, la logique NMOS et la logique PMOS, sont actuellement peu a utilises. Les avantages de la logique CMOS sont sa faible consommation a basse frquence et sa e ` e simplicit. Les marges de bruit de cette logique sont confortables puisque les tensions dlivres e e e par les portes logiques sont proches de la tension de rfrence (cest-`-dire la masse) pour ltat ee a e bas et proches de la tension dalimentation pour ltat haut. La famille CMOS ore alors la e meilleure immunit aux perturbations de toutes les familles logiques. La gure 2.3 prsente les e e portes logiques inverseuse (a), ET (b) et OU (c) : les transistors PNP sont utiliss pour tirer e
8. Ce montage est rserv aux circuits ayant un tage de sortie de type collecteur ouvert. Ce type de montage e e e est appel ( ET cbl ) dans la littrature lectronique. e ( a e ) e e

66

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

a b

0 1 1

1 1 0

0 1 0

1 0 0

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0 1

0 1

(a)

(b)
Fig. 2.3 Direntes portes logiques en logique CMOS e

(c)

a ` 1 et les transistors NPN pour tirer ` 0 : il ny a pas de perte de seuil. Un et un seul des deux a rseaux N et P conduit a chaque instant. Ces rseaux sont logiquement complmentaires. De e ` e e plus, comme lun est en transistor P et lautre en transistor N, Les rseaux N et P sont duaux : e les deux rseaux ont les mmes entres et le mme nombre de transistors. e e e e Cette logique prsente, malgr tout, un inconvnient : la vitesse de commutation des trane e e sistors MOS. Elle est donc utilise pour raliser les fonctions basse frquence de la PLL e e e (dcompteurs programmables, comparateur phase/frquence. . . ). Pour atteindre des frquences e e e tr`s leves, seule la logique ECL prsente une frquence de fonctionnement intressante grce e e e e e e a a ` lutilisation des transistors bipolaires. 2.2.4.2 Logique CML/ECL

Pour raliser des circuits rapides [6], il est ncessaire dviter la saturation des transistors. e e e Les constructeurs ont donc imagin des circuits ` base de transistors bipolaires fonctionnant en e a mode non satur. Ces logiques ont cependant linconvnient majeur de crer une consommation e e e statique tr`s leve. Elles sont de ce fait rserves aux applications ncessitant une frquence e e e e e e e de fonctionnement importante. La logique CML est base sur une structure direntielle simple e e dont on peut dduire la logique ECL en ajoutant deux tages suiveurs comme le montre la e e

 2.2. PROPRIETES DES CIRCUITS LOGIQUES

67

R E

R E Vr ( E1 + E2) E1

R1 E2

R2 (E 1 + E 2 ) Vr

LOGIQUE CML

E I

T1

T2 I

T3

R E I Vr I

T4
E1 + E 2 I E1

R1 E2

R2

T5
E1 + E 2

LOGIQUE ECL

E I

T1

T2 I

T3

Vr I

PORTE INVERSEUSE

PORTE OU/NONOU

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Fig. 2.4 Direntes portes logiques en logiques CML et ECL e

gure 2.4. Lintrt de la logique ECL par rapport a la logique CML est de retrouver en sortie ee ` des portes les mmes niveaux logiques prsents au niveau de leurs entres. e e e e Le fonctionnement dtaill de la porte OU/NON-OU en logique ECL est le suivant : ltage e e e dentre est form par un tage direntiel ` plusieurs entres. La base de lun des bras du e e e e a e direntiel est xe ` un potentiel de rfrence. Si les deux entres sont ` ltat bas, alors le e e a ee e a e ( ) ( e ) transistor T3 est ( conducteur ) et les transistors T1 et T2 sont ( bloqus ) 9 . La tension sur le collecteur des transistors T1 et T2 est transmise en sortie avec une tension VBE ( 700/800 mV) e de dcalage par le transistor de sortie T4 , mont en collecteur commun. La tension de sortie e sur lmetteur du transistor T4 se retrouve alors dans ltat logique haut. Lautre sortie relie e e e e e ` a ` T3 se retrouve par consquent dans ltat logique bas. Contrairement a la logique CMOS, il est important de noter que cette porte fournit deux tats logiques complmentaires au niveau e e de ses sorties.

2.2.5

Schma gnrique dun circuit numrique hyperfrquence e e e e e

La gure 2.5 prsente les dirents blocs composant un circuit numrique hyperfrquence. e e e e Trois dentre eux sont gnriques quel que soit le circuit logique conu : une interface dentre e e c e qui gn`re des signaux dhorloge complmentaires, un tage de sortie qui fournit la puissance e e e e de sortie, et un bloc de polarisation. On retrouve ce dispositif pour permettre la caractrisation des circuits logiques hyperfrquences. e e
9. Les transistors sont en rgime insatur, donc ils ne sont jamais totalement bloqus : ils laissent passer plus e e e ou moins de courant pour crer deux tats logiques en rgime petit signal e e e

68

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

Consommation fixe Consommation variable

tage d'entre
Puissance admissible en entre

Logique

tage de sortie
Puissance disponible en sortie

Polarisation

Fig. 2.5 Dcomposition dun circuit logique hyperfrquence e e

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Les mesures raliss sur ces circuits porteront sur : e e la puissance disponible en sortie, qui est indpendante de la puissance dentre ; e e la plage de puissance admissible en entre, qui permet de synchroniser le circuit. e

2.3

Prsentation des technologies BiCMOS6G et BiCMOS7 e utilises e

Les deux technologies de STMicroelectronics prsentent une taille de largeur de grille minie male pour le transistor MOS de 0,35 m pour la technologie BiCMOS6G et de 0,25 m pour la technologie BiCMOS7. Dans chaque technologie, nous prsentons les caractristiques des e e transistors utiliss lors de la conception des dirents diviseurs pour atteindre une frquence e e e de fonctionnement de 10 GHz avec la technologie BiCMOS6G et 20 GHz avec la technologie BiCMOS7.

2.3.1

Caractristiques des composants actifs de BiCMOS6G e

La gure 2.6 prsente les courbes du courant de collecteur IC en fonction de la tension e collecteur-metteur VCE des HBTs utiliss : les trois courbes Ib = 4 A, Ib = 5 A et Ib = 6 A e e correspondent aux caractristiques de fonctionnement des HBTs. e La gure 2.7 montre lvolution de la frquence de transition des HBTs utiliss en fonction e e e du courant de collecteur (IC ), pour plusieurs valeurs de la tension (VCE ) : dans nos circuits, le VCE sera x ` 1, 2 V et le courant IC ` 400 A, et on peut observer que le fonctionnement a des ea a ` frquences de lordre de 10 20 GHz sera accompagn dune consommation en courant leve. e e e e Mais, il se peut que les dispersions technologiques nous am`nent ` revoir les prvisions sur la e a e frquence de transition a la baisse : dans ce cas, nous augmenterons la tension dalimentation e `

 2.3. PRESENTATION DES TECHNOLOGIES BICMOS6G ET BICMOS7 UTILISEES

69

REGIME SATURE

REGIME INSATURE

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Fig. 2.6 Courbes IC = f (VCE ) des HBTs

de mani`re raisonnable pour nous permettre datteindre des tensions VCE plus leves, ce qui e e e permettra datteindre des frquences de fonctionnement plus leves. e e e

La gure 2.8 prsente le gain des HBTs en fonction du courant IC pour plusieurs valeurs e de la temprature : on observe une diminution du gain aux faibles courants due au phnom`ne e e e de recombinaison, principalement sur la priphrie de la jonction base-metteur. Aux forts e e e a niveaux dinjection, appara une chute du gain due ` leet Kirk 10 et ` lapparition, dans la t a base, dun champ lectrique qui sajoute a leet de diusion des porteurs. Sachant que le but e ` est datteindre des frquences relativement leves vis-`-vis de la technologie utilise, il sera e e e a e important de prendre en compte ces param`tres lors de la conception du diviseur. e

Apr`s la description des HBTs, vient celle des transistors MOS qui participent ` la concepe a tion des tages suiveurs et a celle des tages direntiels. Sur la gure 2.9, les caractristiques e ` e e e du courant de drain (ID ) en fonction de la tension drain-source (VDS ), pour plusieurs valeurs e e de tension de grille-source (VGS ), sont prsentes. Pour la source de courant des structures direntielles, deux transistors MOS sont mis en parall`le pour permettre aux transistors bipoe e laires de fonctionner dans le rgime que nous avons prciser ci-dessus. Pour les tages suiveurs e e e de la structure ECL, il sut de mettre un seul transistor MOS. Le point de fonctionnement des miroirs de courant est trac sur la gure 2.10. e

70

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

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Fig. 2.7 Tracs de la frquence de transition des HBTs en fonction de IC pour plusieurs valeurs de VCE e e

Fig. 2.8 Courbes de gain des HBTs en fonction de Ic pour plusieurs valeurs de la temprature e

 2.3. PRESENTATION DES TECHNOLOGIES BICMOS6G ET BICMOS7 UTILISEES

71

REGIME LINEAIRE

REGIME SATURE

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Fig. 2.9 Caractristiques de fonctionnement des transistors MOS : ID = f (VDS ) pour plusieurs valeurs de e VGS

Fig. 2.10 Point de fonctionnement des miroirs de courant conus a partir de transistors MOS c `

72

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

REGIME SATURE

REGIME INSATURE

tel-00010235, version 1 - 21 Sep 2005

Fig. 2.11 Courbes IC = f (VCE des HBTs

Fig. 2.12 Courbes dvolution de la frquence de transition en fonction de IC pour direntes valeurs de VCE e e e

2.4. DIVISEUR PAR 2 EN BANDES C, X, KU ET K

73

Fig. 2.13 Courbes de gain des HBTs en fonction de IC pour plusieurs valeurs de la temprature e

2.3.2
tel-00010235, version 1 - 21 Sep 2005

Caractristiques des composants actifs de BiCMOS7 e

La gure 2.11 prcise le courant IC des HBTs utiliss. La gure 2.12 montre lvolution e e e de la frquence de transition des HBTs utiliss en fonction de IC pour plusieurs valeurs de e e VCE : pour obtenir un bon compromis entre la consommation en courant de la structure et des performances frquentielles permettant datteindre une frquence de fonctionnement de e e 20 GHz, nous avons choisi un courant IC = 350 m environ associ ` un VCE = 1 V qui e a permet dobtenir une frquence de transition de lordre de 65 GHz. Comme pour la technologie e BiCMOS6G, nous serons parfois amens ` augmenter la tension dalimentation pour pouvoir e a atteindre des frquences de transition plus leves. e e e La gure 2.13 prsente le gain des HBTs en fonction du courant IC pour plusieurs valeurs de e la temperature. Une dirence importante appara par rapport a la technologie BiCMOS6G : e t ` le gain , pour des courants IC qui nous intressent, nest pratiquement plus sensible ` la e a temprature 11 . e Sur la gure 2.14, nous prsentons les caractristiques des transistors MOS utiliss : les e e e MOS seront polariss de telle mani`re que lon obtienne un ID = 360/370 A sous un VGS e e VDS 1 V ; comme pour la technologie BiCMOS6G, nous placerons deux transistors MOS pour raliser la source en courant des structures direntielles, et un seul dans ltage suiveur. e e e La gure 2.15 dtaille le point de fonctionnement des miroirs de courant. e

2.4

Diviseur par 2 en bandes C, X, Ku et K

Le diviseur, circuit critique lmentaire du diviseur par N, doit fonctionner a des frquences ee ` e leves (10-20 GHz) pour assurer le bon fonctionnement du ( prescaler ) Cet objectif sera e e ( ). atteint grce a lutilisation de deux technologies SiGe performantes de STMicroelectronics a `
10. La base ragit a une forte injection de porteurs minoritaires pour garder la neutralit lectrique. e ` ee 11. Ce changement entre les deux technologies BiCMOS provient de la modication de la concentration de germanium dans lhtrojonction. ee

74

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

REGIME LINEAIRE

REGIME SATURE

tel-00010235, version 1 - 21 Sep 2005

Fig. 2.14 Caractristique des transistors MOS : ID = f (VDS ) pour plusieurs valeurs de VGS e

Fig. 2.15 Point de fonctionnement des miroirs de courant conus a partir de transistors MOS c `

2.4. DIVISEUR PAR 2 EN BANDES C, X, KU ET K

75

fs=fe/2

fe

Clk \Q

Fig. 2.16 Bascule D reboucle e

111 000Fout 111 000

D
CLK

Q
CLK

D
CLK

Q
CLK

111 000Fout 111 000

tel-00010235, version 1 - 21 Sep 2005

111 CLOCK 000 111 000 111 111 000 CLOCK 000

Fig. 2.17 Schmatique logique du diviseur par deux e

(BiCMOS6G et BiCMOS7), ainsi qu` lutilisation dune logique rapide, la logique ECL/CML. a Le schma de principe de ce diviseur est expos sur la gure 2.16. Ce diviseur par 2 est modlis e e e e par une bascule D ragissant sur front reboucle sur elle-mme. e e e Cette bascule D est elle-mme conue ` partir de deux bascules D identiques ragissant e c a e sur des niveaux complmentaires de lhorloge, mises en srie (cf. gure 2.17), ce qui permet la e e synchronisation sur front. Le fonctionnement du diviseur par deux est le suivant : quand lune des deux bascules est en lecture, lautre est en mmorisation. e Nous avons opt pour une structure de diviseur par deux statique plutt que dynamique, e o car le but est dobtenir des diviseurs de frquence capable de fonctionner sur une tr`s large e e bande frquentielle; or, les diviseurs de frquence dynamiques sont paramtrs pour fonctione e e e ner ` tr`s hautes frquences (ce qui les rapproche des circuits analogiques), et par consquent, a e e e leet capacitif qui joue le rle de mmoire ne sera plus capable de maintenir linformation o e si on travaille a des frquences un peu plus basses. Dautre part, les structures dynamiques ` e les plus performantes en terme de vitesse de fonctionnement peuvent prsenter des niveaux e logiques dgrads [7, 8] ou des niveaux logiques indsirables [9]. Les technologies BiCMOS pere e e mettent la conception de structures statiques, utilisant des HBTs, qui orent des performances frquentielles intressantes [10, 11, 12, 13]. e e Dans la schmatique prsente sur la gure 2.18, on reconna les structures direntielles e e e t e de la logique ECL [14, 15]. Cette logique va nous permettre de faire fonctionner les transistors

76

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

D FLIPFLOP reboucle DLATCH DLATCH

11 00 1 0 1 0 1 0 1111111 0000000 1 0 1 0 1 0 1 0 1 0 1 0 11 00 11 00 11 00 11 00 1 0 1 0 11 00 1 0 1 0 1 0 1 0 1 0 1 0 1 0

11 00 11 00 11 00 1 0 11 00 11 00 1 0 1 0 1 0 1 0 1111111 0000000 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0

11 00 1 0 1 0 1 0 11 00 1 0 1 0 1 0 11 00 11 00 1 0 1 0 1 0 1 0 1 0 1 0

11 00 11 00 11 00 11 00 11 00 11 00 11 00 11 00 11 00 11 00 1 0 1 0 11 00 11 00 11 00 1 0 1 0 1 0 1 0 1 0

OUTPUT OUTPUT

1 0 1 0

11 00 11 00 1 0 1 0

11 00 11 00

CLOCK

11 00 11 00 11 00 11 00 11 00 11 00

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CLOCK

LEGENDE Dcaleurs de niveau Miroir de courant

111 000

Etage diffrentiel de lecture de la bascule DLatch Etage diffrentiel de mmorisation de la bascule DLatch

Fig. 2.18 Schmatique du diviseur par deux en logique ECL e

bipolaires ` htrojonction (HBT) SiGe en rgime insatur : ceci signie quil ny a pas daccua ee e e mulation de charges au niveau de la base du transistor durant un tat tabli (niveau haut ou e e niveau bas), ce qui permet de gagner en rapidit lors des commutations (on saranchit donc e du temps de dsaturation du transistor). e En ce qui concerne les sources de courant places au niveau de ces tages direntiels et e e e suiveurs, nous avons utilis, ` la place de simples rsistances, des sources de courant commandes e a e e utilisant des MOS. Ces sources permettent un fonctionnement des HBTs ` courant constant. a Nous avons conu des sources de courant commandes avec des HBTs lors de la conception des c e diviseurs par 2 et par P/P + 1 en technologie BICMOS7 dont les rsultats seront prsents plus e e e loin dans ce chapitre.

2.5

Diviseur numrique statique par 2 en BiCMOS6G e

Nous allons prsenter les direntes conceptions ralises avec la technologie SiGe 0,35 m e e e e de STMicroelectronics. Deux circuits ont t raliss ` partir de la schmatique prsente ciee e e a e e e dessus (les param`tres des composants actifs et passifs sont identiques). La dirence se situe e e au niveau des dessins de masques. Nous observerons, par la suite, que cette dirence nous e permet dobtenir une amlioration signicative en terme de performances frquentielles. e e

 2.5. DIVISEUR NUMERIQUE STATIQUE PAR 2 EN BICMOS6G

77

Fig. 2.19 Simulation lectrique du diviseur par deux e

2.5.1
tel-00010235, version 1 - 21 Sep 2005

Prsentation des deux diviseurs par 2 e

Les deux circuits sont identiques dun point de vue schma lectrique : ils sont aliments sous e e e une tension de 3,3 V. La consommation en courant est de 3,5 mA, soit Pconsomme = 11, 55 mW. e Les simulations prsentes sont ralises avec une frquence dentre de 10 GHz. La frquence e e e e e e e maximale de fonctionnement du diviseur en simulation est de 13 GHz. En sortie du diviseur, nous obtenons un signal de sortie de frquence 5 GHz. La simulation e frquentielle nous montre que les harmoniques secondaires ont de faibles amplitudes, compares e e a ` celle du fondamental (cf. g 2.19).

2.5.1.1

Prsentation du premier layout e

Trois courbes permettent dillustrer le fonctionnement de ce diviseur par deux. Celui-ci, dapr`s les mesures, peut fonctionner jusqu` 14,5 GHz, rsultat en cohrence avec les simulae a e e tions. La g. 2.21 dcrit la plage de puissance admissible en entre en fonction de la frquence : e e e nous observons que, plus la frquence de fonctionnement est leve, plus la plage admissible e e e en entre est rduite. La puissance disponible en sortie en fonction de la frquence est donne e e e e sur la g. 2.22. Sur ce graphe, nous observons les variations de la puissance de sortie, ` une a frquence donne, pour les valeurs de la puissance dentre correspondant aux extrmes de la e e e e puissance admissible en entre (g 2.23). Cette plage de puissance est quasi-indpendante de la e e puissance dentre, une fois le diviseur synchronis (pas de perte de conversion). La troisi`me e e e courbe permet dobserver la consommation du diviseur en fonction de la frquence de fonctione nement (g 2.23) o` lon peut noter une consommation leve par rapport a celle annonce u e e ` e prcdemment pour le diviseur par 2 ( 3, 5 mA) car ici, la consommation concerne le diviseur e e par deux avec son interface dentre et son buer de sortie qui a pour fonction de sortir une e puissance acceptable sans adaptation dimpdance en sortie. On saperoit notamment que la e c consommation diminue quand la frquence augmente : ce rsultat est bien spcique ` la loe e e a

78

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

tel-00010235, version 1 - 21 Sep 2005

Fig. 2.20 Dessin de masques du diviseur par deux

(dBm)
10 8 6 4 2 0 2 4 6 6 7 8 9 10 11 12 13 14

f (GHz)

Fig. 2.21 Puissance admissible en entre en fonction de la frquence - 1er circuit e e

 2.5. DIVISEUR NUMERIQUE STATIQUE PAR 2 EN BICMOS6G

79

(dBm)
21 22 23 24 25 26 27 28

tel-00010235, version 1 - 21 Sep 2005

10

11

12

13

14

f (GHz)

Fig. 2.22 Puissance disponible en sortie en fonction de la frquence - 1er circuit e

13.7 13.6 13.5 13.4 13.3 13.2 13.1 13 12.9 12.8 6 7 8 9 10 11 12 13 14

Fig. 2.23 Courant Consomm (en mA) en fonction de la frquence - 1er circuit e e

80

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

tel-00010235, version 1 - 21 Sep 2005

Fig. 2.24 Dessin de masques du diviseur par deux

gique ECL qui lorsque la frquence augmente, lamplitude des signaux diminue (les signaux e deviennent sinuso daux du fait que les temps de monte et de descente deviennent importants e par rapport a la priode du signal dentre), ce qui permet au circuit davoir un fonctionnement ` e e de plus en plus linaire. e 2.5.1.2 Prsentation du deuxi`me layout e e

La dirence avec le premier dessin de masques est notable en ce qui concerne le plan de e masse (compos de mtal 2). Dans le premier dessin de masques (cf. g 2.20), pour concevoir e e le plan de masse, nous avions ralis des ouvertures, seulement au niveau des contacts relis ` e e e a des niveaux de mtaux suprieurs au mtal 2. Ceci impliquait que ce plan de masse, recouvrant e e e les composants actifs et passifs, jouait un rle non ngligeable dans lapparition dun certain o e nombre de capacits et rsistances parasites : ceci a altr les performances frquentielles du e e ee e premier circuit. Dans ce deuxi`me dessin de masques, les ouvertures sont plus importantes, de e telle sorte quil ny ait pas superposition du plan de masse et des composants. Nous obtenons ` peu pr`s les mmes courbes que pour le premier circuit (cf. g 2.25, 2.26 a e e et 2.27). Deux points sont, malgr tout, a souligner : tout dabord, dapr`s les mesures, on e ` e saperoit que le diviseur peut fonctionner jusqu` 24,5 GHz au lieu de 14,5 GHz comme le c a

 2.5. DIVISEUR NUMERIQUE STATIQUE PAR 2 EN BICMOS6G

81

Puissance (en dBm)

10

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10

12

14

16

18

20

22

24

Frquence (en GHz)

Fig. 2.25 Puissance admissible en entre en fonction de la frquence - 2e circuit e e

Puissance (en dBm)

30 32 34 36 38 40 42 44 46 8 10 12 14 16 18 20 22 24

Frquence (en GHz)

Fig. 2.26 Puissance disponible en sortie en fonction de la frquence - 2e circuit e

82

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

Courant 14.5 consomm (en mA) 14.4

14.3 14.2 14.1 14 13.9 13.8 13.7

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13.6

10

12

14

16

18

20

22

24

26

Frquence (en GHz)

Fig. 2.27 Courant Consomm (en mA) en fonction de la frquence - 2e circuit e e

Fig. 2.28 Spectre mesur du 2e circuit a 24,5 GHz de frquence dentre e ` e e

 2.6. DIVISEUR NUMERIQUE STATIQUE PAR 2 EN BICMOS7

83

montre la gure 2.28. Dautre part, nous avons observ que la plage de puissance admissible en e entre devient tr`s faible au-del` de 15 GHz : cette caractristique pourra poser probl`me lors e e a e e de la mise en srie de plusieurs diviseurs par 2. Donc ce point devra tre pris en compte lors e e de la conception du prescaler P/P + 1. Bien que les rsultats obtenus soient satisfaisants, on se trouve malgr tout aux limites de e e la technologie SiGe 0,35 m. Pour pouvoir raliser une PLL ` 20 GHz, il a fallu se diriger vers e a une technologie SiGe 0,25 m plus performante en terme de vitesse de fonctionnement.

2.6

Diviseur numrique statique par 2 en BiCMOS7 e

Prsentation des diviseurs par 2 en BiCMOS7 e

2.6.1
tel-00010235, version 1 - 21 Sep 2005

Deux types de diviseurs par 2 ont t conus dans cette technologie : un premier avec des ee c sources de courant pour les structures direntielles utilisant des transistors MOS comme pour e la technologie BiCMOS6G, et un second avec des sources utilisant des transistors bipolaires. Seront prsents les simulations, les dessins de masques de chaque circuit, ainsi que les mesures e e ralises. e e 2.6.1.1 Prsentation du premier diviseur par 2 e

La schmatique du premier circuit (cf. g 2.18) est la mme que celle des circuits raliss e e e e avec la BiCMOS6G, en modiant les param`tres des composants actifs et passifs dans le but e dobtenir des frquences de fonctionnement de 20 GHz. e Rsultats de simulation : e Alimentation : 3, 3 V ; Frquence maximale de fonctionnement : 21 GHz ; e Frquence minimale de fonctionnement : 0, 5 GHz ; e Plage de puissance admissible en entre : 10 dBm a 0 dBm ; e ` Plage de puissance disponible en sortie : 11 dBm a 9 dBm ; ` Consommation en courant (DC) : 21, 3 mA. Le buer de sortie, tage tampon capable de e xer la puissance disponible en sortie, consomme ` lui tout seul 12, 1 mA. a La frquence maximale de fonctionnement (21 GHz) en simulation est bien suprieure ` ce e e a que lon pouvait obtenir avec la BiCMOS6G. En observant lamplitude du signal de sortie, on saperoit quil y aura un eort a faire sur le buer de sortie de telle sorte que la puissance de c ` sortie soit la plus grande possible (cf. g 2.30).

84

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

tel-00010235, version 1 - 21 Sep 2005

Fig. 2.29 Dessin des masques du CIRCUIT A

Fig. 2.30 Simulation lectrique du CIRCUIT A a 21 GHz e `

 2.6. DIVISEUR NUMERIQUE STATIQUE PAR 2 EN BICMOS7

25 20 15 10 5 0 5 10 15 20 0 5 10 15 20 25 30

85

tel-00010235, version 1 - 21 Sep 2005

25
Fig. 2.31 Mesure de la puissance admissible en entre (clair) et de la puissance disponible en sortie (fonc) e e en fonction de la frquence dentre e e

La gure 2.31 prsente les mesures ralises sur ce diviseur : la puissance admissible en entre e e e e et la puissance disponible en sortie en fonction de la frquence dentre. On peut noter que la e e frquence maximale de fonctionnement est de 24, 5 GHz. e 2.6.1.2 Prsentation du deuxi`me layout e e

La schmatique du deuxi`me diviseur a t modi pour gagner en terme de vitesse de e e ee e fonctionnement : les transistors MOS traverss par le signal RF au niveau des entres clock et e e clockdes bascules D rgissant sur niveaux ont t remplacs par des transistors bipolaires, plus e ee e rapides (cf. g 2.32). Rsultats de simulation : e Alimentation : 3 V ; Frquence maximale de fonctionnement : 22,2 GHz ; e Frquence minimale de fonctionnement : 2 GHz ; e Plage de puissance admissible en entre : -18 dBm ` 0 dBm ; e a Plage de puissance disponible en sortie : -13 dBm a -12 dBm ; ` Consommation en courant (DC) : 22,5 mA. Le buer de sortie consomme 11,2 mA. Les performances frquentielles de ces deux circuits vont malheureusement de pair avec une e augmentation de la consommation en courant. Cette consommation est accrue par le buer

86

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

tel-00010235, version 1 - 21 Sep 2005

Fig. 2.32 Schmatique du 2e diviseur fonctionnant jusqu` 34 GHz e a

de sortie capable de fournir une puissance de sortie suprieure ` la puissance dentre pour e a e le second circuit seulement. Les mesures ralises sur ce diviseur par 2 sont prsentes sur la e e e e gure 2.35. On peut noter que la frquence maximale de fonctionnement est de 19 GHz ; la dirence e e entre les simulations et les mesures sont la consquence de la restriction qui est impose lorsque e e lon utilise un bipolaire en source de courant : le transistor doit tre en rgime insatur pour e e e obtenir un courant de collecteur constant, ce qui impose une tension de collecteur suprieure e ou gale a la tension de base. Rappelons que lutilisation du transistor MOS permet davoir un e ` degr de libert de plus car, pour le maintenir en rgime satur dans le but dobtenir un courant e e e e de drain constant, la tension de drain peut tre infrieure ` la tension de grille en respectant : e e a Vdrain + Vseuil Vgrille Ce degr de tolrance devient important face aux probl`mes poss par les dispersions technoe e e e logiques des deux technologies. Dapr`s les rsultats obtenus, les performances du diviseur par 2 conu avec des sources en e e c courant composes de transistors MOS sont plus performants dun point de vue frquentiel : e e par consquent, les diviseurs qui suivent sont bass sur cette premi`re structure de diviseur. e e e

 2.6. DIVISEUR NUMERIQUE STATIQUE PAR 2 EN BICMOS7

87

tel-00010235, version 1 - 21 Sep 2005

Fig. 2.33 Dessin des masques

0.0

30G freq ( Hz )

60G

23.260n

23.320n time ( s )

23.380n

Fig. 2.34 Simulation lectrique ralise ` 22,2 GHz e e e a

88

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

25 20 Puissance (en dBm) 15 10 5 0 0 5 10 15 20 25 30 5 10 15 20

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Frquence (en GHz)

Fig. 2.35 Courbes des puissances admissible en entre (clair) et disponible en sortie (fonc) en fonction de e e la frquence dentre e e

2.7

Prdiviseur P/P + 1 avec P = 4 e

Trois structures ont t ralises. En BiCMOS6G, deux dentre elles ont t conues, et la ee e e ee c troisi`me a t directement intgre dans le diviseur par N. En ce qui concerne les circuits en e ee e e BiCMOS7, nous navons pas pu suivre la mme volution que pour les circuits en BiCMOS6G, e e car les structures ralises mi-2001/dbut 2002 nont pas fonctionn pour des probl`mes de e e e e e correspondance entre la modlisation des composants et les composants dun point de vue e technologique. Nous navons donc pas de mesures dtailles du diviseur par 4/5 : ces blocs seront e e utiliss directement pour la conception du diviseur par M en BiCMOS7. Ces trois topologies e proposent des aspects innovants par rapport aux topologies publies actuellement. e

2.7.1

Schmatique logique et principe de fonctionnement dun e pr-diviseur classique e

Les prdiviseurs, en gnral, sont conus ` partir dune structure synchrone cest-`-dire que e e e c a a toute volution de la sortie est dpendante du niveau logique de lhorloge (cf. g 2.36) [16, 17]. e e La division par 4 est ralise par une cellule Johnson (mise en srie synchrone de deux e e e diviseurs par 2). La division par 5 est obtenue en masquant le signal de sortie de la 3e bascule D pendant une priode dhorloge : ce signal va rester dans ltat prcdent pendant cette priode. e e e e e Le probl`me rencontr avec ce genre de structure se situe au niveau du rebouclage : le signal e e e de sortie de la 3e bascule D doit traverser plusieurs portes logiques en moins dune priode

 2.7. PREDIVISEUR P/P + 1 AVEC P = 4

CHEMIN CRITIQUE COMPTEUR JOHNSON

89

Clk \Q

Clk \Q

1 0 1 0 1 0 1 0 1 0

Clk \Q

CLOCK

11 00 11 00 11 00

11 00 SIGNAL 11 00 11 00 PERMETTANT LA COMMUTATION DIVISION 4 / DIVISION 5

111 000 SIGNAL 111 000 111 000de frquence Fclock/4 ou Fclock/5

Fig. 2.36 Prdiviseur classique ralisant le facteur N + 1 par le masquage du signal RF e e

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` dhorloge ; il doit donc arriver avant le front dhorloge suivant. A partir dune certaine frquence, e ce signal mettra plus dune priode dhorloge pour se propager sur le chemin dit ( critique ) et e ( ), le prdiviseur P/P +1 nassurera plus sa fonction. Pour faire face ` ce probl`me de limitation en e a e frquence, nous avons dcid dutiliser une logique asynchrone et dinnover en ce qui concerne e e e la gnration du facteur ( P + 1 ) e e ( ). Dans les schmatiques logiques qui suivent, la division par 4 est ralise par la mise en e e e srie asynchrone de deux diviseurs par 2. En ce qui concerne la division par 5, les trois circuits e ci-dessous prsentent une originalit : le facteur de division N + 1 est obtenu par le masquage e e de lhorloge, grce a lutilisation dune logique asynchrone, et non par le masquage du signal de a ` e bascule D comme le montre la gure 2.36, structure rcurrente dans la littrature. e e sortie de la 3 Enn, un des avantages fondamental entre la structure dite classique et les trois prdiviseurs e qui suivent, cest que lorsque la frquence dentre devient trop importante pour obtenir un e e fonctionnement normal, ils ne prsentent pas de dysfonctionnement strict mais gn`rent une e e e division par P/P + 2, puis P/P + 3. . . : le pic de masquage de lhorloge stale non plus sur e une priode dhorloge mais 2 priodes, puis 3. . . (les temps de transition, tat bas-tat haut e e e e et inversement, ne sont plus ngligeables par rapport a la priode dhorloge) et le prdiviseur e ` e e masque alors 2 priodes, puis 3. . . au lieu dune seule. Ceci sera un avantage non ngligeable e e lorsque ce circuit sera intgr dans un diviseur programmable car tout au plus aurons-nous une e e perte de prcision avec la monte en frquence mais pas darrt de fonctionnement comme avec e e e e la structure classique [18].

2.7.2

Premi`re topologie de prdiviseur P/P + 1 (avec P = 4) e e

Dans le schma logique et le chronogramme qui suivent (cf. gures 2.37 et 2.38), ce masquage e est ralis par la dtection dun tat binaire ( 00 ) eectu par une porte NON-OU, qui e e e e ( ), e commande une seconde porte NON-OU ralisant linhibition dune priode du signal dhorloge. e e Pour dtecter cet tat ( 00 ) il est ncessaire de prlever le signal a la sortie de la premi`re e e ( ), e e ` e

90

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

DTECTION DE LTAT 00 SIGNAL A MASQUAGE DUNE PRIODE DHORLOGE SIGNAL B

11 00 11 00 CLOCK 11 00 de frquence 10 GHz

Clk \Q

Clk \Q

Clk \Q

11 00 11 00 SIGNAL 11 00 permettant la commutation division 4/division 5

111 000SIGNAL de frquence 111 000 111 000 Fclock/4 ou Fclock/5

Fig. 2.37 Schmatique logique du premier prdiviseur 4/5 e e

bascule D (frquence de lhorloge divise par 2) et le signal a la sortie de la deuxi`me bascule e e ` e

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D (frquence de lhorloge divise par 4) : quand ces deux signaux prsentent simultanment un e e e e tat bas, ltat ( 00 ) est dcel [19]. e e ( ) e e 2.7.2.1 Rsultats de simulation e

Sur la gure 2.39, nous prsentons la simulation et la rtrosimulation (prise en compte, e e apr`s conception du dessin des masques, des rsistances et capacits parasites) temporelles e e e pour une frquence de fonctionnement de 10 GHz. On observe un signal de sortie qui tend a e ` devenir carr (fonctionnement numrique) dont la frquence est bien gale a 1/5 de la frquence e e e e ` e dentre. Apr`s conception du dessin des masques (cf. gure 2.40), nous avons eectu une e e e rtrosimulation ; la prsence des rsistances et capacits parasites dans le circuit ninue que e e e e tr`s peu sur son fonctionnement : pas de changement au niveau de lallure du signal de sortie, e ou de son amplitude. 2.7.2.2 Rsultats obtenus en mesure e

Sous une tension dalimentation de 3,3 V, ce circuit consomme environ 31 mA, soit 102,3 mW. Deux courbes permettent dillustrer le fonctionnement de ce diviseur par deux. Ce dernier, dapr`s les mesures, peut fonctionner jusqu` 11 GHz (rsultat cohrent avec les simulations). e a e e La gure 2.41 dcrit la puissance admissible en entre (clair) en fonction de la frquence : nous e e e observons que, plus la frquence de fonctionnement est leve, plus la plage admissible en entre e e e e diminue. Jusqu` 11 GHz, la puissance admissible est susamment importante pour permettre a une intgration du diviseur 4/5 au sein du dual modulus prescaler prsent en gure 2.1. La e e e puissance disponible en sortie en fonction de la frquence est prsente sur la gure 2.41 (fonc), e e e e ainsi que sur la gure 2.42. Sur ce graphe, nous observons les variations de la puissance de sortie, en fonction de la frquence dentre, pour les valeurs extrmes de la puissance dentre e e e e e admissible. De plus, la plage de puissance disponible en sortie est situe dans la plage de

 2.7. PREDIVISEUR P/P + 1 AVEC P = 4

91

SIGNAL DHORLOGE de frquence 10 GHz SIGNAL A (de frquence 5 GHz) SIGNAL B (de frquence 2.5 GHz)

LORSQUE LON ACTIVE LA DIVISION PAR 5 :

NOUVELLE HORLOGE
SIGNAL A

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SIGNAL B

LGENDE PHASE DE DTECTION DE LTAT 00 BLOCAGE DE LHORLOGE

Fig. 2.38 Chronogramme du premier prdiviseur 4/5 e

102 m

370 m

Fig. 2.40 Dessin des masques du diviseur 4/5 Fig. 2.39 Simulation temporelle

92

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

puissance admissible en entre (cf. gure 2.41), ce qui permet ventuellement de mettre en srie e e e plusieurs diviseurs numriques. e
15 10

Puissance (en dBm)

5 0 5 10 15 20

111111111111 000000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 111111111111 000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111 00000000000 11111111111111111111111 00000000000000000000000 1111111111 0000000000 111111111111 000000000000 11111111111111 00000000000000 111 000 1111111111 0000000000 111111111111111111 000000000000000000 1111111111 111111111 0000000000 000000000 111111111111 11 1 000000000000 00 0 11111111111111111111111 00000000000000000000000 1111111 0000000 11111111111111 00000000000000 111 000 1 0 1111111111 0000000000 111111111111 111 11 000000000000 000 00 11111111111111111111111 00000000000000000000000 11111111111111 00000000000000 1111111111 0000000000 111111111111 000000000000 11111111111111111111111 00000000000000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 11111111111111 00000000000000 1111111111 0000000000 11111111111111111111111 00000000000000000000000 11111111111111 00000000000000 11111111111111111111111 00000000000000000000000
3 4 5 6 7 8 9 10 11

5 5.5

Puissance (en dBm)

6 6.5 7 7.5 8

Frquence (en GHz)

10

11

Frquence (en GHz)

Fig. 2.41 Puissance admissible en entre (clair) et e Fig. 2.42 Puissance disponible en sortie en fonction puissance disponible en sortie (fonc), en fonction de e de la frquence dentre e e la frquence dentre e e

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Ce circuit prsente quelques inconvnients : e e dapr`s la gure 2.37, nous pouvons observer que pour raliser le facteur N + 1 du e e prdiviseur, il est ncessaire dextraire un signal apr`s le premier diviseur par 2, et un e e e autre apr`s le second diviseur par 2. Sachant que les diviseurs par 2 sont des structures e tr`s symtriques (ils sont composs de 2 entres et de 2 sorties, et lorsque lon met deux e e e e diviseurs en srie pour obtenir la division par 4, on branche les deux sorties du premier e diviseur sur les deux entres du second), le fait daller puiser un signal sur lune des deux e sorties va rendre la structure plus sensible aux perturbations lectriques. e lutilisation de portes logiques ` quatre entres est dconseille pour pouvoir monter en a e e e frquence. e

2.7.3

Deuxi`me topologie de prdiviseur P/P + 1 (avec P = 4) e e

Dans cette seconde topologie, la division par 4 est gnre de la mme faon que pour la e ee e c topologie prcdente. En ce qui concerne la division par 5, une porte NON-OU va gnrer un pic e e e e de masquage dune priode dhorloge grce aux signaux de sortie de la deuxi`me et troisi`me e a e e bascules qui sont dphases dune priode dhorloge. e e e 2.7.3.1 Prsentation du dessin des masques et des simulations e

Il prsente deux avantages par rapport au premier prdiviseur : e e il ny a plus le probl`me dextraction de signaux apr`s chaque diviseur par 2 ; e e la porte OU a quatre entres a t remplace par une porte OU a trois entres. ` e ee e ` e Il consomme 40,8 mA en DC : sa consommation est importante, mais cest une condition ncessaire pour obtenir une puissance en sortie susante pour pouvoir mettre en srie le diviseur e e 4/5 avec les dcompteurs CMOS. e

 2.7. PREDIVISEUR P/P + 1 AVEC P = 4

93

MASQUAGE DE LHORLOGE

GNRATION DU PIC DE MASQUAGE

CLOCK

11 00 11 00 11 00

111 000

Clk \Q

Clk \Q D Q

Clk \Q

SIGNAL DE COMMUTATION

11 00 11 00 11 00

11 00 S 11 00 11 00

Fig. 2.43 Schmatique logique du deuxi`me diviseur par 4/5 e e

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Fig. 2.44 Dessin de masques du second diviseur 4/5

94

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

tel-00010235, version 1 - 21 Sep 2005

Fig. 2.45 Simulation et rtrosimulation temporelles du second prdiviseur 4/5 e e

Fig. 2.46 Simulation et rtrosimulation frquentielles du second prdiviseur 4/5 e e e

 2.7. PREDIVISEUR P/P + 1 AVEC P = 4

20 15 10

95

5 0 5 10 15 20 25 2

11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11 00 11111111 00000000 11111111 00000000 11111111 00000000 11 00 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000 11111111 00000000
3 4 6 8 10 12 14 15 16

Puissance (en dBm)

Frquence (en GHz)

Fig. 2.47 Puissances admissible en entre et disponible en sortie en fonction de la frquence dentre e e e

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2.7.3.2

Prsentation des rsultats de mesure e e

Nous prsentons dans les graphes suivants les puissances admissible en entre et disponible e e en sortie dun diviseur double module 4/5 conu avec la technologie BiCMOS6G. Son alimenc tation est de 3,3 V et sa consommation est denviron de 38 mA (consommation importante car il a fallu mettre un buer de sortie capable de fournir une puissance acceptable pour pouvoir faire fonctionner un ventuel circuit mis en srie avec le diviseur 4/5). Il fonctionne en moyenne e e jusqu` 15 GHz, certains circuits pouvant fonctionner jusqu` 17-18 GHz (lors des mesures sur a a station sous pointes, le contact entre les pointes RF en tungst`ne et les pads en aluminium du e circuit nest pas tr`s bon, ce qui explique la variation des performances frquentielles). Sur le e e graphe 2.47, nous observons les variations de la puissance de sortie, a une frquence donne, ` e e pour des valeurs de la puissance dentre correspondant aux extrmes de la puissance admissible e e en entre. e Les mesures ont montres que le diviseur double module 4/5 prsentent les mmes perfore e e mances frquentielles que les diviseurs par 2 prsents prcdemment. e e e e e

2.7.4

Prsentation de la troisi`me topologie du prdiviseur 4/5 e e e

Nous avons dtect un point faible qui empche le second prdiviseur (g 2.43) de monter e e e e plus haut en frquence : la porte logique OU, situe ` lentre du circuit et traverse par le e e a e e signal dhorloge (le signal dont la frquence est la plus leve du circuit). e e e Cette porte logique OU, construite en logique ECL comme le reste du circuit, est base e sur une pseudo paire direntielle (cf. g 2.43). Pour faire fonctionner notre diviseur par 2 e (bascule D ragissant sur front reboucle sur elle-mme), il est ncessaire davoir un signal e e e e dhorloge et un signal dhorloge complment. Donc, on utilise les sorties VS1 et VS2 de la e e porte OU. Or, lorsque la frquence de fonctionnement augmente, les deux signaux de sortie se e

96

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

VCC = +5V

VCC = +5V

Rc1

Rc2

Rc1

Rc2

VS1

VS2

VS1

VS2

V1

T1

T2

V2

V1

T1

V2

T2

T3

Vref

I_EE

MIROIR
I_EE

DE COURANT

STRUCTURE DIFFRENTIELLE

PORTE OU EN LOGIQUE ECL

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Fig. 2.48 Schmatiques de la structure direntielle et de la porte logique OU en ECL e e

direncient lg`rement lun de lautre par leurs tensions DC, par leurs amplitudes, et ils ne sont e e e plus parfaitement complmentaires ; ` partir dune certaine frquence, les deux signaux sont e a e tellement dirents quils entrainent le dysfonctionnement de la bascule D. Ce rsultat a trois e e origines : la premi`re est que nous utilisons une pseudo paire direntielle. La structure de la e e porte OU nest pas aussi symtrique que celle de la paire direntielle : deux transistors traverss e e e par deux signaux dirents sur une branche (T1 et T2 ) et un seul transistor(T3 ) de lautre. e La seconde est que cette structure est compose de deux transistors bipolaires en metteur e e commun (T1 et T2 ), et dun transistor bipolaire en base commune (T3 ) : ce sont des transistors commands de mani`re dirente et qui ont donc un comportement un peu dirent quand on e e e e les fait fonctionner dans leurs limites frquentielles. La troisi`me concerne la masse virtuelle qui e e se situe au-dessus du transistor MOS qui participe au miroir de courant : en basse frquence, e cette masse virtuelle correspond a un noeud haute impdance qui permet davoir une bonne ` e rjection du mode commun [20]. Lorsque la frquence augmente, limpdance sur ce noeud e e e chute et le mode commun augmente; combin ` la dissymtrie du circuit, ceci explique les eets ea e observs. e Pour viter ces probl`mes, nous avons imagin de remplacer cette porte par une bascule D e e e ragissant sur niveau (cf. g. 2.49). La structure de la bascule D est beaucoup plus symtrique e e que celle de la pseudo paire direntielle, puisque les deux transistors sont en mode commun. e Dautre part, le probl`me de la source en courant nexiste plus. e Cette bascule doit raliser un masquage du signal dentre du diviseur double module par e e le signal contre-ractionn du diviseur 4/5 (cf. g 2.50) : cette bascule est en lecture lorsque le e e signal contre-ractionn est ` ltat haut, et il est en mmorisation ` ltat bas. Cette structure e e a e e a e originale a t conue et directement intgre dans le diviseur programmable de facteur M. ee c e e

 2.7. PREDIVISEUR P/P + 1 AVEC P = 4

97

SIGNAL DENTRE 11 00 11 de frquence Fin=10 GHz 00 11 00

D D Clk Q \Q Clk

Q
\Q

D Clk

Q \Q D Clk Q \Q

SIGNAL

11 00 11 00 11 00 11 00

11 00 11 00SIGNAL DE SORTIE 11 00 11 00

de frquence Fin/4 ou Fin/5

permettant la commutation division 4/division 5

bascule D ragissant sur front bascule D ragissant sur niveau

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Fig. 2.49 Schmatique du diviseur 4/5 optimis e e

D
BASCULE D

Signaux dentre du circuit 10 GHz

D D

Q Q
CLK CLK

Signaux dentre du diviseur par 2

CLK

Q
Signal contreractionn et son signal complmentaire

temps

Fig. 2.50 Schmatique du diviseur 4/5 optimise e e

98

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

SIGNAL DENTRE de frquence Fin

diviseur double module 32/33

Convertisseur ECL CMOS

Convertisseur CMOS ECL

commutation entre les facteurs N et N+1

Q S R

SIGNAL DE SORTIE de frquence Fout=Fin/M

DCOMPTEUR A Clk LOAD Chg

DCOMPTEUR B Clk LOAD Chg

Chargement de la valeur de dcomptage A

Chargement de la valeur de dcomptage B

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Fig. 2.51 Schmatique logique du diviseur de facteur M=BN+A e

2.8

Prsentation du diviseur programmable par M e

Les travaux de recherches raliss sur les diviseurs de frquence permettent denvisager la e e e conception dun diviseur programmable hyperfrquence. e

2.8.1

Schmatique logique du diviseur par M e

Nous avons dcid de concevoir un diviseur 32/33 sur le mme principe que le diviseur 4/5 e e e de la gure 2.49 : le facteur du prdiviseur double module a t rvalu, lors des simulations, e e e ee e pour permettre le bon fonctionnement de la logique CMOS qui suit car la frquence dentre e e du diviseur sera leve. e e Au dbut de ce chapitre, le principe de fonctionnement du diviseur programmable est dcrit, e e nous le rappelons succinctement ci-apr`s : e e a e a ` t = 0, les deux dcompteurs C1 et C2 sont chargs et commencent ` dcompter. Lorsque e ( e ), le dcompteur C1 ( dcompte ) il commande la division P + 1. Lorsquil a ni de compter, il e commute sur la division par P et le dcompteur C2 prend le relais, ce qui revient ` dire que e a ea a le dcompteur C2 , charg ` ce moment l` de la valeur (C A), commande la division P. On e obtient bien un facteur de division total N = A (P + 1) + (C A) P = C P + A. Pour assurer la rinitialisation des deux dcompteurs lorsquils ont, tout deux, termin de dcompter et pour e e e e commander convenablement le diviseur double module 32/33 (comme indiqu prcdemment), e e e il a fallu introduire une bascule RS capable, dune part, de dtecter la n de la priode du signal e e ner la commutation du facteur de division P + 1 = 33 de sortie du dcompteur C1 pour entra e vers P = 32 et, dautre part, de dtecter la n de la priode du signal de sortie du dcompteur e e e C2 pour rinitialiser le dcompteur C1 . La rinitialisation du dcompteur C2 est obtenue grce e e e e a

 2.8. PRESENTATION DU DIVISEUR PROGRAMMABLE PAR M au rebouclage sa sortie sur son plot initialisation (LOAD). Deux points importants sont a souligner sur le fonctionnement de cette structure : `

99

Tout dabord, le principe de fonctionnement de ce diviseur programmable peut gnrer e e nimporte quelle valeur de N, seulement lorsque C P , cest-`-dire lorsque A peut a prendre toutes les valeurs comprises dans lintervalle [0 ; C] (consquence de la restriction e C A) : ceci signie que le coecient A a la possibilit de balayer par exemple toutes e les valeurs comprise entre (C 2)P et (C 1)P . Si les dirents facteurs sont choisis e tels que P C, ce diviseur programmable pourra raliser un grand nombre de valeurs. e Celles qui manqueront a lappel correspondent aux valeurs interdites de A cest-`-dire les ` a valeurs comprises entre C et P C. Dautre part, si le prdiviseur passe dun facteur P/P + 1 a un facteur P/P+2, ou e ` P/P+3. . . lors de la monte en frquence, lquation ralise par le diviseur programmable e e e e e par N change et devient : pour P/P + 1, N = (P + 1) A + (C A) P = C P + A, pour P/P + 2, N = (P + 2) A + (C A) P = C P + 2A, pour P/P + 3, N = (P + 3) A + (C A) P = C P + 3A, . . . On saperoit que si le prdiviseur ralise un facteur double module P /P +2, on ne pourra c e e plus obtenir un coecient de division N qui volue par pas de 1 (sous-entendu, une priode e e dhorloge) mais par pas de 2 ; si le prdiviseur ralise un facteur P /P +3, le facteur N voluera e e e par pas de 3 et ainsi de suite.

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2.8.2

Conception dun diviseur prprogramm avec N = 130 en e e BiCMOS6G

Nous avons ralis un diviseur par N. Ce circuit comporte deux alimentations : une premi`re e e e pour la partie ECL, et une seconde pour la partie CMOS, toutes deux gales a 3.3 V. Cette e ` sparation nous permettra de proter du degr de libert concernant la frquence de transition e e e e des transistors bipolaires en augmentant la tension dalimentation du prdiviseur en logique e ECL. Sur la gure 2.52, nous prsentons le dessin des masques du diviseur : on peut y observer e les plots de programmation du diviseur. Pour faciliter la mesure, il est possible de ne pas connecter les plots de programmation : une prprogrammation a t mise en place sur le circuit, e ee qui correspond a N = 130. ` Les mesures du diviseur par N=130 sont visibles sur la gure 2.53 : comme pour les diviseurs par 2 et les prdiviseurs par P/P + 1, nous prsentons la puissance admissible en entre et la e e e puissance disponible en sortie du diviseur en fonction de la frquence dentre o` lon observe e e u que la frquence maximale de fonctionnement est bien infrieure ` celle que lon obtient pour e e a le diviseur par 2 et le prdiviseur par P/P + 1. La cause de ce dysfonctionnement serait la e

100

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

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Fig. 2.52 Dessin de masques du diviseur programmable en technologie BiCMOS6G (870m1980m)

20 15 Puissa n c e (e n d B m ) 10 5 0 5 0 1 5 1 0 2 5 2 F r q u e n c e (e n G H z ) 0 2 4 6 8

0 ,0 8 0 ,0 7 9 0 ,0 7 8 0 ,0 7 7 0 ,0 7 6 0 ,0 7 5 0 ,0 7 4 0 ,0 7 3 0 ,0 7 2 0 ,0 7 1 0 ,0 7 0 ,0 6 9 0 2 4 F r q u e n c e (e n GH z ) 6 8

Fig. 2.53 Puissances admissible en entre (clair) et disponible en sortie (fonc) en fonction de la frquence e e e dentre, ainsi que la consommation en courant du circuit e

C ou ra n t (e n A )

 2.8. PRESENTATION DU DIVISEUR PROGRAMMABLE PAR M

101

Fig. 2.54 Spectre frquentiel en sortie du diviseur par 130 pour une frquence dentre de 7,5 GHz e e e

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frquence maximale de fonctionnement de la partie CMOS : une tude approfondie du dessin e e de masques fait appara la prsence de capacits parasites non ngligeables vis-`-vis de la tre e e e a taille des transistors MOS utiliss. En montant en frquence, ces transistors narrivent plus e e a ` piloter les transistors qui suivent, ce qui a pour consquence la limitation en frquence du e e diviseur complet. Ces diviseurs ayant t conus durant la derni`re anne de th`se (en mme temps que les ee c e e e e PLLs), nous navons pu relancer de nouvelles conceptions. Comme pour les diviseurs prcdents, nous pouvons constater une baisse de la consommation e e en courant. Un spectre frquentiel obtenu en sortie du diviseur par 130, pour une frquence e e dentre de 7,5 GHz, est visible sur la gure 2.54. e

2.8.3

Conception dun diviseur par N = 426 en BiCMOS7

Nous avons ralis un diviseur par N, avec une prprogrammation gale a 426. Sur la gure e e e e ` 2.55, nous prsentons le dessin de masques du diviseur en BiCMOS7 : on peut y observer les e mmes plots que pour le diviseur en BiCMOS6G sauf en ce qui concerne les deux plots dentre. e e Ils sont la consquence de la future intgration du diviseur dans une boucle a verrouillage de e e ` phase o` le VCO, plac juste avant le diviseur, poss`de deux sorties complmentaires. u e e e Les mesures associes ` ce circuit sont prsentes sur la gure 2.56. e a e e Nous rencontrons avec ce diviseur programmable les mmes probl`mes qui ont t constats e e ee e avec le diviseur conu en technologie BiCMOS6G : la frquence maximale de fonctionnement c e ne dpasse pas 15 GHz a cause des limites de fonctionnement en frquence des dcompteurs en e ` e e logique CMOS. Notons que, lors de la conception du diviseur en BiCMOS7, une volution sur le convertisseur e logique ECL logique CMOS (qui se situe juste apr`s le prdiviseur) a t ralise par rapport e e ee e e

102

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

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Fig. 2.55 Dessin des masques du diviseur programmable en technologie BiCMOS7 (925m1950 m)

25 Puissance en entree (dBm) 20 15 10 5 0 5 10 15 20 25 30 0 2 4 6 8 10 12 14 16 frequence (GHz)

Fig. 2.56 Puissances admissible en entre (clair) et disponible en sortie (fonc) et spectre frquentiel en e e e sortie du diviseur par 426 pour une frquence dentre de 15 GHz e e

 2.9. ETUDE DU BRUIT DANS LES DIVISEURS NUMERIQUES

Valim

103

S1

S2

Polar E1 E2

Fig. 2.57 Premi`re topologie permettant de raliser la transition entre la logique ECL et la logique CMOS e e
Valim

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S1

S2

Polar

E1 E2

Fig. 2.58 Deuxi`me topologie permettant de raliser la transition entre la logique ECL et la logique CMOS e e

a ` la version du diviseur conu en BiCMOS6G. Dans la version du diviseur par N en BiCMOS6G, c nous avons utilis la topologie de la gure 2.57. Or, cette topologie, apr`s une tude un peu e e e approfondie, avait des inconvnients en terme de consommation en courant et apparaissait e comme fragile face aux uctuations de process. Nous avons donc propos une autre topologie e prsente dans la gure 2.58 : elle permet de diviser par plus de 6 la consommation de ce bloc e e (7.2 mA ` 1.1 mA). a

2.9

Etude du bruit dans les diviseurs numriques e

La description des direntes sources de bruit et lanalyse du bruit de phase dun circuit RF e ont t abordes dans le chapitre 1. Mais lanalyse en bruit dune fonction MMIC numrique ee e e comme le diviseur programmable doit prendre en compte des phnom`nes qui nexistent pas e e lors de lanalyse en bruit dun circuit analogique. Les diviseurs de frquence numriques sont constitus dtages a bascules. Celles-ci prsentent e e e e ` e un bruit qui modie le temps datteinte du seuil de basculement : le jitter. Le param`tre essene

104

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

2
Clk \Q

Clk \Q

Clk \Q

Clk \Q

Clk \Q

Clk \Q

CLK

CLK

Q1

Q1

Q2

Q2

Q3

Q3

temps a Diviseur asynchrone

temps b Diviseur synchrone: compteur Johnson

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Fig. 2.59 Prsentation dun diviseur asynchrone par 8 (topologie a) et dun diviseur synchrone par 6 e (topologie b)

tiel de la plupart des syst`mes nest pas le jitter mais la variation de la phase , laquelle est e directement relie ` ce jitter T : e a = T 2 F o` F reprsente la frquence. u e e Par cette relation, pour un jitter donn, le bruit de phase augmente pour des frquences e e leves. Donc, si le signal de sortie est synchronis par la frquence dentre, la valeur T e e e e e prsente en entre sera donc la mme en sortie. De ce fait, la variation de phase en sortie s e e e peut tre lie ` celle de lentre e de la faon suivante : e e a e c s = T 2 Fs = T e 2 Fe = N N

e e o` Fe et Fs sont respectivement les frquences dentre et de sortie du diviseur, et N le rapport u de division. Plusieurs crit`res dtermine le bruit de phase en sortie des diviseurs numriques : e e e logique synchrone/logique asynchrone ; logique ECL /logique CMOS.

2.9.1

Logique synchrone/Logique asynchrone

En ce qui concerne la logique synchrone (cf. gure 2.59-b), toutes les bascules sont synchronises sur un mme signal, appel signal dhorloge, dont la fonction serait assimilable a e e e ` celle dun chef dorchestre : ceci permet de dire que le bruit gnr par la structure sera celui e ee

 2.9. ETUDE DU BRUIT DANS LES DIVISEURS NUMERIQUES

Niveau de bruit en entre de la premire bascule (E1) Niveau de bruit en sortie de la premire bascule = niveau de bruit en entre de la seconde bascule (S1 = E2) 6 dB + 145 dBc/Hz 6 dB + 6 dB S3 = E4 + 6 dB + S4 = E5 Niveau de bruit en sortie de la seconde bascule = niveau de bruit en entre de la troisime bascule (S2 = E3

105

bascule 1

bascule 2

bascule 3

bascule 4

bascule 5

bruit du signal dentre ayant subi la division par 2

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bruit des composants bruit en entre de la bascule

Fig. 2.60 Diagramme de lvolution du bruit ` lintrieur du diviseur asynchrone e a e

de la derni`re bascule. Nous illustrerons ce phnom`me ` laide de lanalyse en bruit ralise e e e a e e sur le diviseur programmable par N. Pour une logique asynchrone, nous sommes confronts ` laddition de bruit des direntes e a e bascules puisque le signal de sortie dune premi`re bascule joue le rle du signal dhorloge pour e o la bascule suivante. Supposons que nous sommes en prsence dune succession de 5 bascules e reboucles sur elles-mmes (srie de diviseurs par 2) et qui sont mises en srie comme le montre e e e e la gure 2.59-a. Le bruit de la premi`re bascule, diminu par la division par 2, est rinject par e e e e le signal dhorloge de la seconde bascule. Pour mieux comprendre le phnom`ne, prenons un e e ` exemple : si le plancher de bruit du diviseur par 2 est gal a Pb = 145 dBc/Hz, le bruit a la sore ` tie de la premi`re bascule (ici le diviseur par 2) prendra la valeur : Pb 20 log(2) = 151 dBc/Hz. e Donc, on peut sapercevoir que le niveau de bruit d aux composants constituant les bascules u sera atteint assez rapidement selon le niveau de bruit du signal dentre du diviseur. e Si on injecte un signal parfait en entre comme par exemple lorsque nous ralisons des e e simulations sous Spectre sur Cadence, on observe, sur les spectres de bruit de phase en sortie du diviseur, le bruit des composants de la structure. Dapr`s lanalyse faite prcdemment, ceci e e e nest pas gnant dans le cadre de ltude dun diviseur de facteur N important car si le signal e e dentre est bruyant, les divisions par 2 successives ram`nent le bruit dentre au niveau du e e e bruit des composants.

106

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

ts
v
seuil t

bruit

alim Mp entre Mn 1 sortie

histogramme
1 0 1 0 1 0 1 0 1 0 1 0 1 0 111 000 1 0 111 000 111 000 111 000

jitter

11 00 11 00 11 00 11 00 11 00 11 00 11 00 11 00 11 00 11 00 11 00 11 00

histogramme

volts

temps

v = pente (t s )

t =

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v(t s ) pente (t s)

Fig. 2.61 Schma de la porte inverseuse en logique CMOS et illustration des notions de bruit et de jitter lors e de la traverse du seuil logique e

2.9.2

Logique CMOS/Logique ECL

Les circuits logiques sont des circuits qui ne ragissent que lors du dpassement dun ( seuil ) e e ( ) qui leur est propre. Par consquent, a cause de la grande variation ` la fois du niveau de bruit e ` a produit en sortie et de la sensibilit en bruit ` lentre, les approches traditionnelles pour dcrire e a e e le bruit, tel que le taux Signal/Bruit 12 , ne permettent pas une bonne caractrisation en bruit e des circuits logiques. Par consquent, il est plus adapt de caractriser le bruit en terme de e e e jitter. Une fois que le jitter est connu dans les blocs logiques qui composent le circuit, il est alors relativement simple 13 de calculer le jitter du circuit total. Commenons par la description du comportement en bruit de la logique CMOS. c Les circuits en logique CMOS ignorent le bruit du signal dentre lorsque ce signal est loin e du ( seuil ) Ils sont seulement sensibles au bruit de lentre que lorsque ce signal dentre subit ( ). e e une transition. De la mme faon, ils produisent leurs plus hauts niveaux de bruit sur leurs e c sorties quand la sortie subit une transition. Le bruit produit par un circuit logique, tel que linverseur reprsent sur la gure 2.61, peut e e venir de dirents endroits (dpendants de la phase en sortie). e e Quand la sortie est haute (tat ( 1 ) la sortie est sensible aux petites variations en e ( )), e e u entre. Le transistor Mp est passant et le bruit en sortie est de mani`re prdominante d e
12. ou SNR, Signal to Noise Ratio 13. La variance du jitter pour une cascade de sources de jitter non-corrles est gale a la somme de la variance ee e ` du jitter de chaque source individuelle.

 2.9. ETUDE DU BRUIT DANS LES DIVISEURS NUMERIQUES au bruit thermique de son canal.

107

Quand la sortie est basse (tat ( 0 ) la situation est inverse et la plupart du bruit e ( )), e e en sortie est d au bruit thermique du canal du transistor Mn . Si ltat en sortie du u circuit est x (tat ( 1 ) ou ( 0 ) la puissance totale du bruit en sortie provient en e e ( ) ( )), grande partie du bruit thermique produit par les composants placs en sortie du circuit. e Ce bruit est habituellement ignor par les tages suivants et ne contribue pas au jitter. e e Ainsi, utiliser la densit spectrale sur un temps moyenn pour caractriser le bruit dans e e e un circuit logique est trompeur. Seul le bruit produit lorsque le signal de sortie traverse le seuil de dtection de ltage qui suit devrait tre pris en compte. e e e Quand la sortie subit une transition, les bruits thermiques des deux transistors Mp et Mn sont transmis en sortie. De plus, la sortie devient sensible aux petites variations parasites provenant de lentre de linverseur. En fait, nimporte quel bruit en entre est ampli e e e avant dtre transmis en sortie. Par consquent, le bruit provenant des entres devient e e e dominant par rapport aux bruits thermiques des canaux de Mp et Mn . Le bruit en entre e inclut le bruit provenant des tages prcdents et le bruit thermique des rsistances de e e e e ` grille. A cela sajoute le bruit icker des canaux des transistors lorsque les transistors sont traverss par des courants signicatifs. e En ce qui concerne la logique ECL, la littrature ore beaucoup moins de mati`re e e premi`re pour lanalyse du comportement en bruit. e Rappelons dans un premier temps que les transistors en logique ECL ne se situent pas dans le mme mode de fonctionnement que ceux en logique CMOS : en logique ECL, les transistors e consomment du courant durant un des deux tats possibles (tat ( 1 ) impos sur la base. La e e ( )) e premi`re remarque est que, dapr`s cette information, on pourrait en conclure que la logique e e ECL consomme plus que la logique CMOS, et que donc elle en devient plus ( bruyante ) Or ( ). cette rexion nest juste que si lon travaille ` basse frquence ; si lon travaille a des frquences e a e ` e leves, la logique CMOS subit des transitions rptes, donc sa consommation en courant e e e ee augmente et elle devient a son tour tr`s ( bruyante ) Apr`s un rappel sur la modlisation du ` e ( ). e e bruit dans le transistor bipolaire (cf. gure 2.62), une simulation du comportement du jitter dans un diviseur par 2 (bascule D reboucle) a t ralise pour mettre en vidence la gnration e ee e e e e e de bruit dans la logique ECL comme le montre la gure 2.63. La gnration de bruit dans la e e logique ECL peut sexpliquer par : le bruit gnr par les composants actifs ; les transistors bipolaires de la structure direntielle e ee e gn`rent du bruit icker, du bruit de grenaille et du bruit thermique. e e le bruit des rsistances de faible valeur que lon retrouve dans la structure direntielle ; e e ces rsistances gn`rent du bruit icker, de mani`re importante du fait de leur petite taille e e e e et de la frquence de fonctionnement leve, qui vient sajouter au bruit thermique. e e e a e La gure 2.63 prsente le bruit sur lune des deux sorties du diviseur : ` partir de la thorie e

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108

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

V nb +

rb I nc
2

+ Bruit thermique

V ne

I nb

I b (1/f)

Bruit de grenaille

Bruit flicker

Fig. 2.62 Modlisation du bruit thermique, du bruit de grenaille (ou bruit Schottky) et du bruit icker (ou e bruit en 1/f ) dans les transistors bipolaires

sur les dirents bruits, il est cohrent dobserver que le bruit produit par la structure est e e plus important lorsque les branches direntielles relatives ` cette sortie sont traverses par un e a e courant (ce qui correspond a ltat bas au niveau du signal de sortie). ` e

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2.9.3

Simulations du bruit dans les diviseurs numriques par 2, e par P/P + 1 et par N en BiCMOS6G et BiCMOS7

Les diviseurs numriques ont t initialement conus pour pouvoir atteindre des frquences e ee c e de fonctionnement leves sans spcication prcise sur les niveaux de bruit ` obtenir en sortie. e e e e a Toutes les thories prcdemment cites seront vries au cours de ltude en bruit des diviseurs e e e e e e e en BiCMOS6G et BiCMOS7.

2.9.3.1

Spectres de bruit de phase en sortie des diviseurs en BiCMOS6G

Les gures 2.64, 2.65, 2.66 prsentent le bruit de phase des diviseurs numriques par 2, 4/5, e e 32/33 et N. Le plancher de bruit atteint par les diviseurs 4/5 et 32/33 nest pas exceptionnel puisque la taille des transistors utiliss dans les deux topologies est proche de la taille minimale que e e a peut orir les deux technologies 14 de de telle mani`re que les structures puissent fonctionner ` tr`s haute frquence avec une consommation en courant la plus faible possible. La gure 2.67 e e nous permet dobserver que le bruit des composants est important puisque les deux spectres de bruit de phase des diviseurs par 4/5 et par 32/33 sont comparables. La gure 2.68 prsente e le spectre de bruit de phase du diviseur par N : il met en vidence le comportement en bruit e dune structure synchrone (dcompteurs CMOS) qui permet dabaisser le bruit entre lentre e e (sortie du diviseur 32/33) et la sortie du diviseur de 20 log(2) = 6 dB.
14. Plus le transistor est de taille importante, plus on rduit le bruit en 1/f . e

 2.9. ETUDE DU BRUIT DANS LES DIVISEURS NUMERIQUES

109

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Fig. 2.63 Simulation du bruit dun diviseur par 2 en logique ECL

Fig. 2.64 Simulation du bruit de phase dun diviseur par 2 (frquence dentre=10 GHz, puissance e e dentre=0 dBm) e

110

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

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Fig. 2.65 Simulation du bruit de phase dun diviseur par 4/5 (frquence dentre=10 GHz, puissance e e dentre=0 dBm) e

Fig. 2.66 Simulation du bruit de phase dun diviseur par 32/33 (frquence dentre=10 GHz, puissance e e dentre=0 dBm) e

 2.9. ETUDE DU BRUIT DANS LES DIVISEURS NUMERIQUES

111

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Fig. 2.67 Comparaison du bruit de phase du diviseur par 4/5 et du diviseur par 32/33 (frquence e dentre=10 GHz, puissance dentre=0 dBm) e e

Fig. 2.68 Spectre simul du bruit de phase du diviseur par N (frquence dentre=10 GHz, puissance e e e dentre=0 dBm) e

112

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

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Fig. 2.69 Simulation du bruit de phase dun diviseur par 2 (frquence dentre=20 GHz, puissance e e dentre=0 dBm) e

2.9.3.2

Spectres de bruit de phase en sortie des diviseurs en BiCMOS7

La mme tude a t ralise avec la technologie BiCMOS7 (cf gures 2.69, 2.70, 2.71). Seul e e ee e e le spectre de bruit de phase du diviseur par N ne sera pas visible car le simulateur Spectre sous Cadence na pas russi ` grer lanalyse PSS (cf. Chapitre 1) ncessaire ` lobtention du bruit e a e e a du diviseur complet, ceci tant d ` la complexit des mod`les associe ` cette technologie. e ua e e e a Dapr`s tous ces graphes, on peut noter que le plancher de bruit des diviseurs en technologie e BiCMOS7 est un peu meilleur que celui que lon obtient en BiCMOS6G.

2.9.4

Mesures du bruit de phase des diviseurs numriques par 2, e par P/P + 1 et par N en BiCMOS6

Par manque de temps, nous nous sommes concentrs sur lune des deux technologies sachant e que toute la mise en uvre pour eectuer les mesures est assez longue. Ces mesures ont t ee ralises par M. Olivier LLOPIS, Chercheur CNRS, et M. Gilles CIBIEL, Ingnieur CNES [21]. e e e La mtrologie du bruit de phase en boucle ouverte permet dtudier le bruit de phase des quae e driples en gnral [22, 23]. La premi`re application de ce type de caractrisation vise a spcier o e e e e ` e les direntes fonctions intervenant dans des sources de frquences comme les synthtiseurs de e e e frquence : diviseurs de frquence, analogiques [24, 25, 26], ou numriques [27], multiplicateurs e e e de frquence [23], amplicateurs [28, 29, 30, 31], . . . . On parle dans ce cas de bruit de phase e additif ou rsiduel. e La caractrisation de ce type de bruit est base sur la dtection de phase. Le schma de e e e e

 2.9. ETUDE DU BRUIT DANS LES DIVISEURS NUMERIQUES

113

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Fig. 2.70 Simulation du bruit de phase dun diviseur par 4/5 (frquence dentre=20 GHz, puissance e e dentre=0 dBm) e

Fig. 2.71 Simulation du bruit de phase dun diviseur par 32/33 (frquence dentre=20 GHz, puissance e e dentre=0 dBm) e

114

CHAPITRE 2. DIVISEUR DE FREQUENCE PROGRAMMABLE

Synthtiseur de frquence bonne puret spectrale

Diviseur

Mlangeur

Amplificateur BF Analyseur de spectre

Dphaseur

Diviseur

Fig. 2.72 Mesure de bruit de phase du diviseur par 2

70 Diviseur /2 seul 5 GHz 3,5 V 5 dBm 3,5 V 0 dBm 3,6 V 0 dBm

80

90

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100

110

120

130

140 1 10 100 1000 Bruit de phase rsiduel (dBc/Hz) vs Frquence (Hz) 10000 100000

Fig. 2.73 Mesure de bruit de phase du diviseur par 2

principe dun tel dispositif est reprsent sur la gure 2.72. e e Un tel banc de mesure est principalement constitu dun mlangeur faible bruit fonctionnant e e en quadrature, soit avec une dirence de phase de /2 entre les deux voies du mlangeur, e e et ralisant ainsi un dtecteur de phase. La quadrature entre les deux signaux attaquant le e e mlangeur est obtenue a partir dun dphaseur plac sur lune des deux voies. Le principe est e ` e e le suivant : les uctuations de phase entre les deux voies sont transformes par le dtecteur e e de phase en uctuations de tension qui sont exploites par lanalyseur de spectre. Le rsultat e e mesur correspond a la somme du bruit de chacun des diviseurs ; on peut alors dduire le bruit e ` e de chacun deux qui correspond ` la moiti du rsultat mesur, soit 3 dB de moins. Les trois a e e e gures qui suivent prsentent le bruit de phase rsiduel dans le diviseur par 2 et le diviseur e e P/P + 1. Les dicults rencontres lors de la mise en bo e e tier du diviseur par N ne permettent pas de prsenter les rsultats de bruit de phase de ce circuit. e e Il est important de noter que les rsultats obtenus en mesure sont cohrents avec les rsultats e e e obtenus en simulations. Pour toute la partie concernant les diviseurs en logique ECL, nous

2.10. CONCLUSION

115

70 3,5 V 5 dBm 80 3,5 V 0 dBm 3,6 V 0 dBm 90

100

110

120

130

140 1 10 100 1000 10000 100000

Bruit de phase rsiduel (dBc/Hz) vs Frquence (Hz)

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Fig. 2.74 Mesure de bruit de phase du diviseur par 5

avons fait des mesures a direntes valeurs de tension dalimentation 15 et direntes puis` e e sances dentre. On peut noter que la variation de la tension dalimentation met en vidence e e la rduction du niveau de bruit des diviseurs avec la hausse de la consommation en courant. e Pour la variation de la puissance dentre, plus lamplitude des signaux est importante, plus le e rapport signal sur bruit sera faible.

2.10

Conclusion

Une tude compl`te a t mene sur les diviseurs numriques programmables, en pare e ee e e tant de lanalyse des composants actifs, lments clefs qui sont ` lorigine des performances ee a frquentielles, en passant par lanalyse et loptimisation des direntes topologies de circuits e e numriques hyperfrquences, pour arriver a la conception de diviseurs programmables hye e ` perfrquences dont la structure fait appel ` la fois a des notions de ( conception design ) e a ` ( ) et de ( conception syst`me ) En ce qui concerne la monte en frquence, les aspects impor( e ). e e tants de ces travaux sont lutilisation de la logique ECL associe ` deux technologies BiCMOS e a rapides et lvolution des topologies des circuits logiques. Ces travaux ont mis en avant des topoe logies innovantes en technologie Silicium-Germanium de diviseurs numriques programmables : e sont prsents, dune part, les performances de ces circuits dans le domaine frquentiel et en e e e terme de bruit de phase rsiduel, et dautre part, les points clefs de leurs fonctionnements. Les e bons rsultats obtenus avec les diviseurs de frquence programmables monolithiques en technoe e logie Silicium-Germanium nous ont permis denvisager la ralisation de PLL hyperfrquences e e (10 GHz et 20 GHz) enti`rement intgres avec des technologies faible co t. e e e u
15. La logique ECL permet davoir un degr de libert de plus sur la tension dalimentation par rapport a la e e ` logique CMOS car il est possible de faire varier celle-ci tout en respectant la tension VCEmax des transistors.

116

DIVISEUR DE FREQUENCE PROGRAMMABLE

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Chapitre 3
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Comparateurs phase/frquence e et pompes de charges

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121

e chapitre I a dtaill la modlisation de la boucle a verrouillage de phase du troisi`me e e e ` e et quatri`me ordre en supposant que la boucle est un syst`me continu. La dicult de e e e

la modlisation dun tel circuit tient dans la coexistence de syst`mes de nature analogique e e continue (loscillateur et le ltre linaire) avec un syst`me numrique squentiel (la logique du e e e e dtecteur de phase). e La boucle a verrouillage de phase (ou PLL) avec un dtecteur de phase ` trois tats (ou ` e a e PFD, Phase/Frequency Detector a t introduite dans les annes 1976 par Sharpe [1] an ee e damliorer la phase transitoire du circuit. e La premi`re modlisation a t propose par Gardner [2] sous forme dun syst`me de e e ee e e rcurrences non-linaires quasi-exactes dont la rsolution numrique permet dobtenir une sie e e e mulation du transitoire. Ces quations ont t linarises pour permettre lanalyse de stabilit e ee e e e de la boucle. Cette linarisation est faite en remplaant la forme exacte des signaux discrets e c issus du PFD par une approximation continue de leur moyenne. Le mod`le se trouve tre alors e e

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celui dune PLL analogique. Cette mthode danalyse, appele l approximation quasi-continue, e e fait rfrence et est la plus utilise ` lheure actuelle. Dans ce mme article, il est tabli que cette ee e a e e approximation donne des rsultats similaires ` ceux obtenus avec les rcurrences non-linaires, e a e e lorsque la frquence de rfrence est largement suprieure ` celle de la bande passante de la e ee e a boucle. Le mod`le non-linaire discret propos par Van Paemel [3] permet de traiter la linarisation e e e e e e exacte du syst`me tudi. Ce mod`le est valable uniquement lorsque lerreur de phase nexc`de e e e pas un cycle complet, pr`s de ltat daccrochage. Dans cet article, lanalyse de stabilit nest e e e pas dveloppe. Ce mod`le a t tabli uniquement pour les boucles du second ordre. e e e eee Les travaux dHedayat [4] tablissent un mod`le vnementiel de la PLL qui permet de e e e e raliser des simulations rapides du syst`me et donc son optimisation. Ce mod`le, dont le pas e e e de calcul dans le temps est variable, est analytique et quivalent a celui de Van Paemel pour e ` le second ordre. Hedayat a tendu cette modlisation au cas de la PLL du troisi`me ordre [5]. e e e Aucune analyse de stabilit spcique a ce mod`le nest propose, par contre une analyse e e ` e e statistique intressante des caractristiques du circuit est ralise ` partir des simulations de ce e e e e a mod`le exact. Des non-linarits ont t rajoutes dans le mod`le telles que la zone morte du e e e ee e e PFD et la saturation de la tension de commande. Mais, labsence de facilit danalyse mathmatique de ces deux derniers mod`les e e e font que le mod`le linaire et les rsultats obtenus par Gardner en 1980 sont encore e e e et toujours utiliss. e De plus, ces mthodes sont fortement dpendantes des performances des simulateurs pour e e les syst`mes ` haute frquence (temps et prcision de calcul). e a e e Dans ce chapitre, nous aborderons le comparateur phase/frquence, ainsi que la pompe de e charges associe au ltre de boucle : ces trois circuits sont lis car cest ` eux que revient la fonce e a tion de transmettre, le plus correctement possible, linformation sur lerreur de phase au VCO.

 122CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

Vdd Vdd D Q

UP

F ref

Clk

tat 0 tat 1

Vdd D R Q

tat 0

Vout vers lentre du VCO

tat 1

F div

Clk

DOWN Comparateur phase/frquence Pompe de charge Filtre de boucle

gnre la tension Vout

Fig. 3.1 Schmatique logique de la chane de transmission de linformation sur lerreur de phase e

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Si lun de ces trois circuits ne fonctionne pas correctement, la transmission dinformation sera fausse. Les gures 3.1 et 3.1 prsentent cette cha de dtection ainsi que son fonctionnement. e e ne e Le dtecteur dlivre des signaux numriques de commande qui dpendent de lintervalle de e e e e temps sparant les fronts montants du signal de rfrence (de frquence Fref ) et du signal fourni e ee e par le diviseur. Ces signaux sont limage de la dirence de frquence si Fref est dirente de e e e e e Fdiv ou de la dirence de phase si la PLL est verrouille. La pompe de charges et le ltre convertissent les signaux de commande du comparateur en une tension de contrle pour le o VCO. Ce chapitre va tenter de dtailler le fonctionnement du comparateur phase/frquence et de e e la pompe de charges pour mieux cerner les limites de la modlisation quasi-continue, et de e dtailler le fonctionnement, la ralisation et loptimisation de ces deux blocs. e e

3.1

Dtecteur de phase e

Les comparateurs ou dtecteurs de phase associs ` une pompe de charges doivent fournir, e e a apr`s ltrage, une tension continue ou lentement variable, proportionnelle au dphasage exise e tant entre les deux signaux dentre et de retour de boucle. On distingue deux catgories de e e comparateurs de phase : les comparateurs de phase analogiques (ou mlangeurs), e les comparateurs de phase numriques [6]. e Seront prsentes, dans un premier temps, les caractristiques des dirents dtecteurs de e e e e e phase pour pouvoir ensuite dtailler le fonctionnement du dtecteur slectionn pour notre e e e e application, le comparateur phase/frquence. Le dtecteur phase/frquence reprsente lun e e e e des plus largement utilis, parmi les dtecteurs de phase existants, dans la conception des e e

 3.1. DETECTEUR DE PHASE

123

Fdiv Fref

UP

DOWN

Courant de sortie de la pompe de charge Icp

Tension de filtre

1 0 1 0 1 0 1 0 1 0 1 0 1 0 11 00 1 0 1 0 11 00 1 0 11 00 1 0 11 00 1 0 11 00 1 0 11 00 1 0 1 11 0 00 1 0 11 00 1 11 0 00 1 0 1 0 11 00 1 0 11 00 1 0 11 00 1 0 11 00 1 0 11 00 1 0 11 00 1 0 11 00 11111111111111111111111111111 00000000000000000000000000000 1 0 11 00 11111111111111111111111111111 00000000000000000000000000000 1 0 11 00 11111111111111111111111111111 00000000000000000000000000000 1 0 11 00 11111111111111111111111111111 00000000000000000000000000000 1 0 11111111111111111111111111111 00000000000000000000000000000 11 00 1 0 11111111111111111111111111111 00000000000000000000000000000 11 00 1 0 1 0 11111111111111111111111111111 00000000000000000000000000000 11 00 1 0 1 0 11 00 1 0 1 0 11 00 1 0 1 0 11 00 1 0 1 0 1 11 0 00 1 0 1 0 1 1 0 0
Charge du filtre Dcharge du filtre temps

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Fig. 3.2 Chronogramme prsentant la fonction de la chane ( PFD+pompe de charges+ltre ) e ( )

synthtiseurs modernes, d a ses caractristiques dans le domaine de lacquisition et de la e u ` e simplicit numrique du circuit. e e

3.1.1

Comparateurs de phase analogiques ou mlangeurs e

Les mlangeurs sont probablement les composants les plus utiliss et les plus importants e e dans les circuits haute frquence. Ils peuvent tre utiliss dans de multiples applications dont e e e la comparaison de phase de deux signaux [7]. On distingue deux catgories de mlangeurs : les mlangeurs dits passifs, qui ne ncessitent e e e e pas de sources dnergie annexes, et les mlangeurs actifs qui, labors en gnral autour de trane e e e e e sistors, ncessitent une source de tension annexe. Dans les deux cas, passifs et actifs, on cherche e a ` utiliser la non-linarit dun composant semi-conducteur, diode pour les mlangeurs passifs e e e et transistor pour les mlangeurs actifs. Les inconvnients majeurs des mlangeurs passifs sont e e e leur perte de conversion et la ncessit dinjecter un niveau de puissance OL (Oscillateur Local) e e important. Dautre part, la prsence des transformateurs limite les possibilits dintgration. e e e Par contre, les mlangeurs actifs peuvent se satisfaire dun niveau OL plus faible, peuvent avoir e un gain de conversion et ne ncessitent pas de transformateur. e Les multiplicateurs peuvent tre utiliss pour des signaux de phases direntes mais de e e e frquences identiques. En gnral, ce type de comparateur est accompagn dun comparateur e e e e

 124CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

v1(t) Oscillateur Local (signal utilis pour la transposition) v2(t) Radio Frequency (signal traiter)

u(t)=k.v1(t).v2(t) Frquence Intermdiaire

Fig. 3.3 Schma fonctionnel du multiplicateur analogique passif ou actif e

de frquence ou un syst`me daide ` lacquisition, comme par exemple, un gnrateur de rampe. e e a e e On a successivement une acquisition en frquence et un verrouillage en phase. e

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3.1.1.1

Multiplicateur analogique passif

Il eectue la multiplication de deux signaux dentre dcrits par les deux quations suivantes : e e e v1 (t) = V1 cos( t + 1 ) v2 (t) = V2 cos( t + 2 ) Les signaux dentre sont de frquences identiques et de phases direntes. La tension de sortie e e e u(t) scrit : e k V1 V2 [ cos(2 t + 1 + 2 ) + cos(1 2 )] u(t) = 2 Le terme haute frquence en 2 est limin par le ltre passe-bas, et la valeur continue de e e e lerreur est : U0 = k V1 V2 k V1 V2 cos(1 2 ) = cos() 2 2

La fonction U0 () est une fonction cosinus : lerreur est donc nulle pour = /2. Ceci signie que la boucle est verrouille et fonctionne ` sa frquence centrale lorsque les deux e a e signaux sont dphass de /2. Le fonctionnement nest linaire que si on travaille autour de e e e e lerreur nulle (point A ou B). La pente de la fonction U0 () dnit la fonction de transfert et dpend des amplitudes V1 et V2 . Si on reprend le calcul, et en considrant quil y a dphasage e e e de /2 inhrent au principe entre v1 (t) et v2 (t), nous aurons : e v1 (t) = V1 sin( t + 1 ) v2 (t) = V2 cos( t + 2 )

 3.1. DETECTEUR DE PHASE

125

Uo (en V)

kV1V2 2

/2 0

+/2

+ (en rad)

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Fig. 3.4 Reprsentation de la fonction U0 () e

Ce qui donne : U(t) = k V1 V2 k V1 V2 sin(2 t + 1 + 2 ) + sin(1 2 ) 2 2

Le terme haute frquence est limin par le ltre passe-bas, et il reste : e e e U0 () = k V1 V2 sin() 2

Si on consid`re que la PLL verrouille fonctionne autour de sa frquence centrale fc , on a e e e 0. Le dveloppement limit du sinus autour de 0 donne : e e sin() = + La relation devient alors : 3 + . . . 3!

k V1 V2 2 Lorsque la boucle nest pas verrouille, les frquences ` lentre du mlangeur sont direntes : e e a e e e U0 () v1 (t) = V1 sin(1 t) v2 (t) = V2 cos(2 t)

e e Les phases 1 et 2 sont ngliges.

 126CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

Uo

Fig. 3.5 Reprsentation de la fonction U0 () pour un dphasage nul e e

boucle verrouille

vs (t) ve(t) = Ve*sin( ot+ )

f=fo u(t)

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Fig. 3.6 Reprsentation fonctionnelle du multiplicateur analogique a dcoupage e ` e

Le produit de ces fonctions nous donne : v1 (t) v2 (t) = k V1 V2 k V1 V2 cos(1 + 2 ) t + cos[(1 2 ) t] 2 2

o` apparaissent deux nouvelles pulsations : (1 + 2 ) et (1 2 ). u e La pulsation (1 2 ) reprsente la pulsation de battement que laisse passer le ltre passebas, si celle-ci est susamment basse an de permettre laccrochage de la boucle. 3.1.1.2 Multiplicateur analogique actif ou ( ` dcoupage ) (a e )

Les multiplicateurs analogiques linaires sont limits en frquence et imposent certaines e e e contraintes de mise en uvre. On prf`re utiliser les multiplicateurs analogiques ` dcoupage ee a e que lon peut rencontrer sous le terme ( hacheur ) ou ( chopper ) ou ( modulateur ) ( ), ( ), ( ). Principe des multiplicateurs analogiques ` dcoupage : a e On les reprsente par un interrupteur pilot par un signal carr et fournissant un gain en e e e tension de ( +1 ) lorsquil est ferm, et un gain nul lorsquil est ouvert. ( ) e e e Si on consid`re la boucle accroche, les signaux ve (t) et vs (t) sont de mme frquence. La e e tension de sortie u(t) reprsente le produit de la tension dentre ve (t) et de la fonction de e e transmission h(t) qui prend les valeurs 1 ou 0, dnie mathmatiquement par un carr. La e e e dcomposition en srie de Fourier de h(t) est : e e h(t) = 1 1 1 2 + sin(0 t) sin(3 0 t) + sin(5 0 t) . . . 2 6 10

 3.1. DETECTEUR DE PHASE

Table de vrit Ve (t) Vs(t)
0 0 1 0 1

127

U(t)
0 1 1 0

Ve (t) Vs(t)

U(t)

0 1 1

Rappel: tat logique "1"= tension dalim tat logique "0"=masse

Fig. 3.7 Schma de la porte logique OU exclusif accompagn de la table de vrit e e e e

Ainsi u(t) = ve (t) f (t), soit :

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u(t) = Ve sin(0 t + )

1 2 1 1 + sin(0 t) sin(3 0 t) + sin(5 0 t) . . . 2 6 10

Cette tension est transmise au ltre passe-bas et celui-ci ne laisse passer que la composante continue issue du produit : Ve sin(0 t + ) 2 Ve sin(0 t) donc U0 = cos U0 = Ve cos

3.1.2

Comparateurs de phase numriques e

Les comparateurs de phase numriques, conus en technologie CMOS, TTL ou ECL, sont e c de plus en plus utiliss. Les comparateurs en logique combinatoire fonctionnent sur les niveaux e logiques, alors que les comparateurs en logique squentielle fonctionnent sur les fronts. e

3.1.2.1

Comparateur de phase combinatoire : circuit OU exclusif

Le OU exclusif [8] peut jouer le rle dun comparateur de phase dont les caractristiques o e sont les suivantes : La sortie de la porte OU exclusif est ` ltat haut lorsque les niveaux dentre di`rent, a e e e et ` ltat bas lorsque les niveaux dentre sont identiques. Si le dphasage 1 2 entre les a e e e deux signaux dentre est nul, la sortie de la porte est au niveau logique bas en permanence. e Si le dphasage vaut , la sortie de la porte est au niveau logique haut en permanence. Si le e dphasage vaut /2, la sortie de la porte est un signal rectangulaire de rapport cyclique 1/2 et e de frquence double de la frquence dentre comme le montre la gure 3.8. e e e

 128CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

Entre 1 Entre 2 Sortie 1 2

Fig. 3.8 Chronogramme de sortie du comparateur OU exclusif pour le cas dun dphasage entre les deux e signaux dentre gal a /2 e e `
U Valim

tel-00010235, version 1 - 21 Sep 2005

/2

1 2

Fig. 3.9 Caractristique de sortie du comparateur OU exclusif e

Sur la gure 3.9 est prsente la variation de tension U, linaire en fonction du dphasage e e e e ` e 1 2 . Le point de verrouillage a frquence centrale f0 seectue pour U = Valim /2 et = /2. Or, ce comparateur prsente les inconvnients suivants : e e il impose des signaux a rapport cyclique de 1/2 ; ` il peut permettre un verrouillage pour des frquences extrieures aux frquences de la e e e plage de maintien (on dit quil y a verrouillage sur les harmoniques) 3.1.2.2 Comparateur de phase squentiel : bascule RS e

La gure 3.10 reprsente une simple bascule RS utilise en tant que comparateur de phase. e e Les tats de sortie de la bascule changent avec les transitions des signaux dentre, en e e consquence, la caractristique de transfert du comparateur de phase sera indpendante des e e e rapports cycliques des signaux dentre. Les deux entres de la bascule RS sont quivalentes ` e e e a des entres Set et Reset pour des transitions ngatives, niveau haut vers niveau bas. La tension e e moyenne du signal de sortie est proportionnelle ` lcart de phase : a e U = Valim (1 2 ) La fonction de transfert est linaire de 0 ` 2 et le point dquilibre est obtenu pour la valeur e a e . Mais cette structure prsente un dfaut majeur : les deux signaux dentre ne peuvent pas e e e se retrouver dans le mme ( 0 ) car, dapr`s la table de vrit, on ne peut prvoir ltat des e ( ) e e e e e sorties Qn et Qn . Il est donc impossible de savoir si la correction apporte par le comparateur e

 3.1. DETECTEUR DE PHASE

129

Table de vrit R R
(V1(t))

S
0 1 1 0

Qn
0 1

Qn
1 0

1 0

S
tel-00010235, version 1 - 21 Sep 2005
(V2(t))

1 0

Q n1 Q n1
tats indtermins

Fig. 3.10 Schma de la bascule RS ` partir de portes NON-ET e a

U Valim

1 2

Fig. 3.11 Caractristique de sortie du comparateur RS e

 130CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

D Ve(t) H Cl

Q Q

U(t)

Vs(t)

Fig. 3.12 Schma du comparateur ralis ` partir dune bascule D ragissant sur front e e ea e
Valim

UP
D Clk Q

tel-00010235, version 1 - 21 Sep 2005

f1

Valim D R

Clk Q

f2

DOWN

Fig. 3.13 Schma du comparateur phase/frquence e e

est corrle avec le dphasage existant entre les deux signaux dentre. ee e e 3.1.2.3 Comparateur de phase squentiel : bascule D reboucle e e

Le schma du comparateur construit a partir dune bascule D est visible sur la gure 3.12. e ` e La borne Clear (Cl) est active a ltat haut. Ce sont les fronts montants de Ve (t) qui dclenchent ` e e e la dtection de phase, et les fronts montants de Vs (t) qui rinitialisent la dtection. La fonction e de transfert de la bascule D est identique a celle de la bascule RS. ` Remarque : La bascule JK Ma tre-Esclave peut elle-aussi tre utilise en tant que comparateur de phase. e e Mais, dans la pratique, la bascule JK prsente des dfaillances dans certaines situations bien e e prcises (si les deux entres sont ` ltat haut, la bascule JK change dtat a chaque coup e e a e e ` dhorloge, et donc elle oscille). 3.1.2.4 Comparateur de phase/frquence squentiel e e

Le comparateur de la gure 3.13 est sensible aux fronts montants des signaux dentre, v1 (t) e e et v2 (t), et il a un fonctionnement indpendant du rapport cyclique. Indiquons un fonctionne-

 3.1. DETECTEUR DE PHASE

131

Fig. 3.14 Caractristique de sortie du comparateur phase/frquence e e

ment simpli logique de ce comparateur phase/frquence [9, 10, 11, 12] : e e

tel-00010235, version 1 - 21 Sep 2005

si f1 > f2 , alors VUP = Valim = 1 et VDOWN = Vmasse = 0, si f2 > f1 , alors VUP = 0 et VDOWN = 1, si f1 = f2 : si le front montant de la tension dentre v2 (t) est en avance par rapport au front e ` e montant de la tension v1 (t), la sortie UP est a ltat haut pendant lintervalle des deux fronts et a ltat bas pendant le reste de la priode (la sortie DOWN est ` ltat ` e e a e bas durant la priode compl`te). e e si le front montant de la tension v2 (t) est en retard par rapport au front montant ` e de la tension v1 (t), la sortie DOWN est a ltat haut pendant lintervalle des deux fronts et a ltat bas pendant le reste de la priode (la sortie UP est ` ltat bas ` e e a e durant la priode compl`te). e e si les deux signaux sont ( en phase ) les deux sorties UP et DOWN sont en ltat ( ), e bas en permanence. La fonction de transfert est reprsente sur la gure 3.14. e e

3.1.3

Comparaison entre les dirents comparateurs de phase e

Mlangeur : e U() est non linaire pour = /2, e ` frquence constante, le dphasage peut tre compris entre 0 et , a e e e la pente de la fonction de transfert dpend de lamplitude des signaux dentre du e e mlangeur. e Comparateur combinatoire, OU exclusif : U() est linaire, e

 132CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES cette fonction est indpendante des amplitudes, e le rapport cyclique des signaux dentre doit tre de 1/2, e e il y a un verrouillage possible sur les harmoniques, le dphasage varie de 0 a . e ` Comparateur squentiel, bascule RS : e U() est linaire, e cette fonction est indpendante des amplitudes, e le rapport cyclique peut tre quelconque (dclenchement sur front et non sur niveau), e e il ny a pas de verrouillage sur les harmoniques, le dphasage varie de 0 a 2, e ` tat ( 00 ) interdit en entre du circuit. e ( ) e Comparateur squentiel phase/frquence : e e U() est linaire, e le dclenchement seectue sur front, e il ny a pas de verrouillage sur les harmoniques, le dphasage varie de 2 ` +2. e a Dapr`s cette comparaison, on peut conclure que si lon veut une dtection du dphasage la e e e plus large possible, conjugue ` une dtection stable, rapide et prcise (pas de verrouillage sur e a e e les harmoniques), il ne reste que le comparateur phase/frquence numrique. Nous proposons e e de dtailler le fonctionnement de cette derni`re structure, les avantages et les inconvnients, e e e ainsi que son optimisation dun point de vue structurel.

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3.1.4

Comparateur phase/frquence numrique (ou PFD, Phase e e Frequency Detector)

Au regard du bilan sur les comparateurs de phase, nous avons opt pour un comparateur e phase/frquence [13] (ou PFD) prsentant des avantages non ngligeables par rapport au come e e parateur de phase simple. Mais, le PFD prsente lui aussi des inconvnients que nous dtaillons e e e par la suite pour pouvoir optimiser la structure et donc amliorer ses performances. e Un tel comparateur poss`de trois tats stables, dont un que lon pourrait nommer ( tempoe e ( raire ) Cest ce nouvel tat, associ ` la cration de deux signaux de sortie non complmentaires, ). e ea e e qui permet daboutir aux rsultats escompts. Lorsque la frquence du signal de rfrence fref e e e ee est suprieure ` celle du signal de sortie du diviseur fdiv , le PFD gn`re une impulsion positive e a e e sur la sortie Up, et Down reste ` zro. Inversement, lorsque fref < fdiv , limpulsion positive a e appara sur la sortie Down tandis que Up reste ` zro. Le dernier cas correspond a fref = fdiv , t a e ` le circuit gn`re alors des impulsions sur lune des deux sorties Up et Down selon si il y a retard e e ou avance de phase, et dont la largeur est gale a lcart de phase. Ainsi ltat des sorties Up et e ` e e Down donnent linformation ncessaire au syst`me sur la dirence de phase ou de frquence e e e e

 3.1. DETECTEUR DE PHASE

133

Vdiv

Vdiv

Vref

Vref

Up=0 Down=1
Vref

Up=0 Down=0
Vdiv

Up=1 Down=0

Vdiv Vref

front montant du signal de sortie du diviseur front montant du signal de rfrence

Fig. 3.15 Diagramme dtats du comparateur phase/frquence e e

f ref f ref f div Up Down
temps temps

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f div Up Down

f div

>

f ref

f div

Pics parasites

f ref

Fig. 3.16 Chronogramme des signaux dentre et de sortie du PFD lorsque fref > fdiv , et fref = fdiv e

entre les deux signaux dentre : la gure 3.16 prsente ltat des sorties du comparateur pour e e e des signaux dentres prsentant des dirences frquentielles. e e e e Une implmentation possible du PFD est dcrite dans gure 3.17. Le circuit est constitu e e e de deux bascules D fonctionnant sur front montant, dont lentre de donnes est connecte au e e e e niveau logique haut. Les signaux de frquence fref et fdiv agissent sur les entres dhorloge des e bascules. On remarque que lorsque Up=Down=0, une transition du signal de frquence fref e provoque la commutation de la bascule correspondante forant Up au niveau haut. Donc, toute c nouvelle transition du signal de frquence fref naura plus aucun eet sur le circuit. Puis, lorsque e le signal de frquence fdiv passe au niveau haut, la porte ET active le Reset des deux bascules, e ce qui signie que les sorties Up et Down sont temporairement au niveau haut simultanment e (cf. g 3.16). La dure de cet tat dpend donc du temps de propagation du signal de Reset e e e par la porte ET ainsi que le dlai de remise ` zro des bascules. e a e Sur la gure 3.18, nous avons trac la fonction de transfert idale que lon devrait obtenir e e et la fonction de transfert relle que lon obtient lors de la conception dun PFD. La prsence e e

 134CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

Vdd D Q

UP

f ref

Clk

Vdd D R Q

f div

Clk

DOWN

Fig. 3.17 Topologie classique du PFD

tel-00010235, version 1 - 21 Sep 2005

Fonction de transfert idale du comparateur phase/frquence Vout

Fonction de transfert relle du comparateur phase/frquence Vout

2 zone morte

Fig. 3.18 Fonction de transfert du PFD

de cette anomalie sexplique en partie par les ( spurious ) qui apparaissent sur Up et Down ( ) lorsque les signaux de rfrence et du diviseur sont identiques. Ces ( spurious ) tats hauts ee ( ), e parasites, empchent la PLL datteindre un quilibre ( stable ) : ils sont transmis comme tant e e ( ) e une information derreur de phase alors que lerreur nexiste pas. Conscutivement, la pompe e de charges et le ltre de boucle vont transformer cette erreur de phase virtuelle en une tension ` e e ( ) ( Vout oscillante de faible valeur, imposant a la PLL un tat dquilibre ( instable ) ou ( zone morte ) ). Lorsque que lon parle de zone morte, il faut prciser quelle est galement la consquence e e e des dysfonctionnements de la pompe de charges qui est dveloppe plus loin dans ce chapitre : e e lorsque la PLL a converg et que la dirence de phase devient tr`s faible, le temps de charge et e e e de dcharge de la pompe de charges dans le ltre de boucle devient trop faible pour parvenir ` e a corriger lerreur de phase et prsenter une tension moyenne correcte au VCO. Pour corriger ce e probl`me, les concepteurs modient le comparateur phase/frquence en introduisant un circuit e e retard entre la porte ET et les deux bascules D qui a pour but dlargir les pics de correction e dans le but de permettre la charge et la dcharge de la pompe dans le ltre pour de faibles e dphasages. e

 3.1. DETECTEUR DE PHASE

Vdd D Q

135

UP

Vout

PFD avec circuit de retard sur le signal de RESET PFD simple

F ref

Clk

T
Vdd D R

2 2 zone morte 4

F vco

Clk

DOWN

Fig. 3.19 Schmatique et fonction de transfert du PFD modi e e

Les eets sur la fonction de transfert sont illustrs sur la gure 3.19. Par ce syst`me de e e retard, la structure prsente un temps de latence avant de pouvoir a nouveau relancer une e `

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dtection derreur de phase du syst`me. e e Nous avons donc essay de concevoir une structure minimisant la zone morte et ne prsentant e e pas ce temps de latence qui pourrait entra ner une dgradation du temps de convergence ou de e stabilisation de la PLL. 3.1.4.1 Nouvelle topologie dun comparateur phase/frquence numrique e e

La zone morte reprsente la dfaillance de la cha de dtection ( PFD + pompe de charges e e ne e ( + ltre ) Avant de modier la pompe de charges, loptimisation du PFD concernant ces pics ). parasites simpose. Pour bien comprendre la place de ces pics parasites aux niveaux des sorties du comparateur, nous proposons un chronogramme sur la gure 3.20 qui dcrit leurs places et leurs importances e dans les signaux de correction Up et Down. On observe la place non ngligeable que prennent les ( spurious ) dans les signaux Up et e ( ) Down : sur cet exemple o` le signal de rfrence est en avance de phase sur le signal de sortie u ee du diviseur, les pics parasites apparaissent sur la sortie Down mais ils sont galement prsents e e sur la sortie Up o` ils sont inclus dans la largeur de ltat ( haut ) de correction, ce qui veut u e ( ) donc dire que ces pics polluent la correction de lerreur de phase. Nous avons donc imagin non seulement dliminer les ( spurious ) sur la sortie Down si e e ( ) on prend lexemple de la gure 3.20, mais aussi de soustraire le ( spurious ) de ltat ( haut ) ( ) e ( ) qui appara sur Up pour que cet tat corresponde parfaitement au dphasage entre les deux t e e signaux dentre. e Pour raliser ce ltrage numrique [14], nous avons mis en place deux portes OU exclusif e e sur chaque sortie du comparateur. Comme le montre la gure 3.21, lune des deux entres e de la porte logique OU exclusif est branche sur lune des sorties du comparateur et lautre e sur le signal de ( RESET ) cest-`-dire le signal de sortie de la porte ET qui va gnrer les ( ), a e e

 136CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

f div >

f ref

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f ref

Largeur correspondant la diffrence de phase entre les deux signaux Largeur du spurious Largeur totale du pic sur le sortie Up qui correspond laddition des deux pics prcdents.

f div

Up

Down

temps

Fig. 3.20 Chronogramme permettant dobserver la place des ( spurious ) ( )

3.2. POMPE DE CHARGES

137

( spurious ) Le principe est le suivant : le pic parasite est largi par un circuit dlai plac ( ). e e e apr`s la porte ET. On peut alors considrer ce pic comme un signal avec de vritables tats e e e e logiques bien dnis. En prlevant le signal apr`s ce dlai et en le rinjectant dans des portes e e e e e logiques OU exclusif avec les sorties Up et Down ( parasites ) on ralise un ltrage qui ( e ), e permet dobtenir une dtection derreur de phase la plus juste possible. La gure 3.22 montre e les rsultats thoriques que lon obtient en sortie du nouveau comparateur ragissant sur front e e e descendant et la gure 3.23 prsente la simulation avant et apr`s ltrage. e e Comme nous lavons dit prcdemment, lorsque la PLL va tendre vers lquilibre, le dphasage e e e e va devenir de plus en plus faible et donc les tats ( hauts ) proportionnels a ce dphasage vont e ( ) ` e devenir de plus en plus petits, ce qui implique quil va falloir mettre en place une pompe de charges et un ltre de boucle capable de transmettre linformation, aussi faible soit elle, au VCO. Cette nouvelle tape est un probl`me bien connu des concepteurs de synthtiseur de e e e

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frquence : la ralisation dune pompe de charges tr`s prcise capable de charger et dcharger le e e e e e ltre en un minimum de temps prsente des dicults sur lesquelles nous nous sommes penchs. e e e

3.2

Pompe de charges

Nous avons fait le choix dune structure simple tr`s symtrique avec des transistors MOS e e les plus petits possibles pour leur rapidit dexcution, pour obtenir un courant de faible valeur e e dans le but de raliser un ltre de boucle intgrable (capacit du ltre de valeur raisonnable) et e e e pour minimiser les ( overshoots ) de courant lors des commutations cest-`-dire la contribution ( ) a en bruit de la pompe de charges dans la boucle. Dapr`s les gures 3.1 et 3.2, on rappelle que e la pompe de charges est un interrupteur de courant qui charge et dcharge le ltre de boucle e qui joue le rle de convertisseur courant-tension pour le VCO. o

3.2.1

Topologie de la pompe de charges

La gure 3.24 prsente la pompe de charges ralise en BiCMOS6G et en BiCMOS7 pour e e e tre intgre par la suite dans les boucles ` verrouillage de phase. e e e a Les miroirs de courant N et P [15] doivent dbiter des courants les plus constants et les plus e gaux possible sur la plus large plage de tension qui sera la future tension de contrle du VCO. e o Il sagit de se rapprocher autant que possible de miroirs de courant idaux. e 3.2.1.1 Etude du miroir de courant utilis e

Un des blocs analogiques les plus utiliss est le miroir de courant [16]. Le miroir de courant e utilise le principe suivant : si les potentiels grille-source de deux transistors MOS sont identiques, les courants de canal doivent tre gaux dans la rgion de saturation (en toute rigueur si leur e e e tension drain-source est galement identique). La gure 3.25 prsente limplmentation dun e e e

 138CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

Lgende:

tp

Filtrage des pics de tension parasites

Temps de propagation travers une porte logique

Vdd D Q

tp
UP

F ref

Clk

tp

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Vdd D R Q

tp
DOWN

F div

Clk

Schma dtaill de la partie dite << classique >> du comparateur phase/frquence

F ref

UP

Bascules RS Porte logique qui gnre le signal "Reset" DOWN F div

Fig. 3.21 Optimisation de la topologie du PFD

3.2. POMPE DE CHARGES

139

f ref f div Up Down

temps

f ref f div Up Down

temps

f ref f div Up Down

temps

f div

>

f ref

f div

f ref

f div en avance de phase sur f ref

Fig. 3.22 Chronogramme du nouveau PFD

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Fig. 3.23 Simulation du nouveau PFD

 140CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

tel-00010235, version 1 - 21 Sep 2005

LEGENDE Miroirs de courant Interrupteurs

Fig. 3.24 Schmatique de la pompe de charges e

miroir de courant canal N. Le courant IM 0 est une source de courant dentre et I0 est le e courant de sortie, appel aussi limage de IM 0 . e Nous pouvons dduire des quations du transistor MOS (cf. Annexe 1) que le courant image e e a une valeur tr`s proche de celle du courant dentre, dans le cas o` les deux transistors sont e e u identiques. Nous pouvons aussi vrier par ces quations que le rapport des dimensions de deux e e transistors dtermine lamplitude du courant de sortie. e En ce qui concerne cette partie du circuit, il est possible damliorer les performances de e la pompe en intgrant des miroirs plus complexes comme les miroirs de courant de Wilson ou e cascods capables de dbiter un courant plus constant en fonction de la tension drain-source e e applique (cf. gures 3.26 et 3.27) [17, 18, 19, 20, 21]. e

3.2.2

Simulation de la pompe de charges

Les gures 3.26 et 3.27 prsentent les courant de sortie des miroirs de courant N et P des e pompes de charges en BiCMOS6G et BiCMOS7. On peut observer linuence de limpdance de sortie sur la pente des courants IP et IN . e Sur le ( plateau ) les courants prsentent des pentes qui sont fonctions de limportance de ( ), e leet rsistif de limpdance de sortie de la pompe de charges : cette rsistance doit tre la plus e e e e grande possible pour minimiser cette pente et donc pour obtenir des courants les plus constants

3.2. POMPE DE CHARGES

141

Valim

IM0

M0

I0
M1 M2

Fig. 3.25 Miroir de courant

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Pente rsultant de la rsistance de sortie

Pente rsultant de la largeur de grille du MOS de sortie Tension pour laquelle Ip=In

Pente rsultant de la largeur de grille du MOS de sortie

^ Tension de controle du VCO (= VDS des transistors en sortie des miroirs N et P)

Fig. 3.26 Caractristique de la pompe de charges ralise en technologie BiCMOS7 e e e

 142CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

Courant de drain du miroir P Courant de drain du miroir N
Pente rsultant de la rsistance de sortie

Pente rsultant de la largeur de grille du MOS de sortie

Ip=In

Pente rsultant de la largeur de grille du MOS de sortie

^ Tension de controle du VCO (= VDS des transistors en sortie des miroirs N et P)

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Fig. 3.27 Caractristique de la pompe de charges ralise en technologie BiCMOS7 e e e

possibles sur la plage de tension de contrle du VCO. Sur les extrmits de la plage de tension o e e de contrle, appara leet capacitif de limpdance de sortie : : cette capacit doit tre la plus o t e e e faible possible pour avoir acc`s ` une plage de tension de contrle la plus large possible. Ceci e a o sexplique par lquation du courant de drain a la sortie du miroir : e ` ID = n Cox W (VGS VT )2 (1 + VDS ) 2L

e e e avec n , mobilit des lectrons, Cox , capacit doxyde, W et L longueur et largeur de grille, et , facteur de modulation de la longueur de canal. d ID Si on calcule la pente , on peut observer les param`tres importants qui permettent date d VDS teindre la valeur nominale du courant de la pompe de charge : d ID n Cox W (VGS VT )2 = 2 d VDS 2 L VDS Dans le cas dun miroir avec des transistors NMOS, plus la largeur de grille prsente par le e e d ID transistor de sortie est faible, plus la pente pour des faibles valeurs de VDS sera leve, e e d VDS et par consquent, plus vite le plateau du courant nominal de la pompe de charge sera atteint. e Notre tude sest donc focalise sur la diminution de leet capacitif en sortie en utilisant e e des MOS de tr`s faibles dimensions. e De plus, la capacit du ltre peroit des injections de charges parasites dues aux changements e c dtats des interrupteurs N et P. Ces injections, provenant des capacits des interrupteurs et e e des sources de courant MOS, sont dautant plus diminues que les courants sont faibles, ce qui e

3.2. POMPE DE CHARGES

143

tel-00010235, version 1 - 21 Sep 2005

Imprcision qui participe au phnomne de zone morte

Fig. 3.28 Simulation de la pompe de charges

ne fait que conrmer le choix de lutilisation de transistors MOS de faibles dimensions. Il est important de noter que lorsquon rduit leet capacitif en sortie, on augmente les e overshoots de tension a la sortie du ltre car, dapr`s lquation qui rgit le courant de la ` e e e pompe de charges, Vltre Cltre = constante Ipompe de charges = t tous les termes sont dpendants les uns des autres. e Malgr toutes ces prcautions, les courants IP et IN ne sont pas parfaitement identiques, la e e capacit en sortie de la pompe nest pas nulle et la rsistance de sortie nest pas innie : ceci e e contribue ` augmenter la zone morte que lon peut observer sur la gure 3.28. a Ltude des pompes de charges dans les deux technologie BiCMOS se poursuit par lanalyse e en bruit en sortie de celles-ci (cf. gures 3.29 et 3.30). Lors de cette tude, nous avons considr e ee 2 la PLL stabilise dun point de vue frquentiel. Ce bruit est exprim en 10 log(A /Hz). On e e e peut noter que le niveau de bruit global est assez bon malgr lutilisation de transistors MOS e tr`s petits et donc un niveau de bruit icker lev. e e e Lvaluation de la contribution en bruit de la pompe de charges dans la PLL sera plus e explicite dans le chapitre IV o` sont prsents le niveaux de bruit de tous les contributeurs. u e e

 144CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

Pompe de charge en technologie BiCMOS6G Bruit en sortie de la pompe de charge

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Fig. 3.29 Simulation du bruit en sortie de la pompe de charges en technologie BiCMOS6G

Pompe de charge en technologie BiCMOS7

Fig. 3.30 Simulation du bruit en sortie de la pompe de charges en technologie BiCMOS7

3.3. SIMULATION ET MESURE DU PFD + POMPE DE CHARGES + FILTRE DE BOUCLE145

tel-00010235, version 1 - 21 Sep 2005

Fig. 3.31 Simulation de la zone morte de la chane de dtection de lerreur de phase en technologie e BiCMOS6G

3.3

Simulation et mesure du comparateur phase/frquence e et de la pompe de charges associs au ltre de boucle e

Apr`s avoir dni toutes les caractristiques de la cha de dtection [22, 23], on peut dune e e e ne e part dterminer en simulation la zone morte et ensuite tracer la caractristique de transfert pour e e chaque technologie BiCMOS. Pour les deux technologies, sachant que la frquence de rfrence e ee des deux PLLs est de 50 MHz, nous avons simul une largeur de zone morte infrieure 2/200, e e cest-`-dire 100 ps (cf. gures 3.31 et 3.32) : plus prcisment, nous avons simul le dphasage a e e e e minimal capable dtre dtect et corrig par la cha de ( comparateur + pompe + ltre ) e e e e ne ( ). Tous les dphasages inf`rieurs ` la valeur 2/200 ne seront pas corrigs. e e a e Ce rsultat implique que cette zone ( morte ) nappara pas, car trop faible, sur les fonctions e ( ) t de transfert des deux comparateurs. (cf. gures 3.33 et 3.34). Pour tre mesur, le comparateur phase/frquence numrique et la pompe de charges ont t e e e e ee mis en srie avec un ltre : cette combinaison permet thoriquement dobserver le comportement e e du comparateur et de la pompe pour nimporte quelle dirence de frquence ou de phase. e e Un signal de frquence xe est inject sur lentre A (fA ) et un signal modul autour de la e e e e frquence fA est appliqu sur lentre B (fB ), le but tant dobtenir en sortie du ltre de boucle e e e e une oscillation de lerreur de phase. Or, cette combinaison de circuits revient a faire une mesure ` en boucle ouverte de la PLL : le circuit ntant pas parfaitement symtrique, on observe une e e e drive de la fonction de transfert Vout en fonction de la frquence (cf g 3.35). e

 146CHAPITRE 3. COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES

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Fig. 3.32 Simulation de la zone morte de la chane de dtection de lerreur de phase en technologie e BiCMOS7

0,3 0,25 0,2 Tension de correction [Volt] 0,15 0,1 0,05 0 2,5 2 1,5 1 0,5 0,05 0,1 0,15 0,2 0,25 phase [pi rad] 0 0,5 1 1,5 2 2,5

Fig. 3.33 Simulation de la fonction de transfert de la chane de dtection en technologie BiCMOS6G e

3.3. SIMULATION ET MESURE DU PFD + POMPE DE CHARGES + FILTRE DE BOUCLE147

0,25 0,2 0,15 0,1 0,05 0 2,5 2 1,5 1 0,5 0,05 0,1 0,15 0,2 0 0,5 1 1,5 2 2,5

Tension de correction [Volt]

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phase [pi rad]

Fig. 3.34 Simulation de la fonction de transfert de la chane de dtection en technologie BiCMOS7 e

Fig. 3.35 Illustration des probl`mes de mesure rencontrs avec les comparateurs phase/frquence e e e

148

COMPARATEURS PHASE/FREQUENCE ET POMPES DE CHARGES La solution a ce probl`me est de mesurer le comparateur en boucle ferme : par consquent, ` e e e

une PLL est en cours de ralisation utilisant la technologie 0,35 m de STMicroelectronics. e

3.4

Conclusion

Nous avons dtaill le fonctionnement et la ralisation du comparateur phase/frquence e e e e numrique et de la pompe de charges. Linconvnient majeur de ces deux blocs correspond ` e e a linexactitude de linformation transmise sur lerreur de frquence ou de phase qui existe entre e la sortie du diviseur de la boucle et la frquence de rfrence. Le but a donc t doptimiser la e ee ee topologie de ces blocs, apr`s analyse de leurs dysfonctionnement, pour amliorer le fonctionnee e ment global de la PLL en travaillant sur la topologie mme de ces circuits. Pour le comparateur e phase/frquence, ltude des structures existantes nous a permis daboutir ` lvaluation dun e e a e

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ltrage numrique capable de fournir a sa sortie un signal qui dcrit le plus prcisment possible e ` e e e lerreur de phase entre le signal de rfrence et le signal en sortie du diviseur. ee En ce qui concerne la pompe de charges, la description de tous ces param`tres, ainsi que e leurs inuences sur les performances du syst`me nous a permis daboutir a une structure ecace e ` et rapide. Lassociation de ces blocs, modis et optimiss, nous permet donc dobtenir une cha de e e ne dtection de lerreur de phase o` la zone morte a t minimise. La prochaine tape correspond e u ee e e a ` la mesure de la PLL pour dmontrer les avantages de lintroduction de ces deux fonctions e dans les synthtiseurs de frquence hyperfrquences. e e e

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Transactions On Circuits and Systems - II: Analog and Digital Signal Processing, vol. 50, pp. 892896, november 2003. 3.3

Chapitre 4
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La boucle ` verrouillage a de phase intgre e e

tel-00010235, version 1 - 21 Sep 2005

 ` 4.1. SYNTHETISEUR DE FREQUENCE A 10 GHZ

153

omme nous avons pu lexposer dans le chapitre I , la fonction dun circuit a ` boucle de raction a verrouillage de phase est de comparer, en frquence et en phase, e ` e la sortie dun oscillateur, a frquence accorde par la tension (VCO), a celle dun oscillateur ` e e ` de rfrence ` frquence xe qui nest autre quun quartz dont la frquence ne peut excder ee a e e e 100 MHz. Parmi les applications comme le dcodage de tonalit, la dmodulation des signaux e e e MA et MF, la synchronisation dimpulsion et la rgnration de signaux, on retrouve la multie e e plication de frquence associe aux metteurs/rcepteurs dans les applications de type Radar e e e e (10 GHz) ou Serdes (20 GHz). En eet, les nouvelles applications utilisent les ondes hyperfrquences. Les diverses raisons qui incitent ` lutilisation dondes courtes, peuvent tre e a e illustres par lexemple de la dtection radar, dont le principe est dilluminer une ( cible ) par e e ( ) des impulsions lectromagntiques pour en rcuprer lcho. Tout dabord, il y a la concentrae e e e e tion de lnergie rayonne : plus la longueur de londe est faible par rapport aux dimensions de e e larien, plus le faisceau est troit, cest-`-dire meilleure est la directivit de londe et donc sa e e a e

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( prcision ) Le second point est tout simplement li au fait que les obstacles de faibles dimen( e ). e sions ne peuvent tre dtects que si leurs dimensions sont au moins comparables a la longueur e e e ` donde, sinon lnergie rayonne devient trop faible. Pour dceler des lments de petite taille, e e e ee les micro-ondes sont donc appropries. Dune faon gnrale, les micro-ondes sont apprcies e c e e e e pour leur large bande passante, leur rsolution spaciale leve et leur grande immunit aux e e e e interfrences. e Apr`s avoir expos la modlisation de la PLL dans le chapitre I, dtaill le diviseur numrique, e e e e e e le dtecteur phase/frquence et la pompe de charge dans les chapitres II et III, nous allons e e e e a e aborder lassemblage de ces blocs pour raliser la synth`se de frquence ` deux frquences, e lune ` 10 GHz avec une technologie BiCMOS 0, 35 m (BiCMOS6G), et lautre ` 20 GHz a a avec une technologie BiCMOS 0, 25 m, en prcisant le bruit de phase rsiduel de chacun des e e syst`mes [1]. Ces travaux de conception ont t envisageable grce ` la participation de lentree ee a a prise STMicroelectronics qui a fourni les deux technologies en question. Les deux synthtiseurs e sont des boucles ` verrouillage de phase ` division enti`re dont le schma est rappel sur la a a e e e gure 4.1.

4.1

Synthtiseur de frquence ` 10 GHz e e a

Le synthtiseur de frquence ` 10 GHz est base sur une boucle a verrouillage de phase e e a e ` dordre 4 a retour non-unitaire conue avec la technologie BiCMOS 0, 35 m de la socit ` c ee STMicroelectronics (BiCMOS6G) (cf. gure 4.2). Les blocs prsents dans le chapitre II et III e e sont intgrs dans la boucle, seuls le VCO et le ltre dordre 3 sont dtaills ci-aprs. e e e e e

154

CHAPITRE 4. LA PLL INTEGREE

Pompe de charge Comparateur de phase Filtre de boucle VCO

fe
Oscillateur quartz

fs

%N
Diviseur de frquence

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Fig. 4.1 Schma de la boucle a verrouillage de phase a division enti`re e ` ` e

Fig. 4.2 Photographie de la PLL a 10 GHz (1130m2980m) `

 ` 4.1. SYNTHETISEUR DE FREQUENCE A 10 GHZ

155

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Fig. 4.3 Mesure de la frquence doscillation en fonction de la tension de rglage e e

Rsonateur Amplificateur
11 00

11 00

Charge 50 Ohms

Fig. 4.4 Schma du VCO srie fonctionnant jusqu` 11 GHz e e a

4.1.1

Oscillateur contrl en tension srie oe e

La conception et ltude de loscillateur contrl en tension (ou VCO, Voltage Controled e oe Oscillator) pour la PLL a 10 GHz ont t mens par Mlle Wah Wong [2]. Le circuit implment ` ee e e e est un oscillateur contrl en tension srie. Il prsente une frquence intermdiaire doscillation oe e e e e de 11 GHz pour une tension de contrle de 0 V et une plage de rglage de frquence de 1,2 GHz o e e lorsque la commande en tension varie de 0 ` 3,6 V (cf. gure 4.3). a Lors de son intgration dans la PLL, lisolation a lentre du VCO est ncessaire pour viter e ` e e e le retour des oscillations sur la tension de commande qui peuvent rendre la boucle instable. La solution propose est dalimenter le varactor avec une rsistance de valeur susamment leve e e e e an de dissiper la puissance dynamique et damliorer la stabilit. e e La topologie est prsente sur la gure 4.4. e e

156

CHAPITRE 4. LA PLL INTEGREE

70 220 150

S11 S21 et S12 S22

15 dB 8 dB 18 dB

Fig. 4.5 Rseau dattnuation passif et caractristiques a 11 GHz e e e `

700 25 k 2,5 pF 2,5 pF

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50 pF

Fig. 4.6 Filtre de boucle du troisi`me ordre pour la PLL a 10 GHz e `

Toujours dans lobjectif disoler le VCO, pour maintenant limiter le ( pulling 1 ) un attnuateur ( ), e prsent sur la gure 4.5 a t plac ` sa sortie. e e ee ea Le diviseur numrique prsente une forte impdance dentre, ce qui ne modie pas les e e e e conditions de charge du VCO. Lattnuateur permet de rduire de 16 dB les puissances rchies sur le VCO par transe e e e mission directe et inverse au travers de lattnuateur. e

4.1.2

Filtre de boucle dordre 3

Sur la gure 4.7, nous prsentons le gain et la phase en boucle ouverte de la PLL obtenus e pour les valeurs du ltre gurant sur la gure 4.6, calcules ` partir des quations du chapitre e a e I. On peut observer sur cette mme gure la marge de phase qui est de lordre de 57 degrs, e e ainsi que la bande frquentielle de la boucle qui vaut approximativement 408 kHz. On rappelle e tous les param`tres de la boucle ncessaires ` ces calculs : e e a Frquence de rfrence : 50 MHz e ee Facteur de division : 200 Courant de la pompe de charge : 68 A Gain du VCO : 330 MHzV1 La consommation du synthtiseur complet ` 10 GHz est denviron 87 mA. e a
1. Le pulling reprsente la variation de frquence entra ee par une variation de charge en sortie du VCO e e n

 ` 4.2. SYNTHETISEUR DE FREQUENCE A 20 GHZ

157

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Fig. 4.7 Filtre de boucle du troisi`me ordre pour la PLL a 10 GHz e `

4.1.3

Prol du bruit de phase de la PLL ` 10 GHz a

Sur le graphe 4.8, les courbes de bruit de phase de chaque bloc ont t rassembles. Apr`s ee e e avoir appliqu les fonctions de transfert adquates sur le bruit de phase obtenu en sortie de e e chaque bloc, fonctions prsentes dans le chapitre I, nous pouvons en dduire le prol de bruit e e e de phase de la PLL comme le montre la gure 4.9. Cette derni`re gure nous permet de e noter les contributeurs principaux avant et apr`s la frquence de coupure de la boucle : la e e contribution en bruit de phase de la pompe de charge est la plus importante dans la bande de fonctionnement de la PLL ; ceci sexplique, comme nous lavons indiqu dans le chapitre e III, par lutilisation de transistors de tr`s faible taille et donc tr`s bruyants qui permettent e e dobtenir un courant de pompe de charge de faible valeur, et par consquent, de permettre e lintgration du ltre de boucle composs dlments passifs de valeurs raisonnables. Mais, e e ee dapr`s la littrature [3, 4, 5, 6], les rsultats de bruit de phase rsiduel du synthtiseur ` e e e e e a 10 GHz sont similaires a ceux que lon peut trouver a ltat de lart. ` ` e

4.2

Synthtiseur de frquence ` 20 GHz e e a

Le synthtiseur de frquence ` 20 GHz est base sur une boucle a verrouillage de phase e e a e ` dordre 4 a retour non-unitaire conue avec la technologie BiCMOS 0, 25 m de la socit ` c ee STMicroelectronics (BiCMOS7) (cf. gure 4.10). Comme pour la PLL a 10 GHz, les blocs ` prsents dans le chapitre II et III sont intgrs dans la boucle, seuls le VCO et le ltre dordre e e e e 3 sont dtaills ci-aprs. e e e

158

CHAPITRE 4. LA PLL INTEGREE

VCO

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rfrence

diviseur filtre

pompe de charge

Fig. 4.8 Courbes de bruit de phase en sortie de chaque bloc constituant la PLL

 ` 4.2. SYNTHETISEUR DE FREQUENCE A 20 GHZ

159

PLL

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diviseur rfrence

VCO

filtre

Fig. 4.9 Prol de bruit de phase en sortie de la PLL

160

CHAPITRE 4. LA PLL INTEGREE

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Fig. 4.10 Microphotographie de la PLL a 20 GHz (1800 m1950 m) `

 ` 4.2. SYNTHETISEUR DE FREQUENCE A 20 GHZ

161

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Fig. 4.11 Schma du VCO direntiel fonctionnant jusqu` 19 GHz e e a

4.2.1

Oscillateur contrl en tension direntiel oe e

Comme pour le VCO ralis en technologie BiCMOS6G, le VCO pour la PLL a 20 GHz e e ` en technologie 0, 25 m (BiCMOS7) a t ralis par Mlle Wah Wong. La topologie ( pushee e e ( push ) (cf. gure 4.11) a t retenue pour nous permettre dutiliser des lments actifs de ) ee ee tailles plus importantes, ce qui nous permet davoir des transistors moins bruyants. La structure direntielle de ce VCO permet dassocier les avantages en terme de robustesse vis-`-vis des e a parasites lectromagntiques et les performances frquentielles. Pour une tension de contrle e e e o de 0 a 2,5 V, la frquence est variable de 19 a 17,1 GHz pour une puissance de sortie variant ` e ` de -7 ` -5 dBm (cf. gure 4.12). Le bruit de phase relev est de 90 dBc/Hz a 100 kHz de la a e ` porteuse et de 110 dBc/Hz a 1 MHz (cf. gure 4.13). `

4.2.2

Filtre de boucle dordre 3

Sur la gure 4.15, nous prsentons le gain et la phase en boucle ouverte de la PLL obtenus e pour les valeurs du ltre gurant sur la gure 4.14, calcules ` partir des quations du chapitre e a e I. On peut observer sur cette mme gure la marge de phase qui est de lordre de 52 degrs, e e ainsi que la bande frquentielle de la boucle qui vaut approximativement 422 kHz. e Les prcautions prises dans ce circuit pour isoler le VCO sont les mmes que pour la PLL e e en technologie BiCMOS6G. On rappelle tous les param`tres de la boucle ncessaires ` ces calculs : e e a Frquence de rfrence : 50 MHz e ee Facteur de division : 400

162

CHAPITRE 4. LA PLL INTEGREE

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Fig. 4.12 Variation de la frquence de sortie et de la puissance avec la tension de contrle e o

Fig. 4.13 Spectre de sortie mesur du VCO en bande K e

 ` 4.2. SYNTHETISEUR DE FREQUENCE A 20 GHZ

163

624 25 k 4,5 pF 90 pF 4,5 pF

Fig. 4.14 Filtre de boucle du troisi`me ordre pour la PLL a 20 GHz e `

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Fig. 4.15 Filtre de boucle du troisi`me ordre pour la PLL a 20 GHz e `

Courant de la pompe de charge : 78 A Gain du VCO : 750 MHz.V1 La consommation totale de la PLL sl`ve ` 127 mA pour une frquence de fonctionnement de ee a e 20 GHz.

4.2.3

Prol du bruit de phase de la PLL ` 20 GHz a

Comme pour la technologie BiCMOS6G, les courbes de bruit de phase de chaque bloc sont prsents sur le graphe 4.16, ainsi que le prol de bruit de phase de la PLL comme le montre e e la gure 4.17. Cette derni`re gure nous permet de noter les contributeurs principaux avant et e apr`s la frquence de coupure de la boucle : comme pour la PLL a 10 GHz, la contribution en e e `

164

CHAPITRE 4. LA PLL INTEGREE

VCO

rfrence

diviseur

filtre
pompe de charge

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Fig. 4.16 Courbes de bruit de phase en sortie de chaque bloc constituant la PLL

bruit de phase de la pompe de charge est la plus importante dans la bande de fonctionnement de la PLL.

4.3

Simulations/Mesures

Nous avons ralis des simulations temporelles des deux PLLs pour conna approximae e tre tivement le temps ncessaire pour quelles convergent vers un tat dquilibre. Les temps de e e e convergence sont pratiquement les mmes : la gure 4.18 prsente la tension de contrle du e e o VCO, ainsi que les courants de la pompe de charge. Plusieurs probl`mes sont apparus lors de la mesure des circuits : e le premier probl`me provient du fait que les VCOs ont t conus en mme temps que les e ee c e PLLs ; par consquent, la variation de la frquence centrale et de la bande balaye par le e e e VCO a pour consquence une diminution de la plage daccrochage de la PLL. e le second probl`me concernant le diviseur programmable est proche du premier : lasseme blage entre la partie en logique ECL et la partie en logique CMOS a t ralis en mme ee e e e temps que les PLLs, ce qui ne nous a pas permis de constater ` temps le dysfonctionnea

4.3. SIMULATIONS/MESURES

165

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PLL

pompe de charge rfrence diviseur

VCO

filtre

Fig. 4.17 Prol de bruit de phase en sortie de la PLL

166

CHAPITRE 4. LA PLL INTEGREE

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Fig. 4.18 Courbes reprsentant la tension de contrle du VCO et les courants de charge et de dcharge de la e o e pompe de charge

4.4. CONCLUSION ment de la logique CMOS 2 (cf. Chapitre II).

167

le troisi`me est li aux deux premiers : les PLLs tant enti`rement intgres, les dgr`ves e e e e e e e e de libert pour rajuster les param`tres qui xent la stabilit de la PLL, plus prcisment e e e e e e dans le but dobtenir des plages daccrochage et de maintien similaires entre les simulations et les mesures, sont quasi-nuls. Il aurait peut-tre fallu dans un premier temps intgrer e e la PLL sans le ltre et donc utiliser un ltre externe a la boucle, ce qui aurait permis de ` rajuster les valeurs de ce dernier. e

4.4

Conclusion

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Apr`s avoir dtaill, dans les chapitres prcdents, tous les blocs numriques participant a e e e e e e ` la synth`se de frquence, ce chapitre expose les caractristiques des deux boucles en prcisant le e e e e type de VCO utilis dans chacune delles et en dtaillant, apr`s avoir x les valeurs des ltres e e e e du troisi`me ordre, les marges de phase, ainsi que leurs frquences de coupure qui permettent e e de dterminer le niveau de bruit des PLLs. Nous avons prsent dans ce chapitre la faisabilit e e e e et les performances des PLLs hyperfrquences pour des applications de type radars en bande e X, et de type SERDES en bande K. Nous avons dmontr, mise ` part quelques probl`mes de e e a e conception qui peuvent tre corrigs, quil est possible de concevoir des PLLs hyperfrquences e e e en technologie BiCMOS prsentant des niveaux de bruit de phase rsiduel comparables ` ceux e e a que lon trouve actuellement a ltat de lart [7, 8, 9, 10]. ` e

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[8] G. L. Puma, K. Hadjizada, S. van Waasen, C. Grewing, P. Schrader, W. Geppert, A. Hanke, M. Seth, and S. Heinen, ( A RF Transceiver for Digital Wireless Communication in a ( 25GHz Si Bipolar Technology ) 2000 IEEE International Solid-State Circuits Conference, ), pp. 144145,451, 2000. 4.4 [9] G. Ritzberger, H. Knapp, and D. Zoschg, ( Concepts for Complete Integration of ( Synthsizers for GHz Frequencies ) EUROCOMM 2000 Information Systems for Enhanced ), Public Safety and Security IEEE/AFCEA, pp. 412417, may 2000. 4.4 [10] B.-U. H. Klepser, M. Scholz, and E. Gotz, ( A 10-GHz SiGe BICMOS phase-Locked-Loop ( Frequency Synthesizer ) IEEE journal of Solid-State Circuits, vol. 37, pp. 328335, march ), 2002. 2.4, 4.4

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Conclusion

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CONCLUSION

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nombre de fois. Le nombre de circuits hyperfrquences ` raliser dans ce contexte rend obligae a e toire une reproductibilit importante des performances lectriques et une optimisation des co ts e e u de dveloppements et de fabrication tr`s bien supportes par la technologie MMIC. Dautre e e e part, la miniaturisation dun quipement spatial peut galement intresser des applications e e e dites de petit volume o` le besoin porte sur la ralisation dun seul quipement spatial avec u e e pour objectifs premiers une rduction sensible de masse et dencombrement. e Par consquent, dans un contexte de forte intgration des syst`mes et de monte en frquence e e e e e dans les tlcommunications, les synth`ses de frquences en bandes X et K ont t ralises en ee e e ee e e technologie faible co t BiCMOS SiGe. Pour la mise en oeuvre de ce projet, la collaboration u avec lentreprise STMicroelectronics nous a permis davoir acc`s aux technologies BiCMOS e Silicium-Germanium 0, 35 m, BiCMOS6G, et 0, 25 m, BiCMOS7. Dans la premi`re partie de ces travaux, nous avons situ le syst`me de synth`se tudi, la e e e e e e boucle a verrouillage de phase semi-numrique, parmi ceux existant en dtaillant les param`tres ` e e e cls du syst`me pour dnir sa stabilit et ses performances en terme de bruit de phase rsiduel. e e e e e Le second chapitre prsente la conception dune partie critique du synthtiseur de frquence, e e e celle du diviseur numrique hyperfrquence intgr dans le retour de la boucle : sa conception e e e e ncessite a la fois dtudier les deux technologies disponibles, en particulier les composants e ` e actifs, dinnover dun point de vue circuit logique pour pouvoir monter en frquence, et enn de e e regarder le diviseur comme un syst`me programmable prsentant les r`gles de conception des e e syst`mes numriques dun point de vue mise en place dun schma fonctionnel, respect strict des e e e tats logiques et principes de codage. Le troisi`me chapitre aborde un autre point critique dans e e la synth`se de frquence, celui de la dtection de lerreur de phase et/ou de frquence dans la e e e e boucle. La cha de dtection est ralise par un comparateur phase/frquence numrique, une ne e e e e e pompe de charge et un ltre de boucle : le rle est de transmettre une information derreur la o plus prcise possible pour permettre une correction adquate par le VCO. Ceci nest ralisable e e e que par ltude prcise des avantages et des dfauts du comparateur et de la pompe, ce qui e e e permet alors doptimiser leurs schmas et par consquent leurs fonctionnements, ce qui nous e e am`ne ` obtenir une zone de non-dtection de lerreur de phase, ou ( zone morte ) la plus faible e a e ( ) possible, de lordre de /100. La derni`re partie de cette th`se concerne lassemblage des blocs e e qui composent la boucle. Laspect syst`me devient alors prdominant malgr le fait que lanalyse e e e dun synthtiseur de frquence est complexe puisquelle exige un aller-retour permanent entre e e les contraintes donnes par la technologie et le syst`me. Les simulations prsentent des rsultats e e e e de bruit de phase rsiduel ` ltat de lart par rapport aux synthtiseurs en technologie Silicium e a e e a ` des frquences comparables. Les dicults rencontres lors de la ralisation dun syst`me e e e e e aussi complexe quune PLL ne nous permettent pas dans le temps imparti de prsenter des e rsultats de mesure globaux. e

e circuit intgr monolithique microonde (MMIC) est gnralement ddi aux e e e e e e applications de grand volume, o` les fonctions ralises sont reproduites un tr`s grand u e e e

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CONCLUSION Tous ces travaux convergent vers la mise en vidence de la faisabilit de synthtiseurs hye e e

perfrquences faible bruit en technologie BiCMOS Silicium-Germanium, rsultats de ltude des e e e technologies disponibles, de loptimisation et linnovation des circuits participant a la synth`se ` e et de lanalyse syst`me impose par la synth`se de frquence. e e e e

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Equations du miroir de courant

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CONCLUSION Equations du miroir de courant Le transistor M1 (cf. gure) est en saturation : VDS1 = VGS1

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Supposons que VDS2 VGS VT 2 , VDS2 est plus grand que VT 2 . Cette armation permet lutilisation des quations du transistors MOS dans la rgion de saturation. Dans le cas gnral, e e e e le rapport I0 /IM 0 est donn par : e I0 = IM 0 o` u : param`tre concernant la modulation de la longueur de canal (V1 ) dans la rgion de e e saturation, L1 W2 W1 L2 VGS VT 2 VGS VT 1
2

1 + VDS2 1 + VDS1

2 Cox2 1 Cox1

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L : longueur eective du canal (cm), W : largeur eective du canal (cm), : mobilit en surface (cm2 /(voltss)), e Co x : capacit par unit de surface de loxyde de grille (Fcm2 ). e e Les composants dun miroir de courant sont processs dans le mme circuit intgr, les e e e e param`tres physiques tels que VT , , Cox . . . sont identiques pour les deux transistors. e Nous pouvons donc simplier la premi`re quation par : e e I0 = IM 0 L1 W2 W1 L2 1 + VDS2 1 + VDS1

Si VDS2 = VDS1, le rapport I0 /IM 0 devient : I0 = IM 0 L1 W2 W1 L2

Par consquent, le rapport I0 /IM 0 est une fonction des dimensions des deux transistors. e
Valim

IM0

M0

I0
M1 M2

Fig. 19 Miroir de courant

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Synthtiseurs de frquence monolithiques micro-ondes ` 10 et 20 GHz e e a en technologies BiCMOS SiGe 0,35 et 0,25 m
Le dveloppement des technologies BiCMOS Silicium/Germanium (SiGe) permet aujourdhui lintgration e e de syst`mes radio-frquences (RF) complets (RF+bande de base) sur une seule puce et ` faible cot. Les e e a u transistors bipolaires de telles li`res sont en eet capables datteindre des frquences de transition de e e plusieurs dizaines de gigahertz, assurant ainsi la ralisation de fonctions du domaine RF telles que lame plication, le mlange, la division de frquence analogique et numrique, la comparaison phase/frquence e e e e analogique et numrique, etc. De plus, la compatibilit de ces technologies avec les technologies CMOS e e existantes autorise la ralisation simultane de syst`mes de traitement du signal numriques (et/ou anae e e e logiques) complets dans la bande de base. Le point faible de ces technologies reste cependant la dicult e dobtenir des composants passifs de bonne qualit. Un challenge appara lorsquil sagit de reconsidrer e t e la conception des architectures existantes an de se satisfaire de ces composants intgrs passifs peu e e performants, voire de sen passer compl`tement. Une solution consiste alors ` numriser au maximum les e a e diverses fonctions prcdemment cites. e e e Le travail de th`se porte sur ltude de faisabilit de la synth`se de frquence en bande X et K, e e e e e enti`rement intgre en technologie SiGe et base sur la boucle ` verrouillage de phase. On sintresse plus e e e e a e particuli`rement ` la numrisation des diviseurs hyperfrquences et des comparateurs phase/frquence e a e e e utiliss dans la boucle, le VCO restant par ailleurs analogique. Des solutions de conception innovantes e sont proposes en terme de monte en frquence et de rduction des phnom`nes parasites inhrents aux e e e e e e e structures habituellement rencontres ` plus basse frquence. La th`se se conclut par lintgration des e a e e e diviseurs et comparateurs conus dans cette th`se avec des VCOs conus lors dune th`se dj` soutenue c e c e ea an de former des synth`ses de frquence ` 10 et 20 GHz. e e a Mots clefs : BiCMOS SiGe, boucle ` verrouillage de phase, diviseur numrique hyperfrquence, a e e comparateur phase/frquence, bruit de phase. e

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Contribution to CMOS analog design: current conveyors and non-volatile memories

Nowadays, the development of Silicium/Germanium BiCMOS technologies permits the low-cost integration of complete RF systems onto a single chip. Bipolar transistors of these processes are eectively capable of attaining transition frequencies in the order of tens of GHz, thus insuring the realization of RF domain functions such as amplication, mixing, digital and analog frequency division, digital and analog phase/frequency comparison, etc. In addition, the compatibility of these technologies with existing CMOS technologies allows integration with base band digital (or analog) signal processing. A dicult challenge arises when reconsidering designs of existing architectures to compensate for the relatively poor performance of integrated passive components. One solution consists of digitizing as many functions as possible. The aim of this thesis is to study the feasability of X and K band frequency synthesizers based on a PLL entirely integrated in SiGe technologies. In particular, this work focuses on the digitization of frequency dividers and phase/frequency detectors used in PLLs, while maintaining an analog VCO. Innovative design solutions are proposed to increase the operating frequency while reducing inherent parasitics in commonly used structures. This thesis concludes with the integration of divider and comparator designs with VCO, designed in a previous thesis, to form two frequency synthesizers, one operating at 10 GHz and an other at 20 GHz. Key words: BiCMOS SiGe, phase locked loop, frequency divider, phase/frequency comparator, phase noise.