SISTEMAS LOGICOS Clase #13 : Circuitos Secuenciales Sincronos

Dr. Wladimir Rodrguez Departamento de Computacin ULA wladimir@ula.ve

Anlisis de los Circuitos Secuenciales

El comportamiento de los circuitos secuenciales se determina de las entradas , las salidas y los estados de los Flip-Flops. Ambas salidas y el estado siguiente son una funcin de las entradas y del estado presente . El anlisis de los circuitos secuenciales consiste en obtener una tabla o un diagrama de la secuencia de tiempos de las entradas, salidas y estados internos. Es posible escribir expresiones booleanas que describan el comportamiento de los circuitos secuenciales. Sin embargo, estas expresiones deben incluir la secuencia de tiempos necesaria directa o indirectamente.

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Anlisis de los Circuitos Secuenciales

Un diagrama lgico secuencial se reconoce como un circuito si ste incluye Flip-Flops . Los FF pueden ser de cualquier tipo y el diagrama lgico puede o no incluir compuertas combinacionales . Muchos circuitos lgicos contienen Flip-Flops y compuertas lgicas que se conectan para realizar una operacin especfica. Con frecuencia se usa una seal de reloj primaria para ocasionar que los niveles lgicos del circuito pasen a travs de una determinada secuencia de estados. En trminos generales, los circuitos secuenciales se analizan siguiendo el procedimiento que se describe a continuacin:
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Procedimiento de Anlisis
1. Examinar el diagrama del circuito y buscar estructuras como contadores o registros de corrimiento para su simplificacin. 2. Determinar los niveles lgicos que estn presentes en las entradas de cada Flip-Flop antes de la incidencia del primer pulso del reloj. 3. Utilizar estos niveles para determinar la forma en que cada multivibrador cambiar en respuesta al primer pulso de reloj. 4. Repetir los pasos 2 y 3 para cada pulso sucesivo de reloj.
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Ejemplo de Circuito Secuencial

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Diseo y Anlisis de los Circuitos Secuenciales Sincrnicos

El diagrama adjunto muestra el algoritmo de diseo y anlisis de los circuitos secuenciales sincrnicos en la modalidad de reloj:

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Diseo y Anlisis de los Circuitos Secuenciales Sincrnicos

Observe que en el caso de diseo, se parte de la definicin del problema, despus el diagrama de estados y su tabla de estados, se continua con la reduccin de la tabla de estados, la asignacin de estados, la seleccin de los Flip-Flops o multivibradores y finalmente, el circuito lgico . El proceso de anlisis es en sentido contrario: se inicia con el circuito y se recorren los pasos previos en sentido contrario hasta llegar a especificar el problema .
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Ejemplo de Anlisis

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1. Deducir la funcin del circuito adjunto:

La ecuacin de estados , vista previamente, para el FF JK es: Q+(J,K,Q) = QK' + Q'J (I)

Aplicando la ecuacin anterior a los FF 1 y 0 del circuito, se tiene: Q+1(J1,K1,Q1) = Q1K'1 + Q'1J1 (II ) Q+0(J0,K0,Q0) = Q0K'0 + Q'0J0 (III )
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1. Deducir la funcin del circuito adjunto:

Del circuito, se obtienen las siguientes expresiones, considerando que Q1 = Y1 y Q0 = Y0: J1 = xy0 (1) K1 = x'y'0 (2) J0 = x (3) K0 = y'1 (4) Sustituyendo (1) y (2) en (II): Q+1 = y1(x'y'0)' + y'1(xy0) = y1(x + y0) + y'1y0x = y1x + y1y0 + y'1y0x = Y1 (5) Sustituyendo (3) y (4) en (III ): Q+0 = y0y''1 + y'0x = y1y0 + y'0x = Y0 (6) z = y1y'0x (7)
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Mapas de Karnaugh para la Tabla de Estados

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Tabla de Asignacin de Estados

Estados Siguientes Transicin

y1 0 0 1 1

y0 x=0 x=1 0 1 1 0 00 01 00 10 11 11 00 11

qv q0 q1 q3 q2

x=0 q0 q0 q3 q0

x=1 q1 q2 q3 q3

qv q0 q1 q3 q2

x=0 q0,0 q0,0 q3,0 q0,0

x=1 q1,0 q2,0 q3,0 q3,1

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Tabla de Asignacin de Estados

Para la tabla 1 : la combinacin y secuencia de valores para y1 y y0, corresponden a los que dichas variables toman en los mapas de Karnaugh de la figura anterior. Para x = 0: los valores de la primera columna , corresponden a la columna 1 del mapa de Q+1 y los de la segunda columna, a los valores de la columna 1 del mapa de Q+0. Para x = 1: los valores de la primera columna, corresponden a la columna 2 del mapa de Q+1 y los de la segunda columna , a los valores de la columna 2 del mapa de Q+0.
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Tabla de Asignacin de Estados

En la tabla 2 de estados siguientes , se sustituyen los valores binarios por el estado correspondiente, de acuerdo a la definicin anterior; es decir: 00 por q0, 01 por q1, 11 por q3 y 10 por q2, para cada par de columnas de la tabla 1. Para la tabla 3 de transicin, los valores de qestado,salida , los valores de los estados corresponden a la tabla de estados siguientes y los valores de z se determinan de su ecuacin obtenida en el mapa de Karnaugh correspondiente, o sea: z = y1y'0x. Cuando x = 0, todos los valores de z son cero; cuando x = 1, slo cuando y1 = 1, y0 = 0 y x = 1, z toma el valor de 1, o sea en la ltima combinacin, para las otras combinaciones z = 0.
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Diagrama de Estados

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Carta de Tiempo

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Ejercicio

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