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Esquema general
REN 1 y REN 2 son externos a la ALU
BUS
A L U
ESQUEMA BSICO
R. de estado
CONJUNTO DE OPERADORES
OPERADORES
OPERADORES LGICOS
En un operador combinacional En un operador con acumulador
OPERADORES ARITMTICOS
Operadores serie Operadores paralelo
Sumadores y sumadores/sustractores Multiplicadores Divisores
[ UAL ]
Unidad Aritmtico Lgica Elemental
ABACUS
[ UAL ]
OPERACIONES LOGICAS
ABACUS
Operadores Secuenciales
10
Arquitectura de Computadores
Prsentat ion
OPERADOR COMBINACIONAL
[ UAL ]
EL SEMISUMADOR
ABACUS
A B
Sumador
Entradas A 0 B 0
Salidas R 0 S 0
S R
0
1 1
1
0 1
0
0 1
1
1 0
12
Arquitectura de Computadores
Prsentat ion
[ UAL ]
EL SUMADOR
ABACUS
De la tabla de verdad obtenemos las ecuaciones siguientes:
Entradas
Salidas
A
0 0 1 1
B
0 1 0 1
R'
0 0 0 0
R
0 0 0 1
S
0 1 1 0
S=-A.-B.R'+-A.B.-R'+A.-B.-R'+A.B.R' R=-A.B.R' + A.-B.R' +A.B.-R' + A.B.R' Se puede escribirse tambin: S=-R' . (-.B+A-B)+R' . (-A.-B+A.B) forma que corresponde a un OR exclusivo sobre las entradas A y B, si no hay arrastre, y al complemento de un OR exclusivo, si hay arrastre. R puede escribirse tambin: R=(-A.B.R'+A.B.R')+(A.-B.R'+A.B.R')+(A.B.-R'+A.B.R') de donde se desprende: R = (A + B) . R' + A.B el arrastre comporta dos trminos: (1) R1 = A.B, que representa al arrastre generado en la etapa de sumador. (2) R2 = (A+B). R' que representa al arrastre propagado por la etapa de sumador.
0
0 1 1
0
1 0 1
1
1 1 1
0
1 1 1
1
0 0 1
13
Arquitectura de Computadores
Prsentat ion
[ UAL ]
EL SUMADOR
ABACUS
Entradas
Salidas
A
0 0 1 1
B
0 1 0 1
R'
0 0 0 0
R
0 0 0 1
S
0 1 1 0
0
0 1 1
0
1 0 1
1
1 1 1
0
1 1 1
1
0 0 1
14
Arquitectura de Computadores
Prsentat ion
[ UAL ]
EL SUSTRACTOR
ABACUS
A B
Sustractor
Entradas A 0 B 0
Salidas R 0 D 0
D R
A B
D=AB
0
1 1
1
0 1
1
0 0
1
1 0
R=AxB
15
Arquitectura de Computadores
Prsentat ion
SUMADOR PARALELO
PARA NUMEROS SIN SIGNO
[ UAL ]
Sumador Binario Paralelo
ABACUS
AC3
AC2
AC1
AC0
EAC
S SUM SUM R SUM B R` SUM
B3
B2
B1
B0
17
Arquitectura de Computadores
Prsentat ion
SUMADOR/SUSTRACTOR PARALELO
NMERO EN SU FORMA BINARIA. SE CODIFICA EL SIGNO: - 1 ; + 0; Ejem.: - 0011 1.0011 +1010 0.1010
SUMADOR PARALELO
COMO SE TRATA EL SIGNO
CONDICIN DE SIGNO 2 Op. > 0 (Res. +) 1 Op. > 0 y 1 Op. < 0 No desbordamiento 2 Op. < 0 (Res -)
[ UAL ]
Adicin y Sustraccin de Nmeros Algebraicos Binarios
ABACUS
SUMADOR DECIMAL
Dec. BINARIO s3 s2 s1 s0 R BCD s3 s2 s1 s0 Bin.
10
11 12 13
1
1 1 1
0
0 1 1
1
1 0 0
0
1 0 1
1
1 1 1
0
0 0 0
0
0 0 0
0
0 1 1
0
1 0 1
16
17 18 19
SUMADOR DECIMAL
14
15 16 17 1 1
1
1 0 0
1
1 0 0
1
1 0 0
0
1 0 1
1
1 1 1
0
0 0 0
1
1 1 1
0
0 1 1
0
1 0 1
20
21 22 23
18
24
Correccin
CIRCUITO DE CORRECCIN
MULTIPLICADORES
POR SUMA DESPLAZAMIENTO
Justificacin Iniciacin de la operacin:
Carga del multiplicador en Ac Desplazamiento a der. del acum.+MC multiplicad. en MC y ceros en Ac Carga del multiplicando en B
MULTIPLICADOR CELULAR
INICIALIZACIN DE LA OPERACIN 1) 2) 3) Carga del multiplicador en Ac Desp. Der. De Ac + MC0 Ac y multiplicador en MC Cargar multiplicando en B
MULTIPLICADOR CELULAR
125x106
03 125000 09 125000 Coma a la derecha coma a la izquierda S: 1 bit 1(-) ; 0(+) E: e bits; como potencia de 2 M: m bits; si el nmero es negativo esta representado en compl. a 2 SUMA SUSTRACCION: Primera fase: Alinear las mantisas Segunda fase: Ajustar los signos Tercera fase: Normalizacin de resultados MULTIPLICACION Y DIVISION: No precisa operacin preliminar de comparacin de exponentes
Alin mant
EJECUCIN DE LA SUMA
FASES
1. Comparacin de los exponentes 2. Alineamiento de las mantisas 3. Suma-sustraccin de las mantisas 4. Normalizacin
EJERCICIOS
1. Disee un circuito combinacional para obtener el complemento a 2 y el complemento a 1, a partir del cdigo binario de 4 variables. 2. Obtener el diagrama lgico de un sumador completo de dos variables A y B, usando slo compuertas NAND. 3. Disee un circuito lgico que genere el complemento a NUEVE de un nmero en BCD de 4 bits. Utilice para tal fin el sumador completo de 4 bits 7483. 4. Usando 4 compuertas XOR y un circuito MSI de sumadores completos de 4 bits (7483), construya un sumador-restador paralelo. Use una variable de seleccin de entrada Op, de tal manera que cuando Op=0 el circuito sumar y cuando Op=1 este restar. Ya saben como hacerlo ya que se vio en clases. 5. Disee un multiplicador binario que multiplique un nmero de 4 bits B=b3b2b1b0 por un nmero de 2 bits A=a1a0, para formar el producto C=c5c4c3c2c1c0. Esto puede lograrse mediante compuertas AND y sumadores paralelos de 4 bits. 6. Partiendo del cdigo BCD de 4 bits, disee un circuito que genere el cdigo EXCESO en 3, y el complemento a nueve de este ltimo (por supuesto, tambin en exceso a 3) utilizando tecnologa SSI y MSI.