Barramentos

Fernando Cesar Miranda LHW Verso 1.1 01/08/2012

Barramentos (Conceitos)

Interno / Externo. Confere flexibilidade ao sistema, por permitir a instalao de diferentes classes de dispositivos. Via de comunicao entre:

CPU / Memria. CPU / Perifrico. Perifrico / Memria. Perifrico / Perifrico.

A arquitetura do barramento determina o acesso, funcionamento e a operao da memria e dos perifricos. Tamanho (Largura) do barramento.

Nmero de linhas (conectores). Bus skew (atraso nas linhas do barramento).

Multiplexao do barramento:

Reduo do tamanho do barramento. Atraso no sistema. Complexidade na operao.

Barramentos (Modelos)

IBM PC/XT IBM PC/AT: ISA IBM 80386: EISA IBM PS/2: Microchannel IBM 486 em diante: PCI

Outros:

AGP AMR, CNR, ANR SCSI USB FireWire NuBus (Machintosh).

Barramento PCI (Introduo)

Peripheral Component Interconnect Introduzido pela Intel em 1990 (patente de dominio pblico). Sncrono. Baseado no clock externo do processador (normalmente do clock externo). Barramento multiplexado. Compartilhado. Introduziu a tecnologia Plug and Play (PnP): compartilhamento de IRQ por dispositivos. Bus Mastering: Transferncia de dados entre o dispositivo e a memria sem a interveno da CPU. Tenso de operao: 5V e 3,3V (66 Mhz).

Barramento PCI (Verses)

Verso 1.0:

Clock: 33 Mhz; Barramento: 32 bits / 124 pinos; Taxa Transmisso: 132 MB/s. Clock: 20 a 33 Mhz; Barramento: 64 bits / 188 pinos; Taxa Transmisso: 264 MB/s. (a 33 Mhz); Taxa Transmisso: 528 MB/s. (a 66 Mhz).

Verso 2.0:

PCI-X (eXtended):

Barramento de 64 bits; Verso 1.0 - 100 Mhz e 133 Mhz. Verso 2.0 266 Mhz e 533 Mhz.

Barramento PCI

Funcionamento:

Transaes entre o "iniciador" (mestre) e o "alvo" (escravo). Arbitragem no barramento. Transaes com no mnimo trs perodos de clock. Definio de trs espaos de endereamento:

Memria. I/O Configurao: 256 bytes acessveis por outros dispositivos.

Tipos de Conectores PCI

Sinalizao no Barramento PCI

Sinalizao no Barramento PCI

PCI Express (PCIe ou PCI-EX)

Intel 2004 Barramento ponto a ponto. Barramento serial (lane):

LVDS (Low Voltage Differential Signalling). 8 bits por vez, sendo 4 em cada direo.
4 pinos de dados (2 enviar / 2 receber) 250 MB/s 1x 250 MB/s 4x 1 GB/s 8x 2 GB/s 16x 4 GB/s 32x 8 GB/s PCIe 2.0: dobra as taxas de transmisso. PCIe 3.0: em desenvolvimento.

Lane:

Padres 1.0:

O nmero de lane pode ser negociado negociado. Codificao 8b/10b.

PCI Express (Funcionamento)

A camada fsica do PCIe constituda por uma rede de interconexes seriais. Um switch age como um gerenciador de conexes seriais. A ligao do PCIe est construda em torno pares de seriais (1-bit) unidirecionalmente dedicados. Camadas do protocolo:

Camada fsica: conexes (lanes). Camada ligao: responsvel pelo envio e recebimento correto dos dados. Camada software: interface com o Sistema Operacional. Camada de transao: gerencia a comunicao entre a camada de ligao e de software.

PCI Express (LANE)

PCI Express (Padres)

PCI Express (Funcionamento)

Barramento AGP

AGP: Accelerated Graphics Port. Barramento ponto-a-ponto dedicado a conexo de interfaces de vdeo, buscando resolver o problema do barramento compartilhado PCI. Lanado pela Intel em 1996, teve as seguintes verses:

Verso 1.0: x1 e x2 3,3 volts. Verso 2.0: x1, x2 e x4 1,5 volts. Verso 3.0: x1, x2, x4 e x8 1,5 volts.

Operao bsica: 32 bits @ 66 Mhz. As velocidades x1, x2, x4 e x8 referem-se a quantidade de bits transferida por ciclo de clock. As taxas de transferncia so:

x1: 266 MB/s x2: 533 MB/s x4: 1066 MB/s x8: 2133 MB/s

Recursos: Uso da memria RAM como extenso da memria de vdeo (DIME Direct Memory Execute).

Barramento AGP

Barramento AGP (Conectores)

Barramento ISA

Industry Standard Architecture. Possui 62 linhas de sinais:

20 linhas de endereo. 8 linhas de dados. sinais de controle.

Barramento simples. No multiplexado. Conector de 62 pinos. Clock de 8,33MHz. Transmisso de 2 bytes por ciclo. EISA - Extended ISA:

+ 36 pinos. 8 ou 16 bits. Pode transmitir 4 bytes por ciclo.