QUE ES UN BUS?

Una va de comunicacin que conecta a dos o ms dispositivos Medio de transmisin compartido Frecuentemente agrupado

Varios canales en un bus e.g. bus de datos de 32 bit son 32 canales separados de un Las lneas de alimentacin pueden no mostrarse

BUS DE DATOS
Transporta
Recordar

datos

que a este nivel no hay diferencia entre datos e instrucciones El ancho es determinante para el rendimiento 8, 16, 32, 64 bits

BUS DE DIRECCIONES

Identifica la fuente o el diestino de los datos e.g. CPU necesita leer una instruccin (datos) de una localidad en memoria El ancho del bus determina la capacidad mxima de memoria en el sistema

e.g. Z80 tiene un bus de direcciones de 16 bits lo que da 64k un espacio de direccionamiento.

Bus de Control
Informacin
Seales

de Control y temporizacin

de lectura/escritura a memoria Peticin de interrupciones Seales de reloj

TIPO DE BUSES POR EL MODO DE TRANSMITIR INFORMACIN

Bus

Direccional. Bus Unidireccional. Bus Serie Bus Paralelo.

ESTRUCTURACIN DE BUSES
Bus

nico

Sin controlador DMA. Memoria y perifrico por igual.

Bus dedicado
Controlador DMA. Memoria y perifricos de manera distinta.

POR SU FUNCIONALIDAD SE CLASIFICAN

Buses uP-Memoria Buses E/S

Buses backplane
Buses Sncronos Buses Asncronos

ESQUEMA DE INTERCONEXIN DE BUS

PROBLEMAS CON BUSES NICOS

Muchos

dispositivos en un bus llevan a:

en la propagacin

Retrasos

Muchas conexiones largas pueden afectar adversamente al rendimiento Si la tasa de transferencia total se acerca a la capacidad mxima del bus

La

mayor parte de los sistemas usan buses mltiples para resolver esta situacin

CONEXIN TRADICIONAL (ISA) (CON CACHE)

BUS DE ALTO RENDIMIENTO

TIPOS DE BUS

Dedicados

Lneas separadas de direcciones y de datos

Lneas compartidas Lnea de control de direccin vlida o de datos vlidos Ventaja - menores lneas Desventajas

Multiplexados

Control mas complicado Rendimiento limitado

ARBITRAJE DEL BUS

Cuando

mas de un mdulo controla al

bus e.g. CPU y controlador de DMA Slo un mdulo puede controlar al bus a la vez Arbitraje centralizado o distribudo

ARBITRAJE CENTRALIZADO
Un

dispositivo nico en hardware que controla el acceso

Controlador rbitro

de bus

Puede

ser parte del CPU o estar separado

ARBITRAJE DISTRIBUDO
Cada

mdulo puede pedir el control Lgica de control en todos los mdulos

TEMPORIZACIN

Coordinacin de eventos en el bus Sncronos

Eventos definidos por las seales de control Bus de Control incluye lnea de reloj Un 1-0 simple es un ciclo de bus Todos los dispositivos pueden leer la lnea de reloj Generalmente se sincronizan en la el flanco de transicin Usualmente un solo ciclo por evento

DIAGRAMA DE TIEMPOS SNCRONO

DIAGRAMA DE TIEMPOS ASNCRONO

BUS PCI
Peripheral

Component Interconnection Intel liber al dominio pblico 32 o 64 bits 50 lneas

LNEAS DEL BUS PCI (REQUERIDAS)

Lneas de sistemas

Incluyendo reloj y reset

32 lneas multiplexadas en el tiempo parta direcciones/datos Lneas de interrupcin y de validacin

Direcciones y Datos

Control de Interfase Arbitraje

No compartido Conexin directa al rbitro del bus PCI

Lneas de error

LNEAS DEL BUS PCI (OPCIONALES)

Lneas de interrupcin

No compartidas

Soporte para Cache Extensin del Bus a 64-bits

32 lneas adicionales Multiplexadas en tiempo 2 lneas para habilitar dispositivos que aceptan hacer transferencias de 64-bits JTAG/Boundary Scan para procedimientos de prueba

COMANDOS DEL BUS PCI

Transaccin

entre iniciador (maestro) y

destino Maestro toma control del bus Determina tipo de transaccin

e.g.

I/O read/write

Fase

de direccionamiento Una o ms fases de datos

DIAGRAMA DE TIEMPOS PCI READ

ARBITRAJE DEL BUS PCI

LECTURAS IMPORTANTES
Stallings,

captulo 3 (todo) www.pcguide.com/ref/mbsys/buses/

De

hecho, leer todo el sitio! www.pcguide.com/