INTRODUCTION

Micro-lectronique CMOS 1
 INTRODUCTION

R. Geiger, P. Allen & N. Strader, Design Techniques for

Analog and Digital Circuits, Mc Graw Hill Ed., 1990
K. Laker & W. Sansen, Design of Analog Integrated Circuits
and Systems, Mc Graw Hill Ed., 1994
P. Gray & R. Meyer., Analysis and Design of Analog Integrated
Circuits, Third Edition, John Wiley & Sons Inc.,1993
P. Allen & D. Holberg, CMOS Analog Circuit Design, Holt,
Ronehart & Winston Ed., 1987
IEEE : Journal of Solid-State Circuit Conference (JSSC)
http://public.itrs.net

Micro-lectronique CMOS 2
 INTRODUCTION

http://www.itrs.net/news.html

Micro-lectronique CMOS 3
 INTRODUCTION

Micro-lectronique CMOS 4
 INTRODUCTION

Les grandes familles dASICs

ASIC

Full Custom Semi Custom

A base Prdiffuss Programmables

A la de cellules
demande standards

PAL FPGA
Circuits compils Circuits EPLD
(mmoires) prcaractriss PROM

Micro-lectronique CMOS 5
 INTRODUCTION

ASIC : Application Specific Integrated Circuit

Circuits plus performants

Circuits plus compacts

Consommation rduite
Plus fiable
Moins chers en grande srie
Circuits protgs de la copie

Micro-lectronique CMOS 6
 INTRODUCTION

Circuits Full Custom la demande

Circuits trs performants

Circuits trs compacts

Cot dune modification trs lev

Dveloppement long (cot de dveloppement)

Les moins chers en trs grande srie

Micro-lectronique CMOS 7
 INTRODUCTION

Vocabulaire

VLSI : Very Large Scale Integration

ASIC : Application Specific Integrated Circuit

FPGA : Field Programmable Gate Array

CMOS : Complementary Metal Oxyde Semiconductor

BiCMOS : Bipolar CMOS

PCB : Printed Circuit Board

Layout : Dessin des masques

Layer : Couche technologique

Micro-lectronique CMOS 8
 EVOLUTION

ITRS : International Technology Roadmap for Semiconductor

20000 1000

18000 900

16000 800 nombre de pads par chip

14000 700
longueur totale des inter-
12000 600
connexions par chip (m)
10000 500
paramtre mtrique (nm)
8000 400
wire pitch (nm)
6000 300

4000 200 puissance totale (W)

2000 100

0 0
2002
1997

1999

2005

2008

2011

2014

Micro-lectronique CMOS 9
 EVOLUTION

Micro-lectronique CMOS 10
 EVOLUTION

Loi de Moore : Densit double tous les 18 mois

Bits
10 DRAM 4G
1G
GIGA
1 256
GIGA M
64M
100 16M
MEG
10 4M
MEG 1M
1 256K
MEG
100K
83 86 89 92 95 98 01 04
Year

Micro-lectronique CMOS 11
 EVOLUTION

Channel
(m) 2.0
80286
80386 Production
1.0 486
pentium
0.3 pentium II
0.2
Pentium IV
Research
0.1

0.05
0.03

83 86 89 92 95 98 01 04 Year

Micro-lectronique CMOS 12
 EVOLUTION

Micro-lectronique CMOS 13
 EVOLUTION

Bipolaire
Technologie
CMOS
1,00E+08 BiCMOS ?
1,00E+07
Faible intgration PIII
PII
1,00E+06 Mmoires, CPU
Densit des
80286
composants 1,00E+05 SoC
8086
1,00E+04
4004
1,00E+03
1965 1975 1985 1995 2005
Mainframe
Applications PC
Tlcom

Micro-lectronique CMOS 14
 EVOLUTION

Un vhicule dvolution : les DRAMs

Point mmoire : Caractristiques :

1 transistor densit leve
1 capacit performance moyenne
cot de fabrication trs faible
WL cblage rgulier
redondance
fort volume, besoin constant et planifi (PC)
BL shrink annuel (productivit)
lithogravure agressive

Vhicule damlioration de la lithogravure

Vhicule dapprentissage du rendement

Micro-lectronique CMOS 15
 EVOLUTION

Densit x4 par gnration de DRAMs

0,1
X0,7 linaire par gnration
1985 1987 1990 1993 1996 1999
X2 en densit par gnration
(3 ans par gnration)

Innovation : x1,3
Taille chip : x1,5 Densit : x4
Lithogravure : x2

Micro-lectronique CMOS 16
 EVOLUTION

Innovations technologiques

Micro-lectronique CMOS 17
 EVOLUTION

Les volutions de la lithogravure

Micro-lectronique CMOS 18
 EVOLUTION

PSM

Micro-lectronique CMOS 19
 EVOLUTION

OPC

Micro-lectronique CMOS 20
 EVOLUTION

Gravure de plus en plus slective

Pour ne pas perdre en gravure ce que lon a gagn en photo

Gravure chimique Gravure plasma

Micro-lectronique CMOS 21
 EVOLUTION

Rendement des circuits intgrs

Loi de Poisson
Y=Y0e-AD

D doit tre infrieur

1 dfaut/cm2

Des dfauts de
plus en plus petits
et de plus en plus
nombreux !

Micro-lectronique CMOS 22
 EVOLUTION

Rendement des CI : le point de vue de lITRS (l<1OOnm)

Dveloppement de modles de rendement, corrls avec des mesures

en ligne
Techniques dinspection des tranches ayant une topographie leve
Spcification et structures de test permettant de dtecter des traces
dimpurets
Analyse automatique et intelligente permettant une raction rapide
sur les pertes en rendement
Technique danalyse de dfaillance permettant la localisation des
dfauts non visuels

http://public.itrs.net/Files/2001ITRS/Home.htm

Micro-lectronique CMOS 23
 EVOLUTION

Scaling des transistors

Micro-lectronique CMOS 24
 EVOLUTION
Scaling des transistors

La performance est dfinie par le contrle de la dimension du canal : Leff

Courant de fuite dans la grille : remplacer SiO2 par un matriau plus pais : High K

DSM : Deep Sub Micronique Techno < 0.18 mm

Frquence leve
Circuits complexes

Micro-lectronique CMOS 25
 EVOLUTION

Interconnexions

Dlais
Interconnexions

Transistors

l
1mm 0,12mm

Le dlai intrinsque dun circuit dpend :

- du dlai intrinsque du transistor
- du retard (RC) apport par la propagation du signal dans les fils

Micro-lectronique CMOS 26
 EVOLUTION

Techno Cuivre (IBM)

Cuivre est un meilleur compromis que

laluminium
faible rsistance (0,5 x Al)
tenue aux fortes densits de courant
dpt basse temprature

Diminution du dlai RC de ligne

Micro-lectronique CMOS 27
 EVOLUTION

Dilectrique low K

Diminution de la constante
dilectrique e:
C=e S e

Diminution du dlai RC
de ligne

Micro-lectronique CMOS 28
 EVOLUTION

Silicium sur isolant

Elimination des capacits source-drain/substrat

Augmentation des performances

Micro-lectronique CMOS 29
 EVOLUTION

Circuits analogiques et mixtes

Micro-lectronique CMOS 30
 EVOLUTION

Circuits mixtes

Oscillateur 5 GHz en SiGe T Bipolaire en SiGe

Nouveau besoin : communications, SoC : RF, BiCMOS

Mais aussi lments passifs : Self (fort Q)
ET! Faible cot (grand public), haute performance, basse puissance (mobile)

Micro-lectronique CMOS 31
 EVOLUTION

MEMS MOEMS - NEMS

Micro-lectronique CMOS 32
 TECHNOLOGIE CMOS

Layout : Masques de fabrication

Insolation UV
Masque du NTUB
Rsine photosensible

Wafer

Substrat P <100>

NTUB

Aprs dveloppement

Micro-lectronique CMOS 33
 TECHNOLOGIE CMOS

Implantation ionique (As)

Rsine photosensible
Wafer
Substrat P <100>

Puit N (Nwell)
Aprs nettoyage

Substrat P <100>

Micro-lectronique CMOS 34
 TECHNOLOGIE CMOS

Aprs dpt de
nitrure de silicium + Rsine photosensible
rsine photosensible Si3N4
N

Substrat P <100>

NTUB

Aprs dveloppement DIFFUSI

et gravure du Si3N4

Micro-lectronique CMOS 35
 TECHNOLOGIE CMOS

Rsine
Si3N4

Substrat P <100>

Aprs oxydation thermique

humide + Nettoyage

LOCOS
N

Oxyde de champ (Si3N4)

Substrat P <100>

Micro-lectronique CMOS 36
 TECHNOLOGIE CMOS

Masque de poly
Rsine photosensible
Oxydation thermique sche
(croissance de loxyde de grille)
LOCOS
Dpt de poly silicium (sur
toute la surface du wafer) N Poly
Rsine photosensible + Masque Oxyde de grille
Substrat P <100>
de poly
Insolation UV POLY
NTUB

DIFFUSI
Aprs dveloppement et gravure

Micro-lectronique CMOS 37
 TECHNOLOGIE CMOS

LOCOS
N

Substrat P <100>

Oxyde de grille (Si02)

LOCOS
N

Oxyde de champ (Si3N4)

Substrat P <100>

Micro-lectronique CMOS 38
 TECHNOLOGIE CMOS

Masque de Bore

Rsine photosensible

Dopage des zones LOCOS

de source et de drain N
(Substrat)
Substrat P <100>

BORON
POLY
NTUB

DIFFUSI

Micro-lectronique CMOS 39
 TECHNOLOGIE CMOS

Implantation ionique au Bore

Rsine

p+ p+ LOCOS p+
N
Auto alignement
des zones de Substrat P <100>
source et de drain

Dopage n+ (Arsenic)
Masque dArsenic
Rsine photosensible

p+ p+ LOCOS p+
N

Substrat P <100>
Aprs dveloppement

Micro-lectronique CMOS 40
 TECHNOLOGIE CMOS

Implantation ionique Arsenic

Rsine

p+ p+ n+ LOCOS n+ n+ p+
N

Substrat P <100>

Aprs nettoyage et recuit de cristallisation

p+ p+ n+ LOCOS n+ n+ p+
N

Substrat P <100>
DL
Diffusion latrale rduisant la longueur effective des transistors

Micro-lectronique CMOS 41
 TECHNOLOGIE CMOS

Dpt doxyde et masque des contacts

Rsine photosensible
SiO2 dpos

p+ p+ n+ LOCOS n+ n+ p+
N

Substrat P <100>

CONTACT BORON
POLY
NTUB

ARSENIC DIFFUSI

Micro-lectronique CMOS 42
 TECHNOLOGIE CMOS

Aprs lithographie Rsine

et gravure du SiO2 SiO2 dpos

p+ p+ n+ LOCOS n+ n+ p+
N
Substrat P <100>

Mtal
SiO2 dpos

p+ p+ LOCOS p+
Nettoyage de le rsine
n+ n+ n+
N
et dpt mtal

Substrat P <100>

Micro-lectronique CMOS 43
 TECHNOLOGIE CMOS

Masque mtal 1

Rsine photosensible

SiO2 dpos

p+ p+ n+ LOCOS n+ n+ p+
N
Substrat P <100>

CONTACT BORON
POLY
NTUB

ARSENIC DIFFUSI

Micro-lectronique CMOS 44
 TECHNOLOGIE CMOS

Aprs gravure SiO2 dpos

puis dpt de Si02

SiO2 dpos

p+ p+ n+ LOCOS n+ n+ p+
N
Substrat P <100>

Les tapes de fabrication continuent ainsi jusqu dposition de toutes les couches
de mtal et dilectrique.

Remarques :
1) Les technos digitales submicroniques actuelles (0.18mm, 0.13mm) contiennent
jusqu 5 6 niveaux de mtallisation

Micro-lectronique CMOS 45
 TECHNOLOGIE CMOS

Remarques :

1) Les technos digitales submicroniques actuelles (90 nm, 65 nm)

contiennent jusqu 6 8 niveaux de mtallisation

2) Les technos orientes circuits signaux mixtes, analogique et digital,

contiennent en gnral deux niveaux de polysilicium pour la ralisation
de capacits. Loxyde entre les deux polys est parfaitement contrl
(paisseur et qualit) afin dobtenir de bonnes capacits. On a souvent
la possibilit de masquer le ou les niveaux de poly afin dobtenir des
couches haute rsistivit pour la ralisation de rsistances de grandes
valeurs.

Micro-lectronique CMOS 46
 TECHNOLOGIE CMOS

Micro-lectronique CMOS 47
 TECHNOLOGIE CMOS

Micro-lectronique CMOS 48
 TECHNOLOGIE CMOS

Rgles de dessin (DRC) :

Exemple :

4.1.3/E1NDF : Minimum NPLUS

extension of DIFF 0.4 mm
4.1.4/S1DFIP : Minimum PPLUS
spacing to DIFF ... 0.8 mm
4.1.5/S1DNWN : Minimum NDIFF
spacing to NTUB . 1.8 mm

Micro-lectronique CMOS 49
 TECHNOLOGIE CMOS

Elments intgrables en technologie CMOS :

Rsistances
Rcarr
Nwell 2k
Rsistance diffuse SiO2 25
n+
p+ 40
Nwell ou n+
p-sub

R = 7 x Rcarr

poly SiO2
Rsistance en polysilicium

p-sub

Micro-lectronique CMOS 50
 TECHNOLOGIE CMOS

poly SiO2
Rsistance en polysilicium

p-sub
NB.: Peu sensible
T (temprature) et DV
contrairement aux
rsistances diffuses DV

Contrle de la valeur absolue dune rsistance difficile mais appairage facile :

Contrle de la valeur absolue

Eviter les dimensions minimales

Eviter les courbures : mauvais meilleur

Micro-lectronique CMOS 51
 TECHNOLOGIE CMOS

Appairage

Mme structure!
Mme temprature
Mme forme, mme taille
Sparation minimale
Mme orientation
Mme voisinage
Dimensions non minimales

Micro-lectronique CMOS 52
 TECHNOLOGIE CMOS

Micro-lectronique CMOS 53
 TECHNOLOGIE CMOS

Micro-lectronique CMOS 54
 TECHNOLOGIE CMOS

Capacits
Capacit poly-diffusion Capacit poly1-poly2
Oxyde de grille
SiO2 poly2
poly SiO2 poly1

n+ Nwell
p-sub
p-sub

Seule capacit ralisable Trs bonnes capacits

avec techno CMOS digitale Valeur absolue mal contrle
mais bon appairage
Pb de rsistance daccs Pas de poly2 dans les technos
(Nwell) digitales classiques

Micro-lectronique CMOS 55
 TECHNOLOGIE CMOS

Transistors MOS
Oxyde de grille
En forme de I
SiO2

n+ n+ LOCOS p+
drain L
p-sub
grille
bulk
contact
source

grille
W
TMOS le plus simple bulk
source drain
Utilisable jusqu L = 20mm

Micro-lectronique CMOS 56
 TECHNOLOGIE CMOS

Autres formes en fonction de la forme de la grille

drain C << CGS

D W

L
drain
S
TMOS interdigit
(pour W grand)
TMOS en forme TMOS en serpentin
Attention aux de gaufre
densits de courant Transistor long (L grand)
dans les pistes de CDB et CSB minimales mais compact
mtallisation Densits de courant! Int. pour R grande et
commandable

Micro-lectronique CMOS 57
 TECHNOLOGIE CMOS

Transistors bipolaires
Bip vertical parasite
p+ p+ p+
Pour le bipolaire latrale, E,B
Nwell et C peuvent tre connects
p-sub
nimporte quel potentiel

Base Le collecteur du bipolaire

vertical doit toujours tre
reli au potentiel du substrat
(potentiel le plus bas)
Collecteur
Le bipolaire vertical possde
gnralement des
Emetteur

caractristiques suprieures
au latral!

Micro-lectronique CMOS 58
 TECHNOLOGIE CMOS DSM

CMOS 90 nm

Micro-lectronique CMOS 59
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 60
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 61
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 62
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 63
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 64
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 65
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 66
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 67
TECHNOLOGIE CMOS DSM

Micro-lectronique CMOS 68
TECHNOLOGIE CMOS VDSM

Micro-lectronique CMOS 69
TECHNOLOGIE CMOS VDSM

Micro-lectronique CMOS 70
TECHNOLOGIE CMOS VDSM

Micro-lectronique CMOS 71
TECHNOLOGIE CMOS VDSM

Micro-lectronique CMOS 72
TECHNOLOGIE CMOS VDSM

Micro-lectronique CMOS 73
TECHNOLOGIE CMOS VDSM

Micro-lectronique CMOS 74
 TECHNOLOGIE III-V

Transistor effet de champ htrojonction Pseudomorphique

Micro-lectronique CMOS 75
 TECHNOLOGIE III-V

PHEMT
AlGaAs GaAs
GaInAs
Mtal EC
DEC
FB FF
EF

DEV

Accumulation dlectrons

Couche sparatrice

Micro-lectronique CMOS 76
 TECHNOLOGIE III-V

PHEMT : Pourquoi pseudomorphique?

Micro-lectronique CMOS 77
 TECHNOLOGIE III-V

Mais aussi Optolectronique

l=1,3 ou 1,5 mm

Rate : 2.5 Gb/s BER : 10-18

Digital Digital
interface VCSEL PIN interface
circuit circuit

Micro-lectronique CMOS 78
 TECHNOLOGIE SOI

Potentialits du CMOS/SOI
Confin pendant trs longtemps au domaine militaire et spatial
Progrs rcents sur la qualit des substrats
Intrt trs fort pour certaines applications :
hautes performances (IBM processeur G4)
basse consommation (montre Seiko)
mixte de type SoC (RF + analogique + numrique)
Avantages techniques
excellente isolation entre transistors
capacits parasites rduites
caractristiques dynamiques des transistors suprieurs
meilleur compromis courant actif / courant de fuite
...

Micro-lectronique CMOS 79
 TECHNOLOGIE SOI

Historique du SOI

Premiers substrats Si sur isolant ont

t du SOS (Silicon On Saphire)

de gros problmes de rendement

et de dfectivit

utilisation limite aux applications

militaires et spatiales grce leur
tenue naturelle aux irradiations
Actuellement de nouvelles
perspectives grce au substrat SOI

Micro-lectronique CMOS 80
 TECHNOLOGIE SOI

Substrats SOI

Micro-lectronique CMOS 81
 TECHNOLOGIE SOI

Transistors sur substrat SOI

Micro-lectronique CMOS 82
 TECHNOLOGIE SOI

Transistors totalement dplts

Micro-lectronique CMOS 83
 TECHNOLOGIE SOI

Transistors partiellement dplts

Micro-lectronique CMOS 84
 TECHNOLOGIE SOI

Transistors partiellement dplts

Micro-lectronique CMOS 85
 TECHNOLOGIE SOI

Composants de base

Micro-lectronique CMOS 86
Intgration Htrogne SiP 3D

Micro-lectronique CMOS 87
 ET ENSUITE?

Nano-Technologie et Nano-Electronique
Jean-Frdric Clerc (CEA Direction recherche technologique) propose de dfinir le
primtre des nanotechnologies par la dfinition des mots suivants :
- Nanosciences = comprendre les proprits indites que prsentent certains
assemblages particuliers datomes et de molcules Proprits originales de certains
arrangements particuliers datomes (de quelques atomes quelques milliers datomes)
- Nanotechnologies = matriser lassemblage des atomes et des molcules,
fabriquer des nano-objets capables de raliser des fonctions particulires.

Micro-lectronique CMOS 88
 ET ENSUITE?

Micro-lectronique CMOS 89
 ET ENSUITE?

Micro-lectronique CMOS 90
 ET ENSUITE?

Micro-lectronique CMOS 91
 ET ENSUITE?

Micro-lectronique CMOS 92
 ET ENSUITE?

Micro-lectronique CMOS 93
 ET ENSUITE?

Micro-lectronique CMOS 94
 ET ENSUITE?

Micro-lectronique CMOS 95
 ET ENSUITE?

Micro-lectronique CMOS 96
 ET ENSUITE?

Micro-lectronique CMOS 97
 ET ENSUITE?

Micro-lectronique CMOS 98
 ET ENSUITE?

Micro-lectronique CMOS 99
 ET ENSUITE?

Micro-lectronique CMOS 100

 CAO Microlectronique

But de la CAO Micro-lectronique

Rsoudre les problmes lis la complexit

Amliorer la qualit

Rduire les dures et les frais de prototypage

Acclrer le time to market

Eviter les erreurs

Echanger les donnes entre les diffrents services

Rutilisation des lments dtudes (bibliothques) : IP

Il faut un systme global

Micro-lectronique CMOS 101

 CAO MICRO-ELECTRONIQUE

Mthodes de conception
Conception Top Down Conception Bottom Up
40 % Rflexion 10 % Rflexion
1 % Description 1 % Description
40 % Simulation 0 % Simulation
10 % Ralisation 20 % Ralisation
9 % Tests 68 % Tests

Circuits de plus en plus complexes

Hirarchisation
Ecriture de modles
Comportementale
Technologie!

Micro-lectronique CMOS 102

 CAO MICRO-ELECTRONIQUE

Environnement
IC & ASIC design
Software design Electrical design

Interface d utilisation commune

Reliability Librairies communes
design Technologies paramtrables
Donnes changeables

Mechanical design PCB design

Technical documentation

La conception dASICs devient ralit

pour les PMEs et PMIs

Micro-lectronique CMOS 103

 CAO MICRO-ELECTRONIQUE

Outils Diffrents outils

Description
Logiciels (framework) Simulation
Cadence Synthse
Synopsys Dessin des masques
Mentor Graphics Placement-Routage
Extraction-Vrification
Design Kit (fondeurs)
AMS Technologie
ST CMOS
ATMEL BiCMOS
TI SiGe
... AsGa, InP, ...

Micro-lectronique CMOS 104

 CAO MICRO-ELECTRONIQUE

Outils de conception Outils de simulation

Analogique
Outils de description Spice
Saisie de schma Spectre
Vues hirarchiques Eldo
Vues vectorises Numrique (Event driven)
Langage de haut niveau VHDL
VHDL Verilog
Verilog Mixte
VHDL-AMS AMS
Spcifique
Outils de vrification Spectre RF
DRC ADS
LVS PDS
Post Layout ...

Micro-lectronique CMOS 105

 CAO MICRO-ELECTRONIQUE

Outils de conception

Fonction : Spcifications Conception : Passer

un niveau dabstraction
infrieur
RTL : Register Transfer Level
En vrifiant que les
(VHDL, Verilog)
performances soient
Synthse maintenues
Gate Level
Bibliothque
Transistor
Placement-Routage
Layout Post Layout OK
Extraction des parasites

Micro-lectronique CMOS 106

 CAO MICRO-ELECTRONIQUE

Re-Use (IP) Nouveaux outils

Fonction

Logic Hard Soft

E/S RAM
RTL Wire Load Model :
Taille du circuit
CPU ROM
WLM Netlist Longueur des
interconnexions
Nombre de portes
Layout charge moyenne
Dcoupage en sous-blocs des portes
Floor planning
Post Layout
Re-Use
IP OK

Micro-lectronique CMOS 107

 CAO MICRO-ELECTRONIQUE

Conception analogique et mixte

Exemple typique de circuit mixte! Problmes rencontrs :
Cot et dure de dveloppement
Probabilit de reprises leve
Partie Testabilit
analogique

Analog
Partie numrique
Analog
Digital

Digital
Surface Effort

Micro-lectronique CMOS 108

 CAO MICRO-ELECTRONIQUE

Outils actuels de CAO mixtes (partie analogique)

Description et simulation comportementale
VHDL-AMS : Extension Mixed Signal Design de VHDL
Circuits capacits commutes
Simulateurs spcifiques temps discret
Synthse de filtres
Simulation lectrique
Spice avec amliorations (algorithmique, intgration framework,
simulation mixte)
Modles MOS (BSIM V3.3, )
Problmes restants : bruit, dispersions, temps CPU
Dessin et placement routage
Gnrateurs de transistors, extraction de parasites, routage avec
contraintes

Micro-lectronique CMOS 109

 CAO MICRO-ELECTRONIQUE
Support de la mthodologie Top-Down
Spcifications Exemples Fonctionnalits recherches
Interface ligne Estimation priori des cots et perf.
Systme
tlphonique (faisabilit des spcifications)

Fonctions CAN, Filtre Validation avant ralisation des

spcifications (simulation)
A.Op., Intgrateur
Blocs Assistants pour la conception
Comparateur
chaque niveau dabstraction
Transistors Gnration automatique de modles
pour le niveau dabstraction sup.
Layout Validation globale du systme

Spcifications Modle Rutilisation dexpertise de conception

existante

Micro-lectronique CMOS 110

 CAO MICRO-ELECTRONIQUE

Mthodes de synthse
Spcifications
Bas sur connaissance
Bibliothque
Choix de topologie
Exploration exhaustive de topologies

Procdure explicite
Dimensionnement Bas sur des rgles
Optimisation

Drivation Modle Dfinition de

Simulation
du modle analytique la procdure

Synthse Layout

Micro-lectronique CMOS 111

 CAO MICRO-ELECTRONIQUE

Tendances actuelles
Dveloppement doutils de productivit pour concepteurs expriments
assistants pour le layout
meilleure intgration de diffrents niveaux de reprsentation
outils spcifiques pour certaines fonctions (filtres, CAN, CNA, )
Amlioration des simulateurs
intgration de points
nouveaux modles pour technologies fortement submicroniques
Adaptation des outils aux nouvelles exigences
basse tension & faible consommation
monte en frquence
Portabilit (IP-ReUse)

Micro-lectronique CMOS 112

CAO MICRO-ELECTRONIQUE

Micro-lectronique CMOS 113

 CAO MICRO-ELECTRONIQUE

Modles

Micro-lectronique CMOS 114

 CAO MICRO-ELECTRONIQUE

Modles

Micro-lectronique CMOS 115

 CAO MICRO-ELECTRONIQUE

Spcifications au Systme

Micro-lectronique CMOS 116

 CAO MICRO-ELECTRONIQUE

Bibliothque dIPs

Micro-lectronique CMOS 117

 CAO MICRO-ELECTRONIQUE

Assemblage - Simulations

Micro-lectronique CMOS 118

 CAO MICRO-ELECTRONIQUE

Assemblage Final - Test

Micro-lectronique CMOS 119

 CAO MICRO-ELECTRONIQUE

Bon Produit

Micro-lectronique CMOS 120

 TESTABILITE

Renovell -LIRMM

Testabilite.ppt

Micro-lectronique CMOS 121

 MODELE SPICE DES TRANSISTORS MOS

Structure gomtrique dun NMOS

bulk source oxyde de grille
oxyde
grille drain

Symbole et polarisation
p+ n+ n+ silicium
cristallin
p-substrat
D
L VD
mtal canal G B

VB
S
W VG
VS

Micro-lectronique CMOS 122

 MODELE SPICE DES TRANSISTORS MOS

CGD D

Mn Mp Modle CAO larges signaux

G IDS CBD
avec VBS = 0

CGS+CGB S

Transistor OFF : VGS < VTHn

Transistor ON en rgime satur :

I DS KPn n VGS VTHn 1 lnVDS

1 W 2
NMOS VGS VTHn et VDS VDSsat VGS VTHn 2 Ln

PMOS VGS VTHp et VDS VDSsat VGS VTHp I DS KPp

1 Wp
V
GS VTHp 1 l pVDS
2

2 Lp

Micro-lectronique CMOS 123

 MODELE SPICE DES TRANSISTORS MOS

Capacits en rgime satur

CGB CGBO L
2
CGS COX WL CGSOW
3
CGD CGDOW
C j AD C jswPD
C BD
V V
(1 DB ) j (1 DB ) jsw
m m

Fj Fj

Modle CAO petits signaux avec VBS = 0

On se place autour dun point de polarisation dfini par IDS0 (VGS0, VDS0) et on
regarde les variations ids du courant global iDS=IDSO+ids pour des variations de
vgs et vds des tensions globales vDS= VDSO+vds et vGS= VGSO+vgs

Micro-lectronique CMOS 124

MODELE SPICE DES TRANSISTORS MOS

CGD D

Mn G gmvgs gds CBD

Mp

CGS+CGB S
vgs

I DS W 2 I DS 0
gm VGS 0 , I DS 0 2 KPn / p n / p I DS 0
VGS Ln / p VGS 0 VTH

I DS W I
g ds I DS 0 ,VDS 0 1 KPn / p ln / p n / p VGS 0 VTH 2 ln / p I DS 0 DS 0
VDS 2 Ln / p VEn / p Ln / p

Micro-lectronique CMOS 125

 MODELE SPICE DES TRANSISTORS MOS
Paramtres SPICE de la technologie utilise

Paramtres NMOS PMOS

KP 175 mA/V2 58 mA/V2
l (VEnLn)-1 avec VEn= 22V/mm (VEpLp)-1 avec VEp= 31V/mm
VTH 0.47 V -0.60 V
Cj 0.93 fF/mm2 1.42 fF/mm2
Cjsw 0.28 fF/mm 0.38 fF/mm
mj 0.31 usi 0.55 usi
mjsw 0.19 usi 0.39 usi
Fj 0.69 V 1.02 V

CGB0 = 0.11 fF/mm CGS0 = 0.13 fF/mm CGD0 = 0.13 fF/mm Cox = 4.6 fF/mm2

Lmin = 0.35 mm et Wmin = 0.5 mm - Toute dimension doit tre un multiple de 0.025 mm

Micro-lectronique CMOS 126

MODELE SPICE DES TRANSISTORS MOS

Micro-lectronique CMOS 127

LVS Fonction ralise?

Micro-lectronique CMOS 128