Sintetizadores de Frecuencias

Diseño de Circuitos Electrónicos para
Comunicaciones
CONTENIDO RESUMIDO:
1- Introducción.
2- Sintetizadores de frecuencias.
3- Amplificadores de potencia para comunicaciones.
4- Técnicas de mejora de rendimiento de amplificadores de
potencia.
5- Componentes y subsistemas para receptores y transmisores
ópticos.
6- Circuitos electrónicos para receptores, transmisores,
transceptores y repetidores regenerativos.
7- Circuitos electrónicos para concentradores, conmutadores y
encaminadores.
ATE-UO DCEC sint 00

Sintetizadores de frecuencias
Tipos de sintetizadores de frecuencias:
• Osciladores
• PLLs (Phase Locked Loops)
• DDSs (Direct Digital Synthesizers)
Osciladores
- Son simples sistemas analógicos realimentados positivamente
hasta comportarse de manera inestable “establemente”.
- Configuración básica:
A(j)
Amplificador Salida
(j)
Red pasiva
ATE-UO DCEC sint 01

Partes de un oscilador
Parte activa: Tubo termoiónico, BJT, JFET, MOSFET, CI, etc
A(j)
Amplificador Salida
(j)
Red pasiva
Parte pasiva: Componentes reactivos discretos,

resonadores piezoeléctricos, líneas de transmisión,
cavidades resonantes, etc.
ATE-UO DCEC sint 02

Condiciones de oscilación en osciladores
A(j)
Amplificador Salida
(j)
Red pasiva
- Para que empiece la oscilación:

• Existencia de osc tal que: A(josc)·(josc) = 0º
• A osc se debe cumplir |A(josc)·(josc)| > 1
- Cuando ya oscila:
|A(josc)·(josc)| = 1
ATE-UO DCEC sint 03

Redes pasivas simples posibles con amplificadores
de A(josc) <0
A(j)
Amplificador Salida
X2= -1/C2 (j)

X1=L1 Red pasiva
X3=L3 1
Hartley fosc =
2p (L1+L3)C2
X2=L2 X1= -1/C1

1
fosc =
C1·C3
X3= -1/C3 Colpitts 2p ·L2
C1+C3
ATE-UO DCEC sint 04
Ejemplo: Colpitts con un JFET en “drenador común”
+ Vcc
G D
S CS
L2 C3
+
C1 LCH vs osc
-
R1
Red tipo Colpitts
Red de polarización
del transistor
ATE-UO DCEC sint 05

Ejemplo: Colpitts-Clapp de frecuencia variable con
un JFET en “drenador común”
+ Vcc
G D
RG S CS
L2 C3
+
C2 LCH
C1 vs osc
-
R1
Red tipo Colpitts-Clapp
Redes de polarización
del transistor
ATE-UO DCEC sint 06
Ejemplo: Oscilador Controlado por Tensión (VCO) basado
en Colpitts-Clapp con un JFET en “drenador común”
+ Vcc
G D
RG S CS
L2 C3
+
RCF LCH vs osc
C1
C21 -
Tensión de + R1
control de la vCF C22
frecuencia
-
C2
ATE-UO DCEC sint 07
Ejemplo: Oscilador a cristal basado en Colpitts con
un JFET en “drenador común”
• Basado en la sustitución de la bobina por un cristal de cuarzo 
El cristal de cuarzo trabaja el su zona inductiva, que es un margen
frecuencial muy estrecho.
+ Vcc
G D
RG S CS
C3
Xtal +
C1 LCH vs osc
-
R1
Red tipo Colpitts
con cristal
ATE-UO DCEC sint 08
Ejemplo: Colpitts con un JFET en “drenador común” y
con etapa para estabilizar la frecuencia frente a cambios
en la carga
Etapa en “colector común” para minimizar

la influencia de la carga en el oscilador
ATE-UO DCEC sint 09
Parámetros características de los osciladores
• Margen de frecuencia.
• Estabilidad  Mayor cuanto mayor es el factor de calidad “Q” de la
red de realimentación.
• Potencias (absoluta de salida sobre 50W ) y rendimientos
(Potencia de señal / potencia de alimentación).
• Nivel de armónicos y espurias  potencias relativas de uno o
varios armónicos con relación al fundamental.
• “Pulling” o estabilidad frente a la carga  uso de separadores.
• “Pushing” o estabilidad frente a la alimentación  uso de
estabilizadores de tensión (zeners, 78LXX, etc.).
• Deriva con la temperatura  Condensadores NP0, de mica, etc.
• Espectro de ruido  Se debe fundamentalmente a ruido de fase.
ATE-UO DCEC sint 10

PLLs (Phase Locked Loops)
- Idea fundamental: conseguir que la frecuencia de oscilación de

un VCO venga determinada por la frecuencia de otra señal de
referencia.
- Casos:
a) Caso 1: Se pretende que la frecuencia del VCO y la de la
señal de referencia sean iguales  PLLs usados como
demoduladores y moduladores.
b) Caso 2: Se pretende que la frecuencia del VCO sea
múltiplo de la frecuencia de la señal de referencia  PLLs
usados como sintetizadores de frecuencia.
- Esquema general en el Caso 1:
Salida
del VCO
Referencia Detector Filtro pasa-bajos
(entrada) de fases y regulador
VCO
ATE-UO DCEC sint 11

Estructura básica de un PLL (Caso 1)
vE = VEsen(fE)
vS = VSsen(fS)
vE
Referencia vC vS
(entrada) KDF
Salida
del VCO
Detector de fases:
Filtro pasa-bajos y regulador:
- Entrega una tensión Oscilador controlado por
- Necesario para filtrar la tensión (VCO):
proporcional a la
salida del detector de - La frecuencia de la
diferencia de fases.
fases. señal de salida
- Determina la respuesta depende de una
dinámica y la estabilidad tensión de control vC.
del PLL.
ATE-UO DCEC sint 12

Formas de onda en régimen estático en un PLL (Caso 1)
vE(fE)
Referencia
vDF vC vS(fS)
(entrada) KDF
Salida
vC = vC_0 del VCO
vE(fE)
vS(fS)
vDF
vC vC = vC_0
t
ATE-UO DCEC sint 13

Si se desea que las fases de fE y fS coincidan, entonces
el lazo tiene que tener alta ganancia
vE(fE)
vDF vF vC vS(fS)
KDF G0
vC = vC_0
vE(fE)
vS(fS)
vDF vC = vC_0
vC
vF t
ATE-UO DCEC sint 14

Estructura básica de un PLL para síntesis
de frecuencias (Caso 2:)
Idea básica
vE(fXtal) vE’(fXtal)
vDF vS(fS)
vC
KDF
Escuadrador
fXtal (comparador) VCO
vS’(fS)
N
Oscilador a Xtal
Divisor de Escuadrador
frecuencias (comparador)
- Cuando el PLL está enganchado, fXtal = fS/N  fS = fXtal·N.

- Luego podemos cambiar la frecuencia cambiando N.
ATE-UO DCEC sint 15
Formas de onda en régimen estático en un PLL usado
como sintetizador de frecuencias (ejemplo elemental)
Ejemplo: N = 20
vS’
t
vN t
vE’ t
ATE-UO DCEC sint 16

Estudio detallado del funcionamiento de los PLLs
(para modulación, demodulación y síntesis de frecuencias)
vE(fE)
vDF vF vC vS(fS)
KDF G0
En general, hay que estudiar:

- Realización física de los diversos bloques.
- Modelado dinámico de los diversos bloques.
- Respuesta dinámica del PLL frente a escalones de frecuencia y
fase.
Y en el caso de los sintetizadores, además hay que estudiar:
- Realización física de los divisores de frecuencia programables.
N
Divisor de frecuencias
ATE-UO DCEC sint 17
Realización física de un VCO de forma de onda senoidal
Ejemplo real (obtenidos del ARRL Handbook 2001):
Disposición de los diodos varicap para

compensar el efecto de condensador no
lineal que presentan.
ATE-UO DCEC sint 18

Circuito Integrado para la realización de VCOs de forma
de onda senoidal (I)
ATE-UO DCEC sint 19

Circuito Integrado para la realización de VCOs de forma
de onda senoidal (II)
ATE-UO DCEC sint 20

Realización física de un VCO de forma de onda cuadrada
Son multivibradores astables controlados por tensión
vcond
Control Vramp Vcomp
t
vS
t
“Reset” de la rampa
Frecuencia de oscilación:
f = ·(VCC-vC)/(RB·C·Vramp)
Comparador
Salida
ATE-UO DCEC sint 21

Circuito Integrado para la realización de VCOs de baja
frecuencia y forma de onda cuadrada (I)
NE/SE566
Genera rampas simétricas

ATE-UO DCEC sint 22
Circuito Integrado para la realización de VCOs de baja
frecuencia y forma de onda cuadrada (II)
NE/SE566
Fuente de corriente
programable
“Buffers”
ATE-UO DCEC sint 23

Realización física del bloque filtro pasa-bajos y regulador (I)
Implementaciones pasivas (sin ganancia) (I)
R1 G(f) [dB]
20
0
Entrada Cf Salida -20
-40
Filtro -60
-80
1 10 102 103 104 105 106 107
R1 fc f [Hz]
G(f) [dB]
20
Entrada Salida 0
R2 -20
-40
Cf -60
Filtro y C1 -80
1 10 102 103 104 105 106 107
regulador f [Hz]
fp1 fz fp2
ATE-UO DCEC sint 24
Realización física del bloque filtro pasa-bajos y regulador (II)
Implementaciones pasivas (sin ganancia) (II)
𝟏
𝒇𝒄 =
𝟐𝝅𝑪𝒇 𝑹𝟏
𝟏
𝒇𝑷𝟏 ≈
𝟐𝝅𝑪𝟏 (𝑹𝟏 +𝑹𝟐 )
𝟏
𝒇𝒛 =
𝟐𝝅𝑪𝟏 𝑹𝟐
𝟏
𝒇𝒑𝟐 ≈
𝑹 𝑹
𝟐𝝅𝑪𝒇 𝟏 𝟐
𝑹𝟏 +𝑹𝟐
ATE-UO DCEC sint 25
Realización física del bloque filtro pasa-bajos y regulador (III)
Ejemplo de implementación activa (con ganancia)
Cf G(f) [dB]
40
R2 C1 20
R1 0
Gmf
- -20
Entrada -40
+ Salida -60
-80
1 10 102 103 104 105 106 107
fp1 fz fp2 f [Hz]
𝑹𝟐 𝟏 𝟏
𝑮𝒎𝒇 ≈ 𝒇𝒑𝟏 = 𝟎 𝒇𝒛 = 𝒇𝒑𝟐 ≈
𝑹𝟏 𝟐𝝅𝑪𝟏 𝑹𝟐 𝟐𝝅𝑪𝒇 𝑹𝟐
¡Ojo, ganancia negativa (inversión de fase)!

ATE-UO DCEC sint 26
Realización física del detector de fases
Tipos de detectores de fases
Detectores analógicos  Detector basado en un mezclador.
• Detector basado en “puerta o

exclusiva”.
• Detector basado en “biestable
Detectores digitales  RS activado por flancos”.
• Detector Fase-Frecuencia.
• Detector Fase-Frecuencia con
bomba de carga.
Detector de fases basado en mezclador (I)

VEsen(fE) vDF Para el estudio de los PLLs, vamos a referir
las fases absolutas a una fase que crece
constantemente y a una fase relativa:
fE = WS_0·t + fe y fS = WS_0·t + fs
VSsen(fS)
ATE-UO DCEC sint 27
VEsen(fE) vDF Detector de fases basado en mezclador (II)
VSsen(fS)
vDF = Km·VEsen(fE)·VSsen(fS) = KDF·[cos(fE - fS) - cos(fE + fS)],

siendo KDF = VE·VS·Km/2.
Como: fE = WS_0·t + fe y fS = WS_0·t + fs,

entonces: vDF = KDF·[cos(fe - fs) - cos(fe + fs + 2·WS_0·t)].
Si el segundo término se elimina por filtrado, queda:
vDF-f = KDF·cos(fe - fs) = KDF·sen(p/2 + fe - fs).
Se aproxima el seno por el ángulo para valores pequeños de éste:
vDF-f  KDF·(p/2 + fe - fs) = KDF·( fe – fsr), siendo fsr = fs - p/2.
Luego se comporta como se ha previsto, pero estando fsr retrasada
90º con relación al comportamiento teórico, definido por fs.
vE(fE) t
vS(fS) vDF-f  0
t
ATE-UO DCEC sint 28
Detector de fases basado en mezclador (III)
¿En qué medida senx  x?
20%
y=x
1
10% Error
y = senx
0 0%
0º 30º 60º 90º 0º 20º 40º 60º
x x
Luego se comporta bastante linealmente si: fe – fsr < 60º, es decir:
90º + fe - fs < 60º.
El límite sería: fe – fsr < 90º.
1 Es decir: -90º < (fe – fsr) < 90º.
vDF-f =KDF·sen(fe-fsr)
Por tanto: -90º < (90º + fe – fs) < 90º.
0
Es decir: -180º < (fe – fs) < 0º.
-1 vDF-f =KDF·(fe-fsr)
Ojo: en caso de que se superen estos
-90º -60º -30º 0º 30º 60º 90º límites, cambia el signo de KDF, lo que
fe-fsr genera problemas de estabilidad en el lazo,
ATE-UO DCEC sint 29 que se desenganchará momentáneamente.
Detector de fases basado en mezclador (IV)
Ventajas:
• Trabaja con señales analógicas, por lo que puede operar hasta
frecuencias muy altas (el límite depende de la tecnología del
mezclador).
• El filtro es del doble de la frecuencia de la señal generada.
Inconvenientes:
• El valor de la constante KDF es KDF = VE·VS·Km/2, es decir,
depende de la amplitud de las señales. A veces hay que
limitarlas para acotar el valor de KDF.
• La diferencia de fases máxima posible es de 180º. En este caso:

-180º < (fe – fs) < 0º.
ATE-UO DCEC sint 30

Detector de fases basado en “puerta o exclusiva” (I)
vE’ vE’
vE
vDF vDF
KDF
vS’
vS vS’
vE’
t
vS’
t
vDF
t
ATE-UO DCEC sint 31

Detector de fases basado en “puerta o exclusiva” (II)
Ojo: no es
vDF-f simétrica
respecto a 0º
0º 180º 360º f e- f s
vE’ vE ’ vE’
t t t
vS’ vS’ vS’

t t t
vDF vDF vDF

vDF-f vDF-f vDF-f
t t
t
ATE-UO DCEC sint 32
Detector de fases basado en “puerta o exclusiva” (III)
vDF_max vDF-f’ 0,5·vDF_max

vDF-f
fe– fs
0º 90º 180º
0º 180º 360º -0,5·vDF_max
fe– fs
vE’ vE’
vE’
+
vDF
t t vS’
-
vS’ vE’
t t vE’
+
vDF-f = 0 vDF-f = vDF_max vS’ vDF’
t t -
0,5·vDF_max
Es simétrica respecto a 90º
ATE-UO DCEC sint 33
Detector de fases basado en “puerta o exclusiva” (IV)
Ahora adelantamos la representación 90o.
0,5·vDF_max 0,5·vDF_max
vDF-f’ vDF-f’
fe– fs fe– fsa
0º 90º 180º -90º 0º 90º
-0,5·vDF_max
-0,5·vDF_max
El mismo evento que sucedía en fe– fs ahora sucede p/2 radianes
antes, es decir, sucede en fe - fs - p/2 = fe - (fs + p/2). Esto es
equivalente a que suceda en fe - fsa, siendo fsa = fs + p/2. Por tanto, el
desarrollo teórico seguido es válido para fsa, estando fsa adelantada
90º con relación a la fase realmente existente, que es fs.
El límite sería: -90º < (fe - fsa) < 90º, es decir: 0º < (fe – fs) < 180º.
El valor de la constante KDF es KDF = vDF _max/p.

ATE-UO DCEC sint 34
Detector de fases basado en “puerta o exclusiva” (V)
Operación con vDF-f’ = 0  fe - fs = p/2:
vE’(fe)
t vDF_max
vDF-f
vS’(fs) f e- f s
t
0º 180º 360º
vs’(fsa)
t Cambiada de nivel
y adelantada
vDF
vDF-f
0,5·vDF_max
t vDF-f’
fe– fsa
vDF’
-90º 0º 90º
vDF-f’ t
-0,5·vDF_max
ATE-UO DCEC sint 35

Detector de fases basado en “puerta o exclusiva” (VI)
Ventajas:
• El circuito digital es relativamente sencillo, por lo que puede
operar hasta frecuencias bastante altas.
p
• El valor de la constante KDF es KDF = vDF_max/ , es decir, no
depende de la amplitud de las señales.
• El filtro es del doble de la frecuencia de la señal generada.
Inconvenientes:
0º < (fe – fs) < 180º.
ATE-UO DCEC sint 36
Detector de fases basado en “biestable RS
activado por flanco” (I)
¿Cómo activar un biestable RS por flanco y no por nivel?
A A
B B
A’ A’
A A
t t
tr tr
A’ A’
t t
B B
t t
Un “1” en B sólo en el Un “1” en B sólo en el

flanco de bajada de A. flanco de subida de A.
ATE-UO DCEC sint 37
activado por flanco” (II)
BS
AS
Q
S Q
R
AR
BR
AS
AS Q
t S Q
AR R
AR
t Biestable RS activado
por flanco de bajada
Q
t
ATE-UO DCEC sint 38
activado por flanco” (III)
vE’ vE'
vE vDF
vDF S Q
KDF
vS’ R
vS vS’
vE '
t
vS’
t
vDF
t
ATE-UO DCEC sint 39

activado por flanco” (IV)
Ojo: no es
vDF-f simétrica
fe– fs
respecto a 0º
0º 180º 360º
vE' vE' vE'
t t t
vS’ vS’
vS’
t t t
vDF vDF vDF-f vDF
vDF-f vDF-f
t t t
ATE-UO DCEC sint 40

activado por flanco” (V)
Modificamos el nivel de tensión y

adelantamos fe – fs en 180o.
vDF_max
vDF-f vDF-f’ 0,5·vDF_max
-180º 180º
0º fe– fsa
0º 180º 360º fe– fs -0,5·vDF_max
- Ahora es fsa= fs + p. Por tanto, el desarrollo teórico seguido es válido

para fsa, estando fsa adelantada 180º con relación a la fase realmente
existente, que es fs.
- El límite sería: -180º < (fe – fsa) < 180º, es decir: 0º < (fe – fs) < 360º.
- El valor de la constante KDF es KDF = vDF_max/(2p).

ATE-UO DCEC sint 41
activado por flanco” (VI)
Operación con vDF-f’ = 0  fe - fs = p:
vE’(fe)
vDF_max
t vDF-f
vS’(fs)
t 0º 180º 360º fe– fs
vS’(fsa)
Cambiada de nivel
t
y adelantada
vDF
vDF-f
t vDF-f’ 0,5·vDF_max
vDF’ -180º 180º

t
0º fe– fsa
vDF-f’
-0,5·vDF_max
ATE-UO DCEC sint 42

activado por flanco” (VI)
Ventajas:
0º < (fe – fs) < 360º.
• El valor de la constante KDF es KDF = vDF_max/(2p), es decir, no

depende de la amplitud de las señales.
Inconvenientes:
• El filtro es de la frecuencia de la señal generada (no del doble).
• El circuito digital es relativamente complejo, por lo que no puede

operar a frecuencias muy altas.
ATE-UO DCEC sint 43

Detector fase-frecuencia (I)
Idea general: Conseguir tener el equivalente a dos detectores basados

en biestables activados por flancos: uno que funcione para
diferencias de fases relativas de entre 0º y 360º y otro entre –360º y 0º.
vDF_max
vDF-f
0º 180º 360º fe– fs

vDF_max
vDF-f
-360º
-180º 0º 180º 360º fe– fs
-vDF_max
ATE-UO DCEC sint 44
Detector fase-frecuencia (II)
vE’
vE
vDF
KDF
vS’
vS
vDF-f vDF_max
-360º -180º fe– fs

0º 180º 360º
-vDF_max
ATE-UO DCEC sint 45
Detector fase-frecuencia (III)
vE’ vE’ vE’
t t t
vS’ vS’ vS’
t t t
vU
t vU t vU t
vD t vD t vD t
vDF vDF
vDF-f t vDF-f vDF t
t
vDF-f
ATE-UO DCEC sint 46
Detector fase-frecuencia (IV)
Una transferencia como ésta,

no repetitiva al crecer la
diferencia de fases, es más
deseable.
Circuito real
usado en el
PLL CD4046
ATE-UO DCEC sint 47

Detector fase-frecuencia (V)
¿Cómo es uno de estos circuitos?
S Q
VU
vE’
R
vS’ VD
S Q
ATE-UO DCEC sint 48

Detector fase-frecuencia (VI)
Circuito integrado de ejemplo
ATE-UO DCEC sint 49

Detector fase-frecuencia (VII)
Otro circuito integrado de ejemplo
ATE-UO DCEC sint 50

Detector fase-frecuencia (VIII)
Ventajas:
-360º < (fe – fs) < 360º.
• Se puede conseguir una transferencia no repetitiva que informa

sobre cuál de las dos frecuencias es mayor.
• Es el detector de fase con mejor enganche.
• El valor de la constante KDF no depende de la amplitud de las

señales.
Inconvenientes:
• El filtro es de la frecuencia de la señal generada.
• El circuito digital es relativamente complejo, por lo que no puede

operar a frecuencias muy altas.
ATE-UO DCEC sint 51
Detector fase-frecuencia con bomba de carga (I)
Realización física de este bloque
S Q VU
vE’
R
+ vDF vF vC
G0
S Q -
R VD
Cf
vS’
R2 C1
R1
VD - vC
R1
VU +
Es como el circuito de la transparencia Cf R2

ATE-UO DCEC sint 26, pero en modo
diferencial. C1
ATE-UO DCEC sint 52

Detector fase-frecuencia con bomba de carga (II)
• Otro modo frecuente de

realizar físicamente este
bloque.
Rs R1 R2 C1
VD Cf
- vC
VU Rs R1
+
Cf
R2
• Frecuentemente se realizan físicamente C1
de otra forma: la bomba de carga.
ATE-UO DCEC sint 53

Detector fase-frecuencia con bomba de carga (III)
+ VCC
VU
gm·VU
vC
VD gm·VD
R2
G(f) [dB]
40
Cf
20 𝑮𝒎𝒇 ≈ 𝒈𝒎 ∙ 𝑹𝟐 C1
0 𝒇𝒑𝟏 = 𝟎
Gmf
-20 𝟏 Bomba de carga
𝒇𝒛 =
-40 𝟐𝝅𝑪𝟏 𝑹𝟐
-60 𝒈𝒎
𝒇𝒑𝟐 ≈
-80 𝟐𝝅𝑪𝒇
1 10 102 103 104 105 106 107
fp1 fz fp2 f [Hz]

ATE-UO DCEC sint 54
Detector fase-frecuencia con bomba de carga (IV)
Ejemplo de PLL con bomba de carga:
Bomba
de carga
ATE-UO DCEC sint 55

Detector fase-frecuencia sin bomba de carga
Ejemplo de PLL sin bomba de carga:
Detector
fase- Filtro y VCO
frecuencia regulador
Salida
Salida 8
Divisores fijos ATE-UO DCEC sint 56

Ideas generales sobre el modelado dinámico (I)
• Idea fundamental del modelado dinámico: establecer las relaciones
existentes entre los incrementos de las variables de un sistema.
• Normalmente se buscan relaciones lineales.
• Proceso de modelado:
Y Y Y y
Y = F(X)

YA
x
X
XA X
X y = [F(X)/X]A·x
tg= [F(X)/X]A
Función lineal
1º- Obtención de
las ecuaciones del 2º- Elección del 3º- Linealización respecto
proceso. “punto de trabajo”. al “punto de trabajo”.
4º- Cálculo de
transformadas de Laplace.
ATE-UO DCEC sint 57
Ideas generales sobre el modelado dinámico (II)
• Función de partida: • Función linealizada en A:
Y = F(X) y = f(x) = m·x
Y
Y y
YA x
X
XA X
Siendo:
X = XA + x Y  YA + y = YA + m·x m = [F(X)/X]A
Ejemplo en electrónica analógica:

• vBE = VBE_A + vbe
• iB  IB_A + ib = IB_A + gA·vBE
• gA= [iB(vBE)/vBE]A
ATE-UO DCEC sint 58
Modelado dinámico de un PLL (I)
vE = VEPsen(fE) vS = VSPsen(fs)
vE vDF vF vC
KDF G0 vS
Salida
del VCO
• Empezamos por fijar el punto de trabajo estático del VCO

(subíndice 0):
vC = VC_0, lo que implica fS = FS_0 o S = WS_0.
• Después perturbamos el punto de trabajo:

vC = VC_0 + vc fS = FS_0 + fs S = WS_0 + s
Valor total Valor Valor total Valor

Valor
linealizado Valor total linealizado
linealizado
Valor estático
Valor estático Valor estático
ATE-UO DCEC sint 59

Modelado dinámico de un PLL (II)
• Ahora analizamos qué pasa con las fases (integrando la
expresión de las frecuencias angulares):
S = WS_0 + s fS = WS_0·t + fs fS = FS_0 + fs

Valor total = fase absoluta Valor linealizado = fase relativa
Valor estático = fase que crece uniformemente
fE = WS_0·t + fe
fe(t1)
fE(t1)
WS_0·t
WS_0·t1
fE(t)
t1 t
Normalmente WS_0 se elige para que fe y fs estén acotadas
ATE-UO DCEC sint 60
Modelado dinámico de un PLL (III)
vE = VEPsen(fE) vS = VSPsen(fs)
vE vDF vF vC vS
KDF G0
Salida
del VCO
fE fE - fS Conv. vDF Filtro pasa- vC fS

f/V
bajos y VCO
- regulador
fS
Diagrama de bloques antes de linealizar
ATE-UO DCEC sint 61

Modelado dinámico de un PLL (IV)
fE fE - fS Conv. vDF Filtro pasa- vC fS

f/V
bajos y VCO
- regulador
fS
Diagrama de bloques antes de linealizar
Ganancia de cada bloque:

• Convertidor f/V: vDF = KDF·(fE - fS) + Vcte.
• Filtro pasa-bajos y regulador: vC = F(vDF).
• VCO: existe relación directa entre vC y frecuencia:
fS = G(vC).
t

• Por tanto: fS(vC) = f0 + 2p· G(vC)·dt.
0
ATE-UO DCEC sint 62
Modelado dinámico de un PLL (V)
Linealizamos cada bloque:
• Convertidor f/V: vf = KDF·(fE - fS) = KDF·(fe - fs).

• Filtro pasa-bajos y regulador: vc = F(vf ).
• VCO: como fs = KV ·vc,

t
entonces: fs(vc) = 2p·KV · vc·dt.
0
fe fe - fs vf vc fs
Conv. Filtro pasa-
f/V
bajos y VCO
- regulador
fs
Diagrama de bloques con variables linealizadas
ATE-UO DCEC sint 63

Modelado dinámico de un PLL (VI)
- Función de transferencia de cada bloque en transformada de Laplace:
(NOTA: para simplificar la notación, las variables obtenidas como transformadas de
Lapace conservan la misma notación que cuando eran dependientes del tiempo).
• Convertidor f/V: vf/(fe – fs) = KDF.

• Filtro pasa-bajos y regulador: vc/vf = F(s).
• VCO: fs/vc = 2p·KV/s.
- Por supuesto, se cumple: s = s·fs y e = s·fe.
KDF F(s) 2p·KV /s
-
fs
Modelo dinámico del PLL

ATE-UO DCEC sint 64
Funciones de transferencia en un PLL (I)
KDF F(s) 2p·KV/s
-
fs
• Transferencia fase relativa de entrada a fase relativa de salida:

2p·KV·KDF·F(s)/s 2p·KV·KDF·F(s)
Tfe-fs(s) = fs/fe = =
1 + 2p·KV·KDF·F(s)/s s + 2p·KV·KDF·F(s)
• Transferencia fase relativa de entrada a diferencia de fases:

s
Tfe-Df(s) = (fe – fs)/fe = 1- Tfe-fs(s) =
s + 2p·KV·KDF·F(s)
• Transferencia diferencia de fases a fase relativa de salida:
TDf-fs (s) = fs/(fe – fs) = 2p·KV·KDF·F(s)/s
ATE-UO DCEC sint 65
Funciones de transferencia en un PLL (II)
fe, e fe - fs vf vc fs, s

KDF F(s) 2p·KV/s
-
fs, s
• Transferencia frecuencia relativa de entrada a frecuencia

relativa de salida:
Te-s(s) = s/e = (s·fs)/(s·fe) = fs/fe = Tfe-fs(s)
• Transferencia fase relativa de entrada a frecuencia relativa de salida:

Tfe-s (s) = s/fe = (s·fs)/(fe) = s·Tfe-fs(s)
• Transferencia frecuencia relativa de entrada a fase relativa de salida:

Te-fs (s) = fs/e = fs/(s·fe) = Tfe-fs(s)/s
ATE-UO DCEC sint 66
Funciones de transferencia en un PLL (III)
fe f e- f s fs TDf-fs (s) = 2p·KV·KDF·F(s)/s

TDf- fs (s)
- TDf-fs (s)
Tfe-fs(s) =
1 + TDf-fs (s)
vc fe vc
fe fs KDF·F(s)
KDF F(s) 2p·KV/s fs -
fs -
2p·KV/s
KDF·F(s) KDF·s·F(s)
Tfe-vc(s) = vc/fe = =
1 + 2p·KV·KDF·F(s)/s s + 2p·KV·KDF·F(s)
ATE-UO DCEC sint 67

Conceptos de Orden y de Tipo de un PLL
fe f e- f s fs TDf-fs (s) = 2p·KV·KDF·F(s)/s

TDf- fs (s)
- TDf-fs (s)
Tfe-fs(s) =
1 + TDf-fs (s)
Orden: Número de polos de Tfe-fs(s).
Tipo: Número de polos en s = 0 de TDf-fs (s).
ATE-UO DCEC sint 68

Ejemplo de la determinación del Orden y de Tipo de un PLL
Ejemplo:
Red RC como filtro: F(s) = 1/(1+ R1·Cf·s).
2p·KV·KDF·F(s) 2p·KV·KDF
Tfe-fs(s) = =
s + 2p·KV·KDF·F(s) R1·Cf·s2 + s + 2p·KV·KDF
Orden 2 (2 polos)
2p·KV·KDF
TDf-fs(s) = 2p·KV·KDF·F(s)/s =
s·(1+ R1·Cf·s)
Tipo 1 (1 polo en s = 0)
Como siempre la función de transferencia del integrador
tiene un polo en cero, el Tipo mínimo posible es 1.
ATE-UO DCEC sint 69
Relación entre el Orden y de Tipo de un PLL
La función TDf-fs (s) se puede escribir como:
TDf-fs (s) = PN(s)/PD(s) = PN(s)/(sn·P’D(s))
siendo PN(s) y PD(s) los polinomios del numerador y del

denominador y P’D(s) la parte del polinomio del denominador
sin ceros en cero. Por tanto:
TDf- fs(s) PN(s)/(sn·P’D(s)) PN(s)

Tfe-fs(s) = = =
1 + TDf-fs(s) 1 +PN(s)/(sn·P’D(s)) sn·P’D(s) + PN(s)
Luego el Orden (número de polos de Tfe-fs(s)) ha de

ser mayor o igual que Tipo (número de polos en s = 0
de TDf- fs(s), es decir, n.
ATE-UO DCEC sint 70
Obtención de un PLL de Orden 1 desde uno de Orden 2
fe fe- fs vf vf vc fs
KDF G0 2p·KV/s
-
fs
• Con filtro RC es de Orden 2:

2p·KV·KDF·G0
Tfe-fs(s) =
R1·Cf·s2 + s + 2p·KV·KDF·G0
• Si 1/(R1·Cf) > 16·2p·KV·KDF·G0, entonces el factor de amortiguamiento es

mayor que 2 y se puede aproximar el sistema por uno de primer orden:
2p·KV·KDF·G0 1
Tfe-fs(s) = = Sistema de
s + 2p·KV·KDF·G0 t·s +1 primer orden
• El Tipo sigue siendo 1.

• El PLL de Orden 1 y Tipo 1 es el más simple posible.
ATE-UO DCEC sint 71
PLL de Orden 1 y de Tipo 1 (I)
fe fe- fs fs
2p·KV·KDF·G0/s 1
Tfe-fs(s) =
- t·s +1
fs
siendo: t = 1/(2p·KV·KDF·G0)
Cálculo de respuestas
Caso 1: Evolución de la frecuencia de salida S(t) ante escalón en
la frecuencia de entrada E(t).
E E(t) S(t) S
WS_0 e1 PLL WS_0 ?
t t
Escalón en la frecuencia de entrada: e(s) = e1/s

 s(s) = e1/(s·(t·s +1)).
ATE-UO DCEC sint 72
PLL de Orden 1 y de Tipo 1 (II)
• Partimos de s(s) = e1/(s·(t·s +1)).

• Calculamos la antitransformada de Laplace  s(t) = e1(1-e-t/t).
s(t) Magnitudes relativas
e(t)
t2 = 1ms
e1 t1 = 10ms
0 20 40 60
t [ms]
La frecuencia relativa (y absoluta también) de salida acaba
coincidiendo con la de entrada después de 3-5 veces t.
ATE-UO DCEC sint 73
PLL de Orden 1 y de Tipo 1 (III)
Caso 2: Evolución de la diferencia de fases Df = fe - fs ante escalón

en la frecuencia de entrada E(t).
E E (t) Df(t) fS(t) Df

WS_0 e1
PLL en bucle
?
t
- abierto
t
• Primero calculamos la transferencia entre la fase relativa de entrada

a diferencia de fases:
t·s
Tfe-Df(s) = (fe – fs)/fe = 1- Tfe-fs(s) =
t·s +1
• Por tanto: Df(s) = Tfe-Df(s)·fe(s).
• Como: e(s) = e1/s, entonces: fe(s) = e1/s2.
• Entonces: Df(s) = t·e1/(s·(t·s +1)).
ATE-UO DCEC sint 74

PLL de Orden 1 y de Tipo 1 (IV)
• Partimos de Df(s) = t·e1/(s·(t·s +1)).

• Calculamos la antitransformada  Df(t) = t·e1(1-e-t/t).
Df(t)
t1·e1 t1 = 10ms
t2·e1 t2 = 1ms
0 20 40 60
t [ms]
La diferencia final de fases crece con t y la rapidez en alcanzar

el régimen permanente crece al decrecer t.
ATE-UO DCEC sint 75
PLL de Orden 1 y de Tipo 1 (V)
- Un método general para calcular la diferencia de fases en régimen
permanente ante un escalón de frecuencia para cualquier PLL,
aplicado a un PLL de Orden 1 y de Tipo 1: Usando el Teorema del
Valor Final.
• Partimos de Df(s) = t·e1/(s·(t·s +1)),
siendo: t = 1/(2p·KV·KDF·G0) = 1/K (siendo K = 2p·KV·KDF·G0).
• Aplicando el Teorema del Valor Final a Df(s) obtenemos:

e1·t
lim Df(t) = lim s·Df(s) = = e1·t = e1/K.
t s0 t·s +1
Luego si queremos que lim Df(t) = 0, entonces K 0.

t
Es decir, hace falta un elemento con mucha ganancia en

continua en la función de transferencia de bucle abierto.
ATE-UO DCEC sint 76

PLL de Orden 1 y de Tipo 1 (VI)
Evolución temporal de las señales ante un escalón en la frecuencia
de entrada:
E
WS_0 e1
Escalón en la frecuencia t
e1 = 0,25 WS_0
vS
vE
Df Df()=t·e1
La frecuencia final de salida coincide con la nueva frecuencia
de entrada, pero se genera un desfase que depende de t.
ATE-UO DCEC sint 77
PLL de Orden 1 y de Tipo 1 (VII)
Caso 3: Evolución de la frecuencia relativa de salida S(t) ante

escalón en la fase relativa de entrada fE(t).
fE S
fE(t) S(t)
fe1 PLL WS_0 ?
t t
• Escalón en la fase de entrada: fe(s) = fe1/s.
• Calculamos la frecuencia relativa de salida en función de la

frecuencia relativa de entrada: s(s) = Tfe-fs(s)·e(s).
• Relacionamos fase relativa y frecuencia relativa en la entrada:
e(s) = s·fe(s).
• Por tanto: s(s) = Tfe-fs(s)·s·fe1/s = fe1/(t·s +1).
ATE-UO DCEC sint 78

PLL de Orden 1 y de Tipo 1 (VIII)
• Partimos de s(s) = fe1/(t·s +1)).
• Calculamos la antitransformada de Laplace  s(t) = (fe1/t)·e-t/t.
s(t) t2 = 1ms
Magnitudes relativas
fe1/t2
fe1/t1 t1 = 10ms
0 5 7,5 10
t [ms]
La frecuencia relativa (y absoluta también) de salida acaba
coincidiendo con la de entrada después de 3-5 veces t.
La discrepancia inicial es mayor cuanto menor es t.
ATE-UO DCEC sint 79
PLL de Orden 1 y de Tipo 1 (IX)
Caso 4: Evolución de la diferencia de fases Df = fe - fs ante escalón

en la fase relativa de entrada fE(t).
fE (t) Df(t) fS(t) Df

fE PLL en bucle ?
fe1 - abierto
t
t
• Escalón en la fase de entrada: fe(s) = fe1/s.
• La función de transferencia entre la fase relativa de entrada y la

diferencia de fases es:
t·s
Tfe-Df(s) =
t·s +1
• Por tanto: Df(s) = Tfe-Df(s)·fe(s) = (fe1/s)·t·s·/(t·s +1).
• Es decir: Df(s) = t·fe1/(t·s +1).

ATE-UO DCEC sint 80
PLL de Orden 1 y de Tipo 1 (X)
• Partimos de Df(s) = t·fe1/(t·s +1).
• Calculamos la antitransformada de Laplace  Df(t) = fe1·e-t/t.
Df(t)
fe1
t1 = 10ms
t2 = 1ms
0 20 40 60
t [ms]
La diferencia final de fases decrece y se anula después de 3-5 veces t.
ATE-UO DCEC sint 81

PLL de Orden 1 y de Tipo 1 (XI)
Evolución temporal de las señales ante un escalón
en la fase de entrada:
fE
Escalón en la fe1
fase fe1 = p/2 t
vosc
ve
Df
La frecuencia y la fase de la señal de salida coinciden finalmente
con las de la señal de entrada.
ATE-UO DCEC sint 82
• Supongamos el siguiente conjunto filtro-regulador:
𝟏
𝒇𝑷𝟏 ≈
𝟐𝝅𝑪𝟏 (𝑹𝟏 +𝑹𝟐 )
𝟏
𝒇𝒛 =
𝟏
𝒇𝒑𝟐 ≈
𝑹 𝑹
𝟐𝝅𝑪𝒇 𝟏 𝟐
𝑹𝟏 +𝑹𝟐
• fp2 tiene como misión filtrar, mientras que fp1 y fz tienen como
misión actuar como reguladores (determinar la dinámica del PLL).
Supongamos que fp2 >> fz.
G(f) [dB]
20
-20
Sin fp2
-40
-60
fp1 fz
-80 f [Hz]
1 10 102 103 104 105 106 107
ATE-UO DCEC sint 83

fe f e- f s vf vf vc fs
KDF G0 2p·KV/s
-
fs
• Función de transferencia del filtro-regulador :
F(s) = (1+ R2·C1·s)/[1+ (R1 + R2)·C1·s]
• Función de transferencia del PLL en bucle

abierto:
2p·KV·KDF·G0·(1+R2·C1·s)
TDf- fs (s) = 2p·KV·KDF·G0·F(s)/s =
s·[1+(R1+R2)·C1·s]
Tipo 1 (1 polo en s = 0)
ATE-UO DCEC sint 84
2p·KV·KDF·G0·(1+R2·C1·s) TDf-fs (s)

TDf- fs (s) = Tfe-fs(s) =
s·[1+(R1+R2)·C1·s] 1 + TDf-fs (s)
Tfe-fs(s) =
s·[1+(R1+R2)·C1·s] + 2p·KV·KDF·G0·(1+R2·C1·s)
Tfe-fs(s) =
(R1+R2)·C1·s2 + (1+ 2p·KV·KDF·G0·R2·C1)·s + 2p·KV·KDF·G0
1+R2·C1·s
Tfe-fs(s) =
(R1+R2)·C1 1+ 2p·KV·KDF·G0·R2·C1
·s2 + ·s +1
2p·KV·KDF·G0 2p·KV·KDF·G0
Orden 2 (2 polos)
ATE-UO DCEC sint 85
• Reagrupando términos:
1 + s/Z
Tfe-fs(s) =
s2/(p1·K) + s·(1+K/Z)/K + 1
siendo:
Z = 1/(R2·C1), p1 = 1/[(R1+R2)·C)] y K = 2p·KV·KDF·G0.
• Estudiamos, como ejemplo, la respuesta ante un escalón en la

frecuencia de entrada: e(s) = e1/s 
(1 + s/Z)·e1
s(s) = Tfe-fs(s)·e(s) =
s·(s2/(p1·K) + s·(1+K/Z)/K + 1)
ATE-UO DCEC sint 86
• Ejemplo:
K = 105-107 Hz/rad p1 = 106p rad/s Z = 5·106p rad/s.
s(t) Z = 5·106p rad/s

K = 107 Z = 
K = 106
Z   e1
K = 105
0 2 4 6
Z =  t [ms]
Con Z   se puede optimizar la respuesta dinámica.

ATE-UO DCEC sint 87
PLL de Orden 2 y de Tipo 1 (VI)
- Estudiamos, como ejemplo, la diferencia de fases final ante un
escalón en la frecuencia de entrada. La transferencia entre fase de
entrada y diferencia de fases vale:
s2/(p1·K) + s/K
Tfe-Df(s) = 1- Tfe-fs(s) =
s2/(p1·K) + s·(1+K/Z)/K + 1
• Como e(s) = e1/s, entonces: fe(s) = e(s)/s = e1/s2.
• La diferencia de fases valdrá: Df(s) = Tfe-Df (s)·fe(s).

• Aplicando el Teorema del Valor Final a Df(s) obtenemos:
e1·[s/(p1·K) + 1/K]
lim Df(t) = lim s·Df(s) = = e1/K
t s0 s2/(p1·K) + s·(1+K/Z)/K + 1
Luego si queremos que lim Df(t) = 0, entonces K .

t
Es decir, hace falta un elemento con mucha ganancia en

continua en la función de transferencia de bucle abierto.
ATE-UO DCEC sint 88
• Supongamos el siguiente conjunto filtro-regulador:
𝑹𝟐
𝑮𝒎𝒇 ≈ 𝒇𝒑𝟏 = 𝟎
𝑹𝟏
𝟏
𝒇𝒛 =
𝟏
𝒇𝒑𝟐 ≈
𝟐𝝅𝑪𝒇 𝑹𝟐
• fp2 tiene como misión filtrar, mientras que fp1 y fz tienen como
misión actuar como reguladores (determinar la dinámica del PLL).
Supongamos que fp2 >> fz. G(f) [dB]
40
20
0
Gmf Sin fp2
-20
-40
-60
-80
fz
f [Hz]
ATE-UO DCEC sint 89 1 10 102 103 104 105 106 107
Función de transferencia F(s) del

filtro usado:
F(s) = - (1+ R2·C1·s)/(R1·C1·s) 

F(s) = - (1+ s/Z)/(R1·C1·s),
siendo: Z = 1/(R2·C1).
-2p·KV·KDF·(1 + R2·C1·s)
TDf- fs(s) = 2p·KV·KDF·F(s)/s =
s2·R1·C1
Tipo 2 (2 polos en s = 0)
ATE-UO DCEC sint 90

-2p·KV·KDF·(1 + R2·C1·s) TDf-fs (s)

TDf- fs(s) = Tfe-fs(s) =
s2·R1·C1 1 + TDf-fs (s)
-2p·KV·KDF·(1 + R2·C1·s)
Tfe-fs(s) =
s2·R1·C1 - 2p·KV·KDF·(1 + R1·C1·s)
-2p·KV·KDF·(1 + R2·C1·s)
Tfe-fs(s) =
R1·C·s2 - 2p·KV·KDF·R2·C1·s - 2p·KV·KDF
1 + R2·C1·s
Tfe-fs(s) =
R1·C1
·s2 + R2·C1·s + 1
-2p·KV·KDF
ATE-UO DCEC sint 91

Orden 2 (2 polos)
PLL de Orden 2 y de Tipo 2
1 + R2·C1·s
Tfe-fs(s) =
R1·C
·s2 + R2·C1·s + 1
-2p·KV·KDF
Diapositiva ATE-UO DCEC sint 91
PLL de Orden 2 y de Tipo 1
1 + s/Z
Tfe-fs(s) =
s2/(p1·K) + s·(1+K/Z)/K + 1
Diapositiva ATE-UO DCEC sint 86
El resultado es semejante al obtenido en el PLL de Orden 2 y Tipo 1.

Luego se puede optimizar de igual forma la respuesta dinámica. La
ventaja es que al ser de Tipo 2 se anula la diferencia de fases en
régimen permanente ante un escalón de frecuencia.
ATE-UO DCEC sint 92
• OJO: Para que el lazo sea estable KV·KDF < 0 lo que significa que o
bien KV < 0 o KDF< 0. En caso contrario, el PLL sería inestable, a
menos que el detector de fases cambie el signo de KDF en función
de la diferencia de fases.
Otra forma de realizar un PLL de Orden 2 y Tipo 2:
• En este caso, el filtro-regulador tiene

ganancia positiva en continua.
1 + (R1+R2)·C1·s
Tfe-fs(s) =
R1·C1
·s2 + (R1+ R2)·C1·s + 1
2p·KV·KDF
ATE-UO DCEC sint 93
Parámetros característicos de los PLLs (I)
• Margen de mantenimiento estático (hold-in range): Es la
diferencia de frecuencias de entrada entre las que el lazo permanece
enganchado en las siguientes condiciones: partimos del lazo enganchado
y cambiamos la frecuencia de entrada muy lentamente.
• Margen de mantenimiento dinámico (pull-out range): Es la
diferencia de frecuencias de entrada entre las que el lazo permanece
enganchado en las siguientes condiciones: partimos del lazo enganchado
y cambiamos la frecuencia de entrada bruscamente (es, por tanto, el valor
del escalón de frecuencia de entrada que acabamos de dar).
• Margen de enganche lineal (lock-in range): Es la diferencia de
frecuencias de entrada entre las que el lazo se engancha trabajando el
detector de fases de forma lineal.
• Margen de enganche no lineal (pull-in range): Es la diferencia
de frecuencias de entrada entre las que el lazo se engancha aunque el
detector de fases llegue a trabajar de forma no lineal.
ATE-UO DCEC sint 94
Parámetros característicos de los PLLs (II)
FS_0
Margen de enganche
lineal (lock-in)
Margen de mantenimiento
dinámico (pull-out)
Margen de enganche no lineal (pull-in)
Margen de mantenimiento estático (hold-in)
• Error de fase: Es la diferencia de fases de entrada y salida. Depende

del tipo de detector de fases y del filtro-regulador usados y, a veces en la
realidad, de la frecuencia de oscilación.
ATE-UO DCEC sint 95
Ejemplo de PLL en un circuito integrado: el LM 565 (I)
Esquema de bloques
ATE-UO DCEC sint 96

Ejemplo de PLL en un circuito integrado: el LM 565 (II)
Esquema interno
Detector de fases Amp. Op. VCO ATE-UO DCEC sint 97

Idea básica de un sintetizador de frecuencia con PLL
Trasparencia ATE-UO DCEC sint 15
fS
Programación del contador
Cuando el PLL está enganchado, fXtal = fS/N  fS = fXtal·N.

Luego podemos cambiar la frecuencia fS cambiando N.
ATE-UO DCEC sint 98
Sintetizador de frecuencia con PLL de divisor programable
fS=NP·fXtal
KDF
fXtal VCO
 NP
• La frecuencia de salida cambia a escalones DfS = fXtal.
• Problema: los contadores programables tienen frecuencias

máximas de uso no muy altas  Solución: combinar contadores
fijos y programables.
ATE-UO DCEC sint 99
Sintetizador de frecuencia con PLL de
divisor fijo y divisor programable
fS=NF·NP·fXtal
KDF
fXtal
 NP  NF
• La frecuencia de salida es fS = NF·NP·fXtal.
• La frecuencia de salida cambia a escalones DfS = NF·fXtal.

• Problema: fXtal acaba siendo demasiado pequeña  filtro de
relativamente baja frecuencia  cambios de frecuencia lentos 
Solución: sintetizador con divisor de doble módulo. ATE-UO DCEC sint 100
Sintetizadores de frecuencia con PLL y con divisor de
doble módulo (I)
fXtal
fS=N·fXtal
KDF
NP
 NP (P+1)/P
(P+1)/P Reset En este caso:
fS=N·fXtal, siendo:
A N = NP·P + A.
Reset
NP_max  NP  NP_min
A
y Amax  A  1.
ATE-UO DCEC sint 101

doble módulo (II)
• Necesariamente tiene que

ser NP_min  Amax.
• El bloque “(P+1)/P” divide inicialmente

por P+1 y sólo cambia a dividir por P
cuando el bloque “A” ha contado A
pulsos a la salida del bloque “(P+1)/P”,
es decir, (P+1)·A pulsos del VCO.
• A partir de ese momento, aún quedan (NP-A) pulsos a la salida del

bloque “(P+1)/P” para que se complete un ciclo de conteo, es decir,
P·(NP-A) pulsos del VCO. Por tanto, el número total de pulsos N para
completar un ciclo de conteo a la salida del bloque “N” es:
N = (P+1)·A + P·(NP-A) = NP·P + A.
doble módulo (III)
• Supongamos que queremos

que varíe la generación de
frecuencias a escalones siempre
constantes. Entonces tiene que
cumplirse:
NP·P + (Amax +1) = (NP + 1)·P + 1
Aumentar en 1 el valor Amax = Poner el mínimo en A (=1)

y aumentar NP en 1
• Por tanto: Amax = P. Si Amax > P, la misma frecuencia se puede

generar con dos combinaciones distintas de A y de NP. Si Amax < P,
quedan frecuencias sin generar. Por tanto, siempre Amax  P.

doble módulo (IV)
• Como:
NP_max  NP  NP_min,
Amax  A  1,
NP_min  Amax  P y
N = NP·P + A, entonces:
Nmin_posible = P2 + 1.
• Los escalones de frecuencia de salida son:

DfS = (NP·P + A+1)·fXtal - (NP·P + A)·fXtal = fXtal.
• Valores normalizados de P son: 5, 8, 15, 20, 32, 40 y 80.

PLL sintetizador para transmisor de CB (Citizens Band) de
26,965 MHz a 27,405 MHz en saltos de 10 kHz (I)
1º- Con divisor programable:
• Como necesitamos DfS= 10 kHz, supongamos que elegimos fXtal

= 10 kHz.
• Y como fS = NP·fXtal, entonces sería NP_min = 2696,5 y NP_max =
2740,5.
• Pero esto no es válido porque los divisores deben ser números
enteros. Tenemos que multiplicar estos valores por 2 (NP_min =
5393 y NP_max = 5481) y dividir fXtal por 2 (fXtal = 5 kHz).

26,965 MHz a 27,405 MHz en saltos de 10 kHz (II)
fXtal = 5 kHz 26,965 MHz-

27,405 MHz
5393  NP  5481
• Se generan frecuencias a saltos de 5 kHz (no es un problema).
• El divisor programable es una frecuencia bastante alta (aunque
posible).
26,965 MHz a 27,405 MHz en saltos de 10 kHz (III)
2º- Con divisores fijo

y programable:
• Supongamos que queremos que la frecuencia en la entrada del

divisor programable sea menor que 5 MHz. Entonces elegimos NF =
8, de tal forma que la frecuencia máxima a la entrada del divisor
programable sea 27,405/8 = 3,425625 MHz < 5 MHz.
• Como realmente necesitamos DfS = 5 kHz, entonces fXtal = DfS/NF
= 625 Hz.
• Los valores de NP serán NP= fS/(NF·fXtal), es decir: NP_min = 5393
y NP_max = 5481 (lo mismo que en el caso anterior).
26,965 MHz a 27,405 MHz en saltos de 10 kHz (IV)
fXtal = 625 Hz 26,965 MHz-

27,405 MHz
5393  NP  5481
• El divisor programable es de frecuencia más baja (más asequible).
• La frecuencia del oscilador es bastante baja, por lo que también lo es
la de corte del filtro y, por lo tanto, el lazo y el sintetizador son lentos.
26,965 MHz a 27,405 MHz en saltos de 10 kHz (V)
3º- Con divisor de doble módulo:

• Mantenemos en 5 MHz la máxima
frecuencia en la entrada del divisor
programable. Elegimos P = 8. Como
necesitamos DfS = 5 kHz, entonces
fXtal = 5 kHz. Elegimos Amax = P =
8. Los valores máximo y mínimo de N
son los mismos que los calculados
antes para NP:
Nmin = 5393 y Nmax = 5481
• Por tanto: Nmin = 5393 = NP_min·8 + AN_min  Hay que
solucionar esta ecuación con valores enteros de NP_min y AN_min.
26,965 MHz a 27,405 MHz en saltos de 10 kHz (VI)
• Solucionamos 5393 = NP_min·8 + AN_min para los valores posibles

(enteros) de AN_min:
AN-min 1 2 3 4 5 6 7 8
NP_min 674 673,875 673,75 673,625 673,5 673,375 673,25 673,125
Luego: AN_min = 1 y NP_min = 674.
Igualmente solucionamos: Nmax = 5481 = NP_max·8 + AN_max
AN_max 1 2 3 4 5 6 7 8
NP_max 685 684,875 684,75 684,625 684,5 684,375 684,25 684,125
Resumen:
Luego: AN_max = 1 y NP_max = 685.
26,965 MHz  NP = 674 y A = 1
ATE-UO DCEC sint 110 27,405 MHz  NP = 685 y A = 1

26,965 MHz a 27,405 MHz en saltos de 10 kHz (VII)
26,965 MHz  NP=674 y A=1.

fXtal = 5 kHz 27,405 MHz  NP=685 y A=1.
674NP685
1A8

Sintetizadores de frecuencia con PLLs y con mezclador (I)
Permiten sintetizar frecuencias mayores que las de
funcionamiento de los divisores de frecuencia:
fS
KDF
fXtal1 pasa-bajos VCO
 NP
pasa-bajos
fXtal2
Se cumple:
(fS - fXtal2)/NP = fXtal1  fS = fXtal1·NP + fXtal2.

Sintetizadores de frecuencia con PLLs y con mezclador (II)
fS1
KDF1
fXtal1 pasa-bajos VCO1
NP1
pasa-bajos fS2
KDF2
fXtal2 pasa-bajos VCO2
NP2
Sintetizadores de frecuencia con PLLs y con mezclador (III)
Se cumple:
(fS1 – fS2)/NP1 = fXtal1
y fS2/NP2 = fXtal2.
Por tanto:
fS1 = fXtal1·NP1 + fXtal2·NP2.
Otros sistemas de generación precisa de señales de alta
frecuencia sin PLLs (antiguos sistemas analógicos) (I)
Oscilador heterodino:
fXtal fS = fXtal + fVFO
fVFO
VFO
• Oscilador a cristal: de frecuencia relativamente alta y precisa,

pero constante.
• Oscilador de frecuencia variable (VFO): frecuencia menos
precisa, pero variable.

Otros sistemas de generación precisa de señales de alta
frecuencia sin PLLs (antiguos sistemas analógicos) (II)
Multiplicadores de frecuencia y oscilador heterodino:
• Los multiplicadores de frecuencia se usaban para generar

frecuencias mayores que las posibles con cristales de cuarzo reales.
• Ejemplo con un duplicador:
fXtal
fs
Multiplicador de
frecuencia por 2 fs = 2·fXtal + fVFO
fVFO
VFO
• Por generación de armónicos al trabajar un semiconductor de
forma no lineal se pueden construir triplicadores, quintuplicadores,
etc.
Bases teóricas de los Sintetizadores Digitales Directos
(Direct Digital Synthesizers, DDSs) (I)
Reloj Contador “Lookup table”

de la de la función Registro
dirección seno nCDA bits
nD bits
nCDA bits
Reloj
t
Convertidor
Valores de la dirección
D/A
de lectura en la tabla
Salida del
convertidor D/A
vS = VSsen(St)
t
pasa-bajos
Bases teóricas de los Sintetizadores Digitales Directos
(Direct Digital Synthesizers, DDSs) (II)
• Problema: para modificar la frecuencia

de la senoide generada hay que cambiar
la frecuencia del reloj, lo que no resulta
práctico.
Reloj Reloj
t t
Salida del Salida del

convertidor D/A convertidor D/A
A f1 A f2 < f1
t t
vS vS
t t
Concepto de acumulador de fases para un DDS (I)
M = palabra de
frecuencia n bits
Dato M
en n bits Registro de Registro del
incremento
de fase M n bits
+ n bits
acumulador
de fases n bits
Reloj
• Normalmente n está comprendido entre 24 y 32.

• Por simplicidad, vamos a mostrar cómo funciona el acumulador
de fases con n = 4.
• Se pueden cargar 2n-1 = 23 = 8 valores distintos de M.
• Supongamos inicialmente que M es 1 (es decir, 00012).

Concepto de acumulador de
Ciclo M Reg. del Reg. del fases para un DDS (II)
acum. de acum. de
fases en t fases en t+Dt
1º 0001 0000 0001
2º 0001 0001 0010
3º 0001 0010 0011
4º 0001 0011 0100
5º 0001 0100 0101
• M = 1 (00012).
6º 0001 0101 0110 • Supongamos que el registro
7º 0001 0110 0111 del acumulador de fases está
8º 0001 0111 1000 cargado inicialmente con 0
9º 0001 1000 1001 (00002).
10º 0001 1001 1010
• Vemos que se produce
11º 0001 1010 1011
“desbordamiento” después
12º 0001 1011 1100
de 24 = 16 ciclos, por lo que el
13º 0001 1100 1101
registro del acumulador de
14º 0001 1101 1110
fases se pone a 00002.
15º 0001 1110 1111
16º 0001 1111 0000 • El periodo de repetición es
17º 0001 0000 0001 16 ciclos de reloj.
Ciclo M Reg. del Reg. del
acum. de acum. de fases para un DDS (III)
1º 0010 0000 0010
2º 0010 0010 0100
3º 0010 0100 0110
4º 0010 0110 1000
5º 0010 1000 1010
6º 0010 1010 1100
• Supongamos ahora que M = 2
7º 0010 1100 1110
(00102).
8º 0010 1110 0000 • Como antes, partimos de que
9º 0010 0000 0010 el registro del acumulador de
10º 0010 0010 0100 fases está cargado inicialmente
11º 0010 0100 0110 con 0 (00002).
12º 0010 0110 1000
• Ahora el “desbordamiento” se
13º 0010 1000 1010
produce cada 16/2 = 8 ciclos.
14º 0010 1010 1100
15º 0010 1100 1110 • El periodo de repetición es 8
16º 0010 1110 0000 ciclos de reloj.
17º 0010 0000 0010
acum. de acum. de fases para un DDS (IV)
1º 0100 0000 0100
2º 0100 0100 1000
3º 0100 1000 1100
4º 0100 1100 0000
5º 0100 0000 0100
• Supongamos ahora que M = 4
6º 0100 0100 1000
(01002).
7º 0100 1000 1100
8º 0100 1100 0000 • Registro del acumulador de
9º 0100 0000 0100 fases inicialmente a 0 (00002).
10º 0100 0100 1000
• Ahora el desbordamiento se
11º 0100 1000 1100
produce cada 16/4 = 4 ciclos.
12º 0100 1100 0000
13º 0100 0000 0100 • El periodo de repetición es 4
14º 0100 0100 1000 ciclos de reloj.
15º 0100 1000 1100
16º 0100 1100 0000
17º 0100 0000 0100
acum. de acum. de fases para un DDS (V)
1º 1000 0000 1000
2º 1000 1000 0000
3º 1000 0000 1000
4º 1000 1000 0000
5º 1000 0000 1000 • Supongamos ahora un valor
6º 1000 1000 0000 muy alto de M, por ejemplo que
7º 1000 0000 1000 M = 8 (10002).
8º 1000 1000 0000
• Registro del acumulador de
9º 1000 0000 1000
fases inicialmente a 0 (00002).
10º 1000 1000 0000
11º 1000 0000 1000 • Ahora el desbordamiento se
12º 1000 1000 0000 produce cada 16/8 = 2 ciclos.
13º 1000 0000 1000
• El periodo de repetición es 2
14º 1000 1000 0000
ciclos de reloj.
15º 1000 0000 1000
16º 1000 1000 0000 • ¿Qué pasa si 2n no es divisible
17º 1000 0000 1000 por M?
Ciclo M Reg. del Reg. del Concepto de acumulador de
acum. de acum. de fases para un DDS (V)
1º 0011 0000 0011
2º 0011 0011 0110
3º 0011 0110 1001
4º 0011 1001 1100
5º 0011 1100 1111 • Supongamos ahora que M = 3
6º 0011 1111 0010 (00112).
7º 0011 0010 0101
• Registro del acumulador de
8º 0011 0101 1000
fases inicialmente a 0 (00002).
9º 0011 1000 1011
10º 0011 1011 1110 • Ahora hay 3 desbordamientos,
11º 0011 1110 0001 pero sólo 1 (el último) en 00002.
12º 0011 0001 0100 Los otros 2 se producen en
13º 0011 0100 0111 valores cercanos a 00002.
14º 0011 0111 1010
• Hay 1 ciclo de 6 ciclos de reloj y
15º 0011 1010 1101
2 ciclos de 5 ciclos de reloj.
16º 0011 1101 0000
17º 0011 0000 0011
Concepto de acumulador de fases para un DDS (VI)
• Nos fijamos ahora en los nD bits más significativos (en el ejemplo, 2)
(n-nD) (n-nD)
M2 M>2
nD nD
Número de valores distintos = 2 Número de valores distintos < 2
Concepto de acumulador de fases para un DDS (VII)
Caso M 2 (n-nD)
M = 1 < 22 Ejemplo: nD = 2, n-nD = 2 M = 4 = 22
Valores del número formado por los nD bits más significativos
Con M = 4 = 22
Con M = 1 < 22
t
t
• Esta información se puede usar para acceder a una “Lookup

table” con 𝟐𝒏𝑫 valores de la función seno.
Concepto de acumulador de fases para un DDS (VIII)
(n-nD)
Caso M >2
Ejemplo: nD = 2, n-nD = 2
M = 8 > 22 t
(n-nD)
Caso M 2
Con M = 4 = 22
Con M = 2 < 22
Con M = 1 < 22
• Se accede a un número de t
valores de la “Lookup table”
menor que 𝟐𝒏𝑫 .
Concepto de acumulador de fases para un DDS (IX)
¿Qué pasa si 2n no es divisible por M?
(n-nD)
Ejemplo: nD = 2, n-nD = 2 Ejemplo con M 2
M = 4 = 22
(divisibles)
M = 3 < 22
M = 2 < 22
(divisibles)
• Los valores de “aparentes

ciclos consecutivos” no son
iguales. ATE-UO DCEC sint 128
Estructura real de un DDS (I)
M = palabra de
frecuencia n bits
Dato M
en n bits Registro de Registro del
incremento
de fase M n bits
+ n bits
acumulador
de fases n-nD bits
Reloj truncados
nD bits
“Lookup table”
de la función
seno
nCDA bits
Registro +
convert.
D/A
vS = VSsen(St)
pasa-bajos
Estructura real de un DDS (II)
• En la tabla sólo hace falta almacenar la
M = M1 cuarta parte de la información del seno
Valores de la
señal de nD bits M = 2M1
Valores de la señal de nD bits
Salida del
convertidor D/A
t
Se consigue leyendo
la tabla “al revés”
Salida del
convertidor D/A
t
Se consigue leyendo
la tabla y cambiando Se consigue leyendo
el signo la tabla “al revés” y
cambiando el signo
Estructura real de un DDS (III)
• Valores reales de los números de bits usados:
n = 24-32 bits
nD = 13-15 bits
nCDA = 12 bits

Ecuaciones de un DDS (I)
• Ecuación de sintonía de un DDS:
M senoides
Valores de la
dirección de
lectura en la
tabla
Salida del
conv. D/A Reloj
t
TS
Reloj Tclock
t
2n ciclos de reloj
2n·Tclock = M·Ts  fs = M·fclock/2n

Ecuaciones de un DDS (II)
• Valor de los escalones de frecuencia:
Dfs = (M+1)·fclock/2n - M·fclock/2n = fclock/2n
• Ejemplo:
Con n = 32 y fclock = 125 MHz, Dfs = 0,029 Hz (¡es pequeñísimo !)
Un DDS permite una sintonía casi continua
• Hemos visto en ATE-UO DCEC sint 121 que si 2n no es divisible por n, el

contenido del registro del acumulador de fases al producirse el
“desbordamiento” no coincide exactamente con el inicial, por lo
que el siguiente ciclo es distinto. Esto tiene un efecto muy limitado
con los valores normales de n y nD (por ejemplo, 32 y 14 bits).
• Sin embargo, si desea conocer la frecuencia exacta de repetición
la fórmula (no demostrada) es:
fs_rep = mcd(M, 2n)·fclock/2n

mcd: máximo común divisor
Ejemplo de circuito integrado para DDS
Reloj del DDS
Introducción del valor de M,

la fase y el control, en serie o
Reloj del sistema de en paralelo
entrada del valor de M,
la fase y el control

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Diseño de Circuitos Electrónicos para

ATE-UO DCEC sint 00

ATE-UO DCEC sint 01

Parte activa: Tubo termoiónico, BJT, JFET, MOSFET, CI, etc

Parte pasiva: Componentes reactivos discretos,

ATE-UO DCEC sint 02

- Para que empiece la oscilación:

• A osc se debe cumplir |A(josc)·(josc)| > 1

ATE-UO DCEC sint 03

X2= -1/C2 (j)

X2=L2 X1= -1/C1

ATE-UO DCEC sint 05

Etapa en “colector común” para minimizar

ATE-UO DCEC sint 10

- Idea fundamental: conseguir que la frecuencia de oscilación de

ATE-UO DCEC sint 11

ATE-UO DCEC sint 12

ATE-UO DCEC sint 13

ATE-UO DCEC sint 14

- Cuando el PLL está enganchado, fXtal = fS/N  fS = fXtal·N.

ATE-UO DCEC sint 16

En general, hay que estudiar:

Ejemplo real (obtenidos del ARRL Handbook 2001):

Disposición de los diodos varicap para

ATE-UO DCEC sint 18

ATE-UO DCEC sint 19

ATE-UO DCEC sint 20

ATE-UO DCEC sint 21

Genera rampas simétricas

ATE-UO DCEC sint 23

fp1 fz fp2 f [Hz]

¡Ojo, ganancia negativa (inversión de fase)!

Detectores analógicos  Detector basado en un mezclador.

• Detector basado en “puerta o

Detector de fases basado en mezclador (I)

vDF = Km·VEsen(fE)·VSsen(fS) = KDF·[cos(fE - fS) - cos(fE + fS)],

Como: fE = WS_0·t + fe y fS = WS_0·t + fs,

• El filtro es del doble de la frecuencia de la señal generada.

• La diferencia de fases máxima posible es de 180º. En este caso:

ATE-UO DCEC sint 30

ATE-UO DCEC sint 31

vS’ vS’ vS’

vDF vDF vDF

vDF_max vDF-f’ 0,5·vDF_max

El valor de la constante KDF es KDF = vDF _max/p.

ATE-UO DCEC sint 35

• El filtro es del doble de la frecuencia de la señal generada.

Un “1” en B sólo en el Un “1” en B sólo en el

ATE-UO DCEC sint 39

vE' vE' vE'

vDF vDF vDF-f vDF

ATE-UO DCEC sint 40

Modificamos el nivel de tensión y

- Ahora es fsa= fs + p. Por tanto, el desarrollo teórico seguido es válido

- El valor de la constante KDF es KDF = vDF_max/(2p).

t 0º 180º 360º fe– fs

vDF’ -180º 180º

ATE-UO DCEC sint 42

• El valor de la constante KDF es KDF = vDF_max/(2p), es decir, no

• El circuito digital es relativamente complejo, por lo que no puede

ATE-UO DCEC sint 43

Idea general: Conseguir tener el equivalente a dos detectores basados

0º 180º 360º fe– fs

-360º -180º fe– fs