Henry Alfonso Romero Mestre

Universidad Distrital Francisco José de Cáldas

Facultad Tecnológica – Tecnología en Electrónica
Circuitos Digitales I – 4to Semestre
 Circuitos Secuenciales
 Un circuito secuencial consta de un circuito combinacional al que se le
conectan elementos de memoria o biestables(almacenan el valor de salida Q y
su negación Q’), los cuales establecen un camino de realimentación.
 Los biestables almacenan información binaria. Lo almacenado en un tiempo
dado, define el estado del circuito secuencial para ese tiempo.
 El circuito combinacional recibe entradas externas e internas las cuales,
determinan el valor binario de las salidas.

Entradas Salidas
Externas Circuito
Combinacional

• Entradas • Salidas
Internas Realimentadas
• Estado Actual • Estado Siguiente
• Estado presente
Elementos de
Memoria o
Biestables
Circuito Secuencial Análogo
 Circuito Secuencial Asincrónico
 En un circuito secuencial asincrónico el estado de las salidas
Q(t+1)(Estado siguiente de Q), depende de las entradas externas I,
en cualquier instante, y de las entradas internas Q(estado actual
de Q).
 Un circuito secuencial asincrónico no tiene reloj.
 La señal de salida se realimenta directamente a la entrada.
 Q(t) es diferente de Q(t+1) debido a los retardos de los
componentes dentro del circuito combinacional o de
retardadores(buffers) colocados en la línea de realimentación.
 Las compuertas o buffers hacen el papel de la memoria.
I(t) Q(t+1)
Circuito
Combinacional
Q(t)
 Circuito Secuencial Sincrónico
 En un circuito secuencial sincrónico el estado de las salidas
depende de las entradas externas y de las internas(salidas de los
elementos de memoria sincronizadas por la señal de reloj en
instantes discretos de tiempo).
 A través del reloj se decide cuando cambia la salida Q(t+1),
cambiando el estado de lo almacenado en todos los elementos de
memoria, esto se hace de forma sincronizada.

Circuito
Combinacional

Reloj
Elementos de Clock C
Memoria o
Biestables
 Elementos Almacenadores:
LATCH o Cerrojo
 Un elemento almacenador o biestable, es un circuito que puede mantener
un estado binario y su negación en la salida de forma indefinida(hasta que
se presente la alimentación). El valor binario almacenado en la salida puede
modificarse o no cambiando el estado de las entradas, si no cambian las
entradas no cambia el dato almacenado.
 La mayoría de los elementos de memoria tienen una entrada de control que
les permite decidir cuando se cambia la salida si cambian las otras entradas.
 Existen dos elementos almacenadores que son:
 LATCHs: cambian con los niveles(alto o bajo) de la señal de control.
 FLIP-FLOPs(FF): Cambian o se disparan con los flancos, de subida o
bajada, de la señal de control.
 Los LATCHs y Flip-Flops de subdividen en tipo
 RS(Reset: salida en 0 y Set:salida en 1)
 D (Data: Registro)
 T(Toggle: Conmutador)
 JK(JS y KR): es un FF RS mejorado.
 LATCH R-S: Con Lógicas NAND y NOR
 Para analizar el
comportamiento
del latch se inicia
aplicando el o los
unos presentes en
las entradas de
la(s) NOR(s). Una
NOR con una
entrada en uno(1)
genera una salida
en cero(0).
 Si en las entradas
externas R y S no
hay ceros, el
análisis se inicia
con el uno
presente en la
entrada interna 𝑄
ത
o en 𝑄.
 LATCH R-S: Con Lógica NOR
 Tabla con estado actual de Q o Q(t)(entrada interna) y siguiente Q(t+1)(salida).

Q(t) R S Q(t+1) Comentario Q(t+1)

0 0 0 0 Sin cambio
QR
0 0 1 1 Establecer(poner a 1) 00 01 11 10
0 1 0 0 Restablecer(poner a 0)
S
0 1 1 X Indeterminado 0 1
1 0 0 1 Sin cambio
1 0 1 1 Establecer(poner a 1) 1 1 X X 1
1 1 0 0 Restablecer(poner a 0)
1 1 1 X Indeterminado

ത + 𝑄𝑅ത = 𝑅(𝑄
𝑄 𝑡 + 1 = 𝑅𝑆 ത + 𝑆)

ത + 𝑆)
= 𝑅(𝑄
= 𝑅 + (𝑄 + 𝑆)
 LATCH R-S: Con Lógica NOR
 Tabla con estado actual de Q o Q(t)(entrada interna) y siguiente Q(t+1)(salida).

Q(t) R S Q(t+1) Comentario Q(t+1)

0 0 0 0 Sin cambio
QR
0 0 1 1 Establecer(poner a 1) 00 01 11 10
0 1 0 0 Restablecer(poner a 0) S
0 1 1 X Indeterminado
0 1
1 0 0 1 Sin cambio
1 0 1 1 Establecer(poner a 1) 1 1 X X 1
1 1 0 0 Restablecer(poner a 0)
1 1 1 X Indeterminado
𝑆ҧ
𝑄 𝑡 + 1 = 𝑆 + 𝑄𝑅ത
ത
= 𝑆 + (𝑄𝑅)
= 𝑆ҧ (𝑄𝑅)
ത 𝑅ത
 Latch RS y D Con Habilitador, Señal
de Control o Reloj
 R y S hacen que Q cambie siempre y cuando En=1.
 Latch RS y D Con Habilitador, Señal
de Control o Reloj
 R y S hacen que Q cambie siempre y cuando En=1.
Latch RS y D Dinámicos
Latch RS y D Dinámicos
Latch RS: Aplicaciones
 Flip Flops D Maestro-Esclavo
 Está conformado por dos latchs SR con reloj en serie, al
segundo latch la señal de reloj
 Cuando hay un flanco de subida en Clk, se habilita el
latch maestro y se deshabilita el esclavo, entonces Y=D.
 Cuando hay un flanco de bajada en Clk, se deshabilita
el latch maestro, lo cual evita que lo afecten las
entradas externas, y se habilita el esclavo, entonces
Q=Y=D.
 Flip Flops Activos por Flanco
 Está conformado por 3 latchs, los dos
primeros son afectados por las entradas
externas D y Clk.
 El tercer latch proporciona la salida del FF.
Las entradas S y R del latch de salida se
mantienen en 1 cuando Clk=0. Esto hace
que la salida Q se mantenga en su estado
actual.
 la entrada D puede ser igual a 0 o 1. Si D =
0 cuando Clk pasa a 1, R cambia a 0. Esto
hace que el flip-flop pase al estado de
restablecer, por lo que Q = 0. El flip-flop
está bloqueado y no responde a los
cambios adicionales en la entrada.
 Cuando el reloj vuelve a 0, R pasa a 1,
colocando al latch de salida en estado de
reposo sin cambiar la salida.
 Del mismo modo, si D = 1 cuando CLK va
de 0 a 1, S cambia a 0. Esto hace que el
circuito pase al estado de establecer, por lo
que Q = 1. Cualquier cambio en D mientras
Clk = 1 no afecta a la salida.
 Flip Flops Activos por Flanco
 Un Flip-Flop disparado por flanco es aquél que sólo modifica sus
salidas en un instante anterior a la detección del flanco de la
señal de reloj, lo que activa su mecanismo interno. Por lo tanto el
FF puede ser sensible al flanco “ascendente” (de subida) o al
“descendente” (de bajada) del reloj.

Flanco de Subida Flanco de Bajada

Flip Flops: Tipos
 TABLAS Y ECUACIONES CARACTERÍSTICAS
 Tablas Características:
 Definen las propiedades lógicas de un Flip-Flop describiendo
su funcionamiento en forma tabular.
Q T Q
D

Q’
FLIP FLOP D

Q’

FLIP FLOP T
C C

D Q(t+1) T Q(t+1)
0 0 Restablecer 0 Q(t) Sin Cambio
1 1 Establecer 1 Q’(t) Complementar
FLIP FLOP JK

J K Q(t+1)
J Q 0 0 Q(t) Sin Cambio
C 0 1 0 Restablecer
Q’ 1 0 1 Establecer
K 1 1 Q’(t) Complementar
TABLAS Y ECUACIONES CARACTERÍSTICAS
 Ecuaciones Características:
 Definen las propiedades lógicas de un Flip-Flop
algebraicamente con una ecuación.
Q T Q
D

Q’
FLIP FLOP D

Q’

FLIP FLOP T
C C

Q(t+1) = D Q(t+1) = TQ’ + T’Q

FLIP FLOP JK

J Q
Q(t+1) = JQ’ + K’Q
C
Q’
K
 ENTRADAS ASINCRÓNICAS O DIRECTAS DE
INICIALIZACIÓN(PRESET) Y BORRADO(CLEAR)
 Las entradas sincrónicas varían el estado del flip
flop durante el flanco de subida o bajada de reloj.
 Las asincrónicas lo varían independientemente del
reloj.
 Entrada PRE en 1: pone a set el dispositivo
 Entrada CLR en 1: Pone a reset el dispositivo
 En algunos integrados las entradas PRE y CLR están
negadas activándose con 0.
 ENTRADAS ASINCRÓNICAS O DIRECTAS DE
INICIALIZACIÓN(PRESET) Y BORRADO(CLEAR)
 ENTRADAS ASINCRÓNICAS O DIRECTAS DE
INICIALIZACIÓN(PRESET) Y BORRADO(CLEAR)
 ENTRADAS ASINCRÓNICAS O DIRECTAS DE
INICIALIZACIÓN(PRESET) Y BORRADO(CLEAR)

PRE PRE

J Q D Q
C
Q’ Q’
K C

CLR CLR
 ECUACIONES DE ESTADO
 Describen algebraicamente el comportamiento de los circuitos secuenciales con
reloj.
 Especifica el siguiente estado[Q(t+1)] en función del actual[Q(t)].

x U4A Figura 1
D Q
A
_
U3B CP Q
A’
A(t+1)=Ax+Bx

B(t+1)=A’x
U2
U3C y=(A+B)x’
D Q B
_
CP Q
B’

U4B
CLK
U3D
y
U5A
TABLA DE ESTADOS
 Muestra la sucesión temporal de entradas, salidas y
estados de flip-flop.
 Consta de 4 secciones
 Estado Actual
 Entrada
 Estado Siguiente
 Salida
 TABLA DE ESTADOS
(de la figura 1)
Estado Estado
Actual Entrada Siguiente Salida

A B x A B y
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 0 0 1
0 1 1 1 1 0
1 0 0 0 0 1
1 0 1 1 0 0
1 1 0 0 0 1
1 1 1 1 0 0

 Un circuito con m flip-flops y n entradas necesita 2m+n– 1

bajo las columnas de estado actual y entrada.
 TABLA DE ESTADOS
(Forma alternativa)
Estado Estado
Actual Siguiente Salida
x=0 x=1 x=0 x=1
AB AB AB y y
00 00 01 0 0
01 00 11 1 0
10 00 10 1 0
11 00 10 1 0
 DIAGRAMA DE ESTADOS
 Es una forma de representar gráficamente la información
contenida en una tabla de estados.
 Un estado se representa con un círculo.
 Las transiciones se representan con flechas que conectan a
los estados o círculos.
DIAGRAMA DE ESTADOS
(de la tabla 1)
Estado Estado
Actual Entrada Siguiente Salida

A B x A B y
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 0 0 1
0 1 1 1 1 0
1 0 0 0 0 1
1 0 1 1 0 0
1 1 0 0 0 1
1 1 1 1 0 0
 DIAGRAMA DE ESTADOS
(de la tabla 2 CONTADOR BCD)
Estado Estado
Actual Siguiente
A3 A2 A1 A0 A3 A2 A1 A0
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 0 0 0 0