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Conception de Circuits Intégrés

Analogiques CMOS
Et
Dispositifs de l’ électronique intégrée

El Mourabit Aimad

elmourabit_aimad@yahoo.fr
Lecture Conseillée :

Design of Analog CMOS Integrated Circuits, Behzad Razavi, MHHE edition


Transistor MOS et sa technologie de fabrication, Thomas SKOTNICKI, Techniques de
l’Ingénieur, traité Électronique, E 2 430 - 37
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Conception CIs analogiques

Partie I

1. Connaître les étapes de fabrications dans la technologie CMOS et ses


règles de conception
2. Concevoir des circuits simples en utilisant la technologie CMOS
3. Connaître les notions de base se rapportant aux architectures intégrées
4. Connaître les limites pratiques des technologies d’intégration
5. Utiliser un outil de CAO permettant :
1. De faire les différents types de simulations
2. De réaliser le dessin des masques
3. D’extraire le circuit à partir du dessin de masque
4. Faire les différentes types de vérification

TP : Spice, Cadence

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Conception CIs analogiques

Partie II
I- Conception de circuits intégrés Analogiques & VHDL-AMS

1. Effets correcteurs en technologie submicroniques


2. Conception d’amplificateur
3. Stabilité des CI analogiques
4. Correction des offsets
5. Conception de "bandgap"
6. Les oscillateurs intégrés
7. Synthèse des filtres à temps continu et à temps discret
8. Conversions analogique-numérique et numérique-analogique de Nyquist
et à sur-échantillonnage
9. Dimensionnement des boucles à verrouillage de phase
10. Dessin des masques

TP et Mini Projet : Spice, Cadence

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Introduction Générale

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Tanger 4
Pkoi Microélectronique

Et aujourd’hui Nanoélectronique

L’infiniment Petit

-Une cellule humaine ordinaire a un diamètre de dix microns


-Un globule rouge a un diamètre de 7 microns.
- Une bactérie typique, celle par exemple en forme de bâtonnet, a une longueur
d'environ deux microns ;
- le virus de la grippe à une taille de 1 à 10 nm.

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Tanger 5
Avec une croissance de 5 à 10% par an

Aujourd’hui la microélectronique touche tous les domaines :


Automobile , Aviation, Domotique, Télécommunication….
……
« La microélectronique est une technique, dite "fluide", qui connaît ses propres
développements scientifiques et technologiques, et dont les implications
permettent des progrès conséquents dans d’autres branches industrielles. »

"If GM had kept up with technology like the


computer industry has, we would all be driving
$25 cars that got 1,000 mpg."

Tec
hno
Sca logy
ling

Bill Gates
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Conception CIs analogiques
Un bref historique

 1947, Invention du transistor bipolaire par Bardeen, Brattain et Schockey


 En 1959, le premier circuit intégré monolithique.
 Les premiers circuits intégrés étaient NMOS, les composants CMOS (NMOS
et PMOS) sont proposés en 1963 par Sah.
 1965, première formulation de la loi de Moore
1. Les dimensions par un facteur 2 chaque 3 ans
2. Le nbr de transistor par chip double chaque un à deux ans

Source (Roadmap SIA 1999)


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Introduction – Exemples d’applications

Autres exemple : Clés USB

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Dans le biomédical

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Conception CIs analogiques

Aujourd’hui On parle de SOC

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Conception CIs analogiques

les étapes de conception


 La conception de circuits intégrés demande différents niveaux d’abstraction
« du système au transistor »

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Le flot de conception de circuits intégrés analogiques

Exemples:
Cadence IC
Mentor Graphics

Différent du numérique !!

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Tanger 12
Conception CIs analogiques

Étapes de fabrication d’un CI

Concepteur de CI

Découpage

Vente
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Conception CIs analogiques

Sable : 0.03$/Kg

Wafer vierge de Si : Wafer processée :


1’200$/Kg 12’000$/Kg

Circuit intégré
300’000$/Kg

Produit à forte valeur ajoutée = 107

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Conception CIs analogiques

Le flot de conception de circuits intégrés analogique

Exemples:
Cadence IC
Mentor Graphics

Différent du numérique !!

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Ingénieur en microélectronique

Ingénieur CAO Ingénieur Proces Ingénieur Packaging

De simples Bureaux !!
Salle blanche
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Tanger 16
Concepteur Circuits Intégrés
 Il faut avoir des acquis & des bagages en électronique niveau système
 Il faut être autodidacte
 Développer l’esprit d’analyse
 Domaine multi disciplines
 Culture technique et « externe » indispensable
 Capacités à évoluer (beaucoup d’opportunités)
 Capacités à se remettre en questions
 Suivi des évolutions techniques (importance des outils)
 Métiers passionnants et dynamiques
 Spécialiste vs généraliste

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Conception CIs analogiques

La conception d’un circuit électronique peut se faire de


plusieurs façons :

full custom : La troisième solution consiste à partir de l’élément de base


( transistor etc. ) pour réaliser toutes les fonctions soi-même.
réseau prédiffusé : on utilise un circuit possédant des éléments de base
( transistors, résistances, capacités) et l’on se charge uniquement des
connexions entre ces éléments. C’est une méthode qui peut convenir pour des
circuits simples et peu rapides. Il faut néanmoins payer tous les transistors, y
compris ceux qui ne servent pas.
standard cells : cellules standards vendues par le fondeur (amplificateur,
oscillateur, convertisseur ). Il faut alors placer ces cellules suivant l’ordre voulu
et réaliser l’ensemble des connexions entre fonctions. C’est une méthode plus
souple que la première.

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Conception CIs analogiques

CAO
Schéma de principe

Logiciel de conception
assistée par ordinateur

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Conception CIs analogiques

Acteurs des CIs ds le monde

Éditeurs de logiciels pour la CAO :


Cadence, Mentorgraphics, Dolphin integration, AnaSoft ….
Une licence industrielle : 1000KF (prix public)

Fondeur :

Europe :AMS (Austria Micro-systems), ST Microelectronics, Asie :


TMSC, UMC(Taiwan), 1st Silicon (Malésie), Episil Tech.(Japan)
USA : MOSIS, AMIS

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Conception CIs analogiques

Grands Principes : Apport de la CAO

Description
hiérarchique
Description
Vérification
unique du projet
complète au
niveau schéma

CAO

Evolutivité (Re-use) Prise en compte de règles de


conception complexes
Simulation

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Qu’est ce qu’un semiconducteur ?
• Les semiconducteurs sont des matériaux qui se comportent soit comme:

 Les matériaux conducteurs : qui possèdent des électrons libres assurant le passage
de l’électricité.

 Les matériaux isolants : qui ne possèdent pas d’électrons libres.

• Les propriétés de conduction des matériaux dépendent de la structure et de la nature


électrique des atomes qui les composent.

Exemples : Silicium, Germanium : semiconducteurs


Or, argent, cuivre : conducteurs
Carbone (graphite) conducteur
Carbone (diamant) isolant

 Ces propriétés peuvent être expliquées par la théorie des bandes d’énergie.

Seule la mécanique quantique permet de traiter en détail les bandes d'énergies des électrons dans un
cristal. On envisagera ici uniquement une approche phénoménologique. Cette approche permettra
d’introduire les propriétés électriques et optiques des semiconducteurs.

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Métaux, Semiconducteurs et isolants
• Dans la matière, les électrons sont donc répartis sur ces bandes d’énergie. La bande de
plus haute énergie occupée à 0°K, s’appelle la bande de valence (car cette bande
comporte les électrons responsables de la cohésion de la matière). Ensuite on trouve La
bande de conduction (c’est elle qui comporte les électrons responsables de la conduction
électrique).
• Trois cas peuvent se présenter. Ils correspondent au cas des isolants, semiconduteurs et
métaux.
Bande complètement remplie
B a n d e d e c o n d u c tio n
B a n d e d e c o n d u c tio n

Eg Bande partiellement remplie


Eg

B a n d e d e V a le n c e B a n d e d e V a le n c e B a n d e d e V a le n c e =
B a n d e d e C o n d u c tio n
Eg>2.5 eV Eg<2.5 eV

La distinction entre ISOLANT et SEMICONDUCTEUR est donc purement quantitative.


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Influence de la température sur les semiconducteurs
intrinsèques
• A 0°K, un semiconducteur intrinsèque est un isolant.

• En augmentant la température, (des liaisons se brisent), des électrons de la bande


de valence passent dans la bande de conduction. Le semiconducteur devient
conducteur.
B a n d e d e c o n d u c tio n

Eg

Application :
Capteur de température
B a n d e d e V a le n c e

 La résistivité d’un semiconducteur intrinsèque décroît avec la température.


 Plus le Gap du semiconducteur est important, moins la population d’électrons
dans la bande de conduction est importante à une température donnée.

 La réalisation de composants électroniques fonctionnant à température


ambiante nécessite un matériau semiconducteur dont le Gap est >1 eV

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Influence de l’illumination sur les semiconducteurs
• Lorsqu’un matériau semiconducteur absorbe un photon d’énergie E=hEg, un électron
de la bande de valence passe dans la bande de conduction (on parle de photo-génération
de paire électron-trou). Application : Capteur de lumière

B a n d e d e c o n d u c tio n B a n d e d e c o n d u c tio n

h Eg Eg h

B a n d e d e V a le n c e B a n d e d e V a le n c e

• Lorsqu’un électron passe de la bande de conduction à la bande de valence (on parle de


recombinaison électron-trou, il y a émission d’un photon de longueur d’onde E=h=Eg.
Application : Diode électroluminescente
 La réalisation de composants optoélectroniques fonctionnant dans le visible, nécessite
d’utiliser des semiconducteurs dont le gap est compris entre 1.7 eV à 3.2 eV

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Notion de courant d’électrons et de trous

• Lors de l’application d’une différence de potentielle aux bornes d’un matériau


semiconducteur intrinsèque, le courant total a une composante due au déplacement
d’électrons dans la bande de conduction et dans la bande de valence.

B a n d e d e c o n d u c tio n

Jn

(-) Jp (+ )
B a n d e d e V a le n c e

J=Jn+Jp

Ainsi, tout se passe comme s’il existait un courant d’électrons dans la bande de conduction et
un courant de trous (charges positives) dans la bande de valence.

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Dopage des matériaux semiconducteurs
• L’une des propriétés des matériaux semiconducteurs est la possibilité de pouvoir contrôler
précisément la concentration d’électrons dans la bande de conduction ou de trous dans la
bande de valence, en dopant le semiconducteur.

é le c tro n lib re tro u

P B

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Conduction dans les matériaux semiconducteurs de
types n et p

Semiconducteur type n Semiconducteur type p

B a n d e d e c o n d u c tio n B a n d e d e c o n d u c tio n

(-) (+ ) (-) (+ )
B a n d e d e V a le n c e B a n d e d e V a le n c e

Le courant est assuré par un déplacement Le courant est assuré par un déplacement
d’électrons dans la bande de conduction. de trous dans la bande de valence.

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Propriétés des matériaux semiconducteurs
• Il est ainsi possible d’obtenir des matériaux semiconducteurs, où la conductivité électrique
n’est assurée que par des électrons dans la bande de conduction (matériaux de type n) ou
bien uniquement par des trous dans la bande de valence (matériaux de type p). La résistivité
du semiconducteur peut être contrôlée précisément avec le niveau de dopage.
• C’est la possibilité de réaliser des matériaux semiconducteurs de type n et de type p,
qui permet la réalisation des composants électroniques ou optoélectroniques.
• Effet redresseur (diode).
• Effet transistor
 Bipolaire
 À effet de champ

• Composants optoélectroniques Le Gap est un paramètre


essentiel
 Diode électroluminescente, diode laser
 Capteur CCD
 Photodiode, Phototransistor

• ....

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Semiconducteurs élémentaires et composés
• Quelques exemples :

IV-IV III-V II-VI IV-VI

Si SiC AlAs CdS PbS


Ge SiGe AlSb CdSe PbTe
BN CdTe
GaAs ZnS
GaP ZnSe
GaSb ZnTe
InAs
InP
InSb

Semiconducteurs binaires

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Quels sont les semiconducteurs utilisés ?
• Le germanium : L’un des premiers matériaux semiconduteurs étudié. Eg = 0.66 eV
 Le faible gap ne permet pas de travailler à des températures >80°C
 L’oxyde de germanium est soluble dans l’eau

• Le silicium : Candidat quasi idéal. Représente 99 % de la production mondiale. Eg = 1.12 eV


 Matériau abondant (25% de la croûte terrestre)
 L’oxyde de silicium est un bon isolant.

 Le faible gap ne permet pas la réalisation de composants optoélectroniques


 Le faible gap ne permet pas de travailler à haute température (>180°C)

• Les composés III-V (GaAs, GaAlAs, …)


 Matériaux pour les composants optoélectroniques

• Les matériaux à grand gap (SiC)


 Matériaux pour les composants travaillant à haute température

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Avantages du CMOS
Différentes Technologies :

•Technologie bipolaire 1. Consommation statique nulle,

•Technologie CMOS 2. Faible coût

•Technologie BiCMOS 3. Réduction rapide de l’échelle

•Technologie III-V 4. Peu de transistors pour réaliser des fcts


électroniques ./. aux autres technos

Filière à caisson P
Filière à caisson N
Filière à double caisson N et P
Filière SOI (substrat sur isolant)
Le prix
Filière SOS (substrat sur saphir)

Différentes filières Technologiques :


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Exemple de technologie

G G

L
S D S D
W

N+ N+ P+ P+

Substrat P- Substrat N-

B B

les seuls paramètres géométriques ajustables par le concepteur


- Des dimensions de la grille L (longueur du canal) et W (Largeur de la grille ).
- Les dimensions du drain et source. Périmètre et surface généralement fixées aux dimensions
minimales permises par la technologie pour limiter au maximum les effets parasites
(courants de fuite, capacités parasites).
- De la forme du transistor et en particulier de la forme de la grille ( droite, en U, en L, en S…).
- Architecture permettent un bon appariement des transistors ( structure centroïde, symétrie axiale …).

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Le transistor MOS : comportement électrique

Source
VG Drain
Grille

analogue à une capacité plane


N+ N+

P
Bulk

 Si VG < 0 : le potentiel négatif de la grille attire les trous, porteurs majoritaires du


substrat de type p, près de l'interface isolant-semiconducteur où ils sont ainsi
accumulés (régime d'accumulation).
 Si VG >0 : Le potentiel positif de la grille repousse les trous et attire les électrons,
la densité des trous près de l'interface diminue, c'est le régime de déplétion.
Si VG >>0 : la diminution de la densité de trous au voisinage de l'interface est telle
qu'elle devient inférieure à la densité des électrons. Ceux-ci qui étaient minoritaires
deviennent majoritaires, et le semi-conducteur devient localement de type n au
voisinage de l'interface avec l'isolant. C'est le régime d'inversion.

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Le transistor MOS : comportement électrique
Source
VG Drain
Grille

Remarques : N+ N+

P
Bulk

• La transition entre le régime d'accumulation et celui de déplétion n'a pas


forcément lieu exactement à VG = 0, et le potentiel correspondant à cette
transition dépend du dopage du substrat utilisé par le biais de son potentiel
chimique.

• Le potentiel de transition entre le régime de déplétion et le régime d'inversion


est un paramètre essentiel de la structure noté VTH.

• La grille était initialement réalisée en aluminium. Actuellement, pour des


raisons de fiabilité, en particulier pour les faibles épaisseurs d'oxyde, on réalise la
grille en silicium polycristallin fortement dopé appelé polysilicium.

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Le transistor MOS

Un transistor MOS est une structure hétérogène, à 4 connections.


D S
G B G
B

S D

N qΦD N
Ec

• Choix d'un fort dopage pour source et drain pour avoir un contact métal semi-
conducteur de type ohmique pour les fils de connexion.

• Structure géométriquement symétrique

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Le transistor MOS : comportement électrique

Un transistor MOS est une structure hétérogène, à 4 connections.

VG> VTH VG> VTH VG> VTH


VD1>VD2
VD1 VD3>VD2

-------- ---- ----


------- - - - --- ---
N+ N+ N+ N+ N+ N+
L
Pincement
P P P Pincement

VD< VG-VTH VD> VG-VTH

1 W
I D   (Vgs  Vth ) 2 avec   µCox
2 L
IDS
 Saturation
I D  nCOX
W
 VGS  VTH  2 .VDS  1 VDS2  Triode VGS2
L  2 
VGS1
W
I D  nCOX  VGS  VTH .VDS  VDS
L
Ohmique
V -V
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GS TH
37
Le transistor MOS : comportement électrique

VTH – 100mV VTH + 100 mV


VGS
Inversion
Faible Inversion Forte Inversion
modérée

W   V V 
ID  Id 0 exp( VG ) exp( s )  exp( d )
L UT  UT UT 
Modèle : BSIM4, EKV, ACM
IDS 2µnCoxU 2
 Vt h
avec Id0  T
exp( )
 UT

Is a t

O h m iq u e S a tu r é
V DS

V d sa t = 4U T
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Le coefficient d’inversion

Le coefficient d’inversion IC permet de connaître le régime de fonctionnement du


transistor

ID
IC 
W 2 K'
µnCOX
 2 Kn
2K ' UT 2
L

1. Si IC < 0,1 alors régime de faible inversion

2. Si 0,1<IC<10 alors régime d’inversion modérée

3. Si IC>10 alors régime de forte inversion

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Modèle petit signal

ID=f(VGS,VBS,VDS)

• Transconductance de grille
I DS 
gm  
VGS  V , V
S D

•Transconductance du substrat
I DS 
g mb  
VBS  V , VD
G

• Conductance drain-source

I DS  1
g ds   
VDS  V , VS
rDS
G

gmb= η gm
rds = 1/λID


η et λ dépendent Prof.
de la technologie Avec : 2 VSB  2 F
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Facteur de Mérite

La transconductance donne la capacité du transistor à « amplifier » la tension


appliquée sur la grille

L’effet de la résistance de sortie : On parle de gm.rds

Comme rds dépend du courant, on préfère le facteur de mérite gm/ID

gm/ID
Forte inversion
1/UT
W
2K
L
I DS

Faible
inversion
Inversion
modérée
VGS ou IDS

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Modulation du canal

L diminue avec l’augmentation de VDS

VG> VTH VG> VTH


VD1 VD>VD1

---- ----
--- ---
N+ N+ N+ N+
L L’
P Pincement P Pincement

1 W
µnCox VGS  VTH  (1  VDS )
2
L’=L - ΔL ID 
2 L

1 ID
 VGS2
L
Effet de la modulation du
canal
Pour canal Long VGS1

VDS

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Pour un MOS en saturation. Tracer ID en fonction de VDS pour L= L1 et Pour L=2L1 en
tenant en compte l’effet de la modulation du canal

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Effet du substrat

Variation de VSB variation des charges dans la zone de déplétion

Modulation du courant du canal Variation de VTH

Coefficient de l’effet du substrat


(0.3 à 0.4 V1/2)

VTH  VTH 0    2 F  VSB  2 F 

Q
ΦMS travail de sortie
2 q si N sub VTH 0   MS  2 F  DEP  F   kT / q  ln( N sub / ni )
  COX Cox metal-Si
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Effet du substrat

Tracer le courant de drain si Vx varie de - à 0. on prend VTH=0.6 V,  =0.4


V1/2 2F=0.7 V

Tracer la variation de la transconductance de grille et de


substrat en fonction du courant I1

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Effet du substrat

Tracer Vin et Vout en fonction du temps en tenant


compte de l’effet du substrat

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Effet de la température

1. Dépendance de la tension de seuil : VTH =VTH(T)=VTH0+α(T-T0)

µ0
2. Dépendance de la mobilité µ
T

Id T 1
T 2
T 3

T 3 >T 2
>T 1

V gs

La combinaison de ces deux lois détermine la variation de IDS avec la température,


le courant IDS diminue avec T en forte inversion alors qu’il augmente en faible inversion

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Exercices d’application

•Tracer l’évolution de gm en fonction de la tension de saturation avec W/L constant


•En fonction du courant avec W/L constant
•En fonction de la tension de saturation avec ID constant

Pour le circuit suivant, tracer l’évolution de gm en fonction de V DS. commenter

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Capacités parasites du transistor MOS

D
C C GS
G D
C GD
C C BD
C BD C
G G B GB
C BS
B

C/Cox
C G S C BS

IC

(Cunha et al, Sol. Stat. Cir. 1998)

• Elles dépendent du mode de fonctionnement du transistor


• Des dimensions et des formes géométriques
• De la technologie utilisée

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Capacités parasites du transistor MOS

Capacité Parasite de jonction = Capacité de Surface + Capacité de périmètre

Capacité de recouvrement (Overlap) dues au débordement de la gille sur la


source et sur le drain

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Capacités parasites du transistor MOS

Pour les premiers Calculs

Faible Linéaire Saturation


inversion Forte inversion Forte inversion

CGS 1 2
WLD COX WLD COX  WLCOX WLD COX  WLCOX
2 3

CGD WLD COX 1 WLD COX


WLD COX  WLCOX
2
1
m
A C
D js  PD C jp  1
 A  A ch  C js  PD C jp 
CSB  VBS  C  VBD 
m D
1   CSB  chB 1 
 B  2  
 B

1
A C  PS C jp  C
1
m
A C S js  PS C jp 
CDB  VBD 
m S js
C DB  chB  VBS 
1   2 1  
  B   B 
 OX
COX capacité d’oxyde par unité de surface COX 
tox
ΦB: barrière potentiel jonction εox = permittivité diélectrique de SiO2
0.3<m<0.4 tox = épaisseur
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ENSA-Tanger l’isolant 51
Capacités parasites du transistor MOS

La capacité grille-Bulk

C1  WLCOX

Tension de bande plate


C2  WL q si N sub / 4 F avec  F   kT / q  ln( N sub / ni )

Quantifiable au moment de la génération du layout

En général négligée en régime de la forte inversion (triode et saturation)

À toutes ces capacités il faut ajouter les capacités parasites de connexion qui
sont quantifiable aussi par simulation
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Modèle équivalent du transistor MOS en HF

Bulk lié à la source

Modèle HF du MOS

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MOSFET as a capacitor

Remarque: Utilisation du MOS comme capacité intégrée

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Application

Tracer la variation des capacités grille-source et grille drain en fonction de V GS

Tracer la variation des capacités parasites C EN et CEF du transistor M1 si VX varie


de 0 à 3V. En suppose que VTH=0.6 V.

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Comment diminuer la capacité parasite CDB

Calculer les capacités parasites source et drain des deux structures suivantes

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Les erreurs d’appariement

Variations aléatoires des procédés de fabrication (variation de l’épaisseur, de la


mobilité, quantité de charge dans le canal…)

1. déviation de VTH
2. déviation du facteur de transconductance β
2 A 2VTh 2 2 A 2VTh
σV   SV D 
Th WL T0 WL
Selon Pelgrom 2 2
Aβ Aβ
σβ2   Sβ2 D 2 
WL WL

AVTH, Aβ, SVT0 et Sβ sont des coefficients propres à la technologie utilisée


D est la distance entre deux transistors.

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Erreurs d’appariement

On démontre que :

Pour deux transistors ayant Pour deux transistors ayant les


la même tension de grille mêmes tension de source et
courant de drain

2 2 2 2
 I DS      I    
     g m  V
   I  TH
  2
 VG   
VTH
2
  DS 
g 
 
  
I DS    DS   m  

σ ID (%)
σ V G ( mV )
κ.σVTH1 / UT

κ.σVTH 2 / UT WL

κ.σVTH3 / UT σβ1 σVTH1


σβ2 WL
σVTH2
σVTH3
σβ3

0.01 1 100 IC IC
0.01 1 100
c) d)

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Le Bruit : densité spectrale

Rappel :
Le bruit est un phénomène aléatoire, sa valeur instantanée ne peut pas être prédit à un
instant donné.
Pour caractériser le bruit, un modèle statistique est réaliser à partir des observations et
des mesures pour un temps très grand. On utilise alors la densité spectrale (PSD):

La moyenne pour un
temps long

Unité V/(Hz)1/2 ou V2/(Hz)


La valeur RMS :
bruit @ 100MHz = 3 n V/(Hz)1/2
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Sources de bruit dans un MOS

Bruit thermique : Associé aux porteurs dans le canal


Bruit
Blanc Bruit de grenaille : Ce type de bruit est dû à la nature discrète du flux d’électrons
Bruit Rose : Bruit de Flicker : lié aux électrons piégés à l’interface SiO2/semi conducteur

Deux représentations possibles du bruit:

D D

G
en G
~ +
In

S S

Représentation en Représentation en
mode tension mode courant

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Densité spectrale

du bruit thermique :
S th  4KTRMOS Δf En région ohmique

 2 1
S th  3 g 4KTΔf En saturation
 m

K, constante de boltzman
T, température en Kelvin
R, résistance du canal en régime ohmique
gm, transconductance du MOS
du Bruit de Flicker
KF Δf
S1 / f 
WLCox
α f

KF : coefficient de bruit 1/f


α : a une valeur entre 1 et 2
f la fréquence

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Densité spectrale totale

•Le deux sources de courant sont non corrélées, on a alors :

Snoise  Sth  S1 / f

•La tension correspondant à cette densité spectrale, dans la bande de


fréquences [f1,f2] :
f2
V   Snoisedf
f1

•Pour passer en représentation mode courant :

2
- Densité spectrale Si, noise  g mSv, noise

I noise  g m Vnoise
- Courant associé

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Bruit du transistor MOS

log(ν noise ) log(ν noise )


f constante

I D constant

W/L WL
thermique

grenail e flicker

log( f ) log( I D )
a) b)

Évolution en fonction des paramètres géométriques


et du mode de fonctionnement du transistor du bruit du transistor MOS

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Facteur de mérite : fréquence de coin

Le point d’intersection entre le bruit en 1/f et le bruit thermique est


appelé la fréquence de coin « corner frequency »

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MOS SPICE Models

Level 1

0.5µm technology

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Application
Paramètres :
Application petit signal
UT =26 mV
Id =100 µA

Calcul numérique Vbs=2V


W=30 µm
L=10 µm
Déterminer pour un transistor NMOS, les paramètres suivants :
γ = 0.5 V1/2
•La transconductance de grille
λ =0.02 V-1
•La transconductance de substrat ΦF=0.3 V
•La résistance de sortie Kn=16µA/V2
•La capacité Cgs µn=650 cm2/V.s

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Figure de Mérite :Fréquence de Coupure du MOS

io Cgd

ii
vgs Cgs+Cgb gmvgs
vgs

Vbs = vds = 0  gmb ,rout, Csb négligeables

ii = s(Cgs+Cgb+Cgd)vgs

Si on néglige le courant dans Cgd : io = gm vgs

gm
D’où le résultat fc 
2 π (C GS  C GD )

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Effet des capacités parasites = Limitation de la bande passante

En utilisant l’expression de gm on a :

gm
fc 
2 π (C GS  C GD )

n
fc  1.5 (Vgs  Vth )
2L 2

La fréquence de coupure dépend donc de :


1. De la longueur du canal
2. De la tension d’alimentation

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La réduction de l’échelle

Coûts de cette réduction:


- fuites de courant
- champ électrique élevé
- difficultés technologiques
- modélisation + complexe

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Avantages de la réduction de l’échelle
VDD
Pour le numérique : Vout
Vin

I
C

C C/ VDD  C 1


Tdelay   VDD Tdelay,scaled    VDD 
I I/  I 

P  fCVDD PScaled  f (C /  )(VDD /  ) 2   fCVDD  / 3


2 2

Augmentation de la densité par un facteur α2

Très attractive pour les circuits numériques

Basé sur ces observations, Gordon More lance sa loi :


1. Les dimensions par un facteur 2 chaque 3 ans
2. Le nbr de transistor par chip double chaque un à deux ans
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Avantages de la réduction de l’échelle

Pour L’analogique
W /  VGS  VTH
W
g m , scaled  µ COX 
g m  µCOX VGS  VTH  L / 
L W
 µCOX VGS  VTH 
L

1
rds , scaled 
I
1  D
rds , scaled  
I D
1

I D

Le gain intrinsèque du MOS gmrds est constant

Réduction de VDD Réduction de la dynamique

Pour garder la même dynamique il faut augmenter le courant donc la consommation

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Fonctions analogiques faibles consommation tension
d’alimentation

Low Voltage gm/ID

Forte inversion
1/UT
W
2K
L
I DS

Low Power
Faible Inversion
inversion modérée
VGS ou IDS

D’après la courbe gm/IDS = f(VGS), à courant constant, le gm/ID est maximum lorsque l’on
place le MOS en inversion faible.
Cependant pour garder IDS constant et se placer en inversion faible, il faut diminuer V GS et
augmenter W/L. L’augmentation de W/L est souvent prohibitive et l’on se trouve
confronté au problème des capacités parasites. Inversement, si l’on diminueV GS sans
augmenter W/L, les courants deviennent si faibles qu’il est sont inutilisables; on n’arrive
plus à charger les capacités parasites en des temps raisonnables!
C ’est en polarisant le MOS en inversion modérée qu ’on l ’utilise le plus
efficacement possible, i.e. que sa transconductance g m est forte sans avoir
besoin d ’un
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mourabit de polarisation trop élevé.
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Les effets du canal court : Effets du champ électrique

Effet du champ vertical : Dégradation de la mobilité


L’épaisseur de l’oxyde diminue ce qui augmente le champ électrique entre la grille et le
canal
Une grande force perpendiculaire existe, qui diminue la mobilité effective des
porteurs dans le canal.
2 x10 9 m / V
µn W 
ID  VGS  VTH  2 avec : tOX
1   VGS  VTH  2 L

Effet du champ latéral : saturation de la vitesse des porteurs

Pincement avant VGS-VTH

Saturation de la vitesse

Réduction de ID et de gm

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Short Channel Effect (SCE) & DIBL

La superposition de zones de charges d’espaces des jonctions sources et drain


conduit à l’abaissement de la barrière du potentiel entre la source et le canal ; c’est
le principe de l’effet de canal court.
Si, de plus, la polarisation du drain augmente, la barrière se réduit davantage ; c’est
l’essence de l’effet DIBL.
L’abaissement de la barrière à la source permet l’injection d’électron au travers le
canal (en surface) et ceci indépendamment de la tension de grille. En conséquence,
la grille perd le contrôle du courant.

Dans les 2 cas, abaissement de la hauteur de barrière et donc du seuil74


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Ionisation par Impact

Tension de Drain Champ élevé à côté de drain

Chocs électron /réseau = Génération de paires électrons/trous

Trous Électrons

Trous évacués par le substrat


Électrons attirés Porteurs chauds
par le drain
Autopolarisation
•Traverser la grille
du substrat VTH
Courant de grille
diminue donc ID Augmentation de IDS
augmente •Piégés dans l’oxyde
RsubIsub >Φd (VTH )
la source injecte des
e- vers le substrat.
BJT parasite I entre S
et D à travers le Vieillissement du
substrat en parallèle MOS
au courant IDS Prof. El mourabit Aimad, ENSA-Tanger 75
Résistances Parasites

Les effets des résistances parasites =


•Résistances de contact

•Résistances d’interconnexion

•Résistance série de diffusion

Non négligeables pour les transistors submicroniques

Vgs = VGS - RSID


Vds = VDS - RTID Avec RT=RS+RD
Vbs =VBS - RSID

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Conception CIs analogiques

Circuit complexe = plusieurs circuit de base (circuit simple)

Exemple : amplificateur opérationnel

M3 M4

Mp
Iext
Cc
IN- IN+
M1 M2
CL

M6 M5 Mn

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La charge active

+ VDS =VGS +
D S
|VDS|>(|VGS-VTH|)
G G

D
- S -

Avantage PMOS :
s’affranchir de l’effet
du substrat

• Permet de remplacer les résistances passives


• Linéaire sur de faible plage de fonctionnement

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La charge active

IDS
µn COX W
I DS  VGS  VTH  2
2 L

2I D µnCOX W
V  Vgs  Vds  VTH  
 2 L Vds

1
gmVDS R
g m  g mb  g ds

On se retrouve avec une source de courant


dépendant de VDS

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Exemples d’Utilisation

VDD VDD

R1 R

Vref Vout
Vin Vin
R2

VSS VSS

Le concepteur peut choisir les dimensions géométriques


pour avoir Vref ou Vout Désirée
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Application :

Si Vdd, Vout et le courant de polarisation sont connus,


seulement β1 et β2 conditionne le diviseur

Technologie : 0.8 µm
VDD
VDD= 5V
VSS=-5 V
I=8µA
K’n=17µA/V2
K’p=8µA/V2
VTHN=1V
VTHP=-1V
VSS
Kn=µnCOX

Trouver les rapports (W/L) pour avoir Vout = 0 V


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Source de courant : deux types

Ibias Ibias

Sink Source
ID
VGS2 Faible Rout VGS2

VGS1 VGS1
Vmin Vmin
Vmin=|VGS-VTH| et Rout =1/λ.ID
VDD
Pour améliorer les performances : augmenter Rout et diminuer Vmin
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Miroir de courant idéal

Iin Iout

M1 M2
M1 M2 Vout
Vout
Iin Iout

Iout = (W/L)2/(W/L)1 Iin


Le miroir de Courant permet :
1. de copier un courant
2. De réaliser des fonctions simples (addition, soustraction, etc …)
3. Utiliser pour polariser des blocs analogiques ou comme charge active

Il utilise le principe de similitude « deux dispositifs identiques mis dans des


conditions identiques se comportent de manière identique »
Α
Vout, Iout = constant (donc il faut Zout = ∞)
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Miroir de courant :Exemples d’utilisation
I2=I1+I3
I1 I2 I1 I2
I1=ID1=ID2=ID3 I3
ID1=ID2 ID3=ID4
I2=ID2+ID3=2I1

M3 M1 M2 M3 M4
M1 M2

Amp de courant Addition de courant


I1 I2=ID1=ID2=ID3 I2 I3=I2-I1 si I2>I1
I2 I1 I3
I1=ID1+ID2=2I2 I3= 0 sinon

M1 M2 M3 M1 M2 M3 M4

Réducteur de courant Soustracteur de courant

I1=K1Iref In=KnIref
Iref


M1 M2 M3

Source de courant multiple


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Miroir de courant

On suppose que tous les transistors


sont en saturation, calculer Iout en
fonction de Iref et des dimensions
géométriques des transistors M1-4

Calculer les résistances de sortie et d’entrée du miroir de courant simple


Quelle est la condition d’un fonctionnement Normal ?

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Miroir de courant réel

Iin Iout

M1 M2
M1 M2

Iin Iout

I out  W2 .L1  VGS  VTH 2  1  VDS 2  µn 2 .COX 2 


     
I in  W1.L2  VGS  VTH 1  1  VDS1  µn 2 .COX 2 

Sources d’erreur dans un miroir de courant :


1. Modulation du canal
2. Tension d’offset
3. Erreurs d’appariement entre M1 et M2

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Miroir de courant réel

Limitations du miroir de courant simple


erreur
erreur
λ=0.02 Iin=5µA
λ=0.015 Iin=10µA

Iin=50µA
λ=0.01

Vds2-Vds1 ΔVTH

1. Si Vds2-Vds1  l’erreur
2. Si λ l’erreur diminue
3. Si Iin (ΔVth faible devant Vgs)  l’erreur diminue

 R out grande

Meilleur miroir de courant   faible  V ds
Faible erreur d’appariement
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Miroir de courant réel : amélioration

Dessin de masques optimal

1. Utiliser la même longueur du canal L car :


Si Ldrawn double Leff ne double pas
Pour les transistors submicronique :
dépendance de VTH avec L
Leff=Ldrawn-2LD

I1 I2
2. Utiliser des structures repliées :

Mise en // de plusieurs transistors M1

1. Réduction des erreurs de mismatch


2. Réduction des capacités parasites sur la source et sur le drain
3. Structure plus compacte

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Miroir de courant réel : amélioration

Miroir
Iin Iout Cascode Iin
Vb N
M3 M4

X Y X
M1 M2 M1
VGS4+VX

Vb pour avoir VX=VY Condition

Vgs4+VX=Vgs3+VY
Iin Iout
Si :
(W/L)3/(W/L)4= (W/L)2/(W/L)1
M4 M3

X Y Vout VX=VY
M1 M2
Vout =Vgs3-VTH=Vgs4+Vgs1-VTH=2Vds,sat+VTH
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Miroir de courant réel : amélioration

Comparaison

Avantages : circuit simple


Avantages: Rout grande
faible Vmin
Inconvénient : augmentation de Vmin
Inconvénient : faible Rout
effet du substrat
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Calculer la résistance de sortie du miroir Cascode

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Cascode Amélioré I

Diminution de Vout,min : miroir faible tension


d’alimentation

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Cascode Amélioré II

Cascode Faible Vout,min et bonne précision

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Exercice D’application

VDD

Iref
1. Calculer Rout ? Iout

P
2. Si Iref requiert 0.5 V pour fonctionner comme
source de courant, donner l’expression de M0 M3
Iref,max ?
X Y
3. Donner la tension minimale qu’on doit avoir en P
pour un fonctionnement correct
M1 M2

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Solutions

Miroir de courant Cascode – Petit Signal

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Miroir de courantWilson

Principe de fonctionnement du miroir Wilson :=


rétroaction négative compense la variation

Supposons que I in = Cst alors il y’a une résistance drain (M1)-Gnd


1. Si Iout augmente alors VGS2 augmente

2. VGS2 augmente alors VGS1 augmente

3. VGS1 augmente ID1 augmente

4. Le courant à travers la résistance drain (M1)-Gnd diminue donc


VGS3 diminue
5. Si VGS3 diminue alors Iout diminue

Donc on a la compensation de la variation


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Calculer la résistance de sortie du miroir de Courant Wilson

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Miroir de courantWilson

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Circuit de polarisation peu sensible aux variations de VDD

VDD

M5 M6

1
R
2µnCOX W / L  2 I 2

1
I
2µnCOX W / L  2 R 2
M1 M2

R
Le courant est fixé par la résistance R et ne
dépend pas de la tension d’alimentation

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Fonction Amplificateur

Généralité

y(t) ≈ α0 +α1x(t) + α2x2(t) +……+ αnxn(t) pour x1≤x ≤ x2

y et x des tensions ou courants


y

**Pour des très faibles valeurs de x on a :

y(t) ≈ α0 +α1x(t)

Avec α0 le point de fonctionnement et α1 le gain AC x


x1 x2

**x(t) augmente, la distorsion  refaire l’analyse large signal

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Fonction Amplificateur

Les Paramètres les plus importants

Gain, vitesse, consommation, tension d’alimentation, bruit, linéarité,


excursion maximale, input/ouput impédance

plage
Bruit
linéaire

!! Problème à plusieurs variables Gain


Consom

VDD
Rout /Rin

excursio
Vitesse n max

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Amplificateur Non – Différentiel (Single-Stage Amplifier)

1) Ampli à source Commune (SC)


Étude grands-signaux
R
Vout

Vin
M1 en saturation
Vout =VDD-RD(β/2)(Vin-Vth)2

Vout W
G   R D µ n C O X ( Vin  Vth )
Vin L
 g m R D

Pb : valeurs de RD intégrables

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Amplificateur Non – Différentiel (Single-Stage Amplifier)

Modèle BF G D iout Av 0   g m  RD // rds 

Rout=RD//rds
Vin gds RD
gmVin Vout
S
Modèle HF Cgd

G D iout Av 0
Av 
Cdb gds  C  Cdb 
Vin Cgs+Cgb gmVin RD Vout 1  p gd 
g
 ds  g D 
S
(En utilisant théorème de Miller)

Dynamique de Sortie Excursion de sortie

Vout,max = VDD

Vout,min est donné lorsque M1 quitte la saturation

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Amplificateur Non – Différentiel (Single-Stage Amplifier)
Calcul de Bruit
Le bruit dans la résistance :
R Inoise,RD
4 KT
S I2,RD  Snoise,out
RD
Le bruit du transistor : ac
2 Inoise,mos
2
S out , I ,TH  4 KT gm
3
KF
2
S out , I ,1 / f  gm2

CoxWLf
Source non corrélé : la densité totale du bruit en sortie est donnée par:
 2   KF   4 KT 
S I2,total   4 KTg m    g m2    
 3   COX WLf   RD 
 2 1   KF  
S v ,total   4 KT
2
      4 KTRD  
 3 g m   COX WLf  
Le bruit ramené à l’entrée :   2 1   K F 1 

Sin ,v ,total  4 KT 
2
 2    
  3g m g m RD   COX WL f 
Pour diminuer le bruitProf.
il faut augmenter
El mourabit Aimad,gm donc compromis avec l’excursion de sortie
ENSA-Tanger 104
Gain de l’amplificateur SC

Discussion Ampli SC

W VRD
G   2µ n C OX
L ID

Si W/L  Cparasite  BW

Si VRD  excursion max

Si VRD=Cst et on diminue ID  RD doit être augmentée  constante


du temps à la sortie

Compromis f(gain,BW,excursion max)


+ Pb : effet Miller
+ de contraintes si on diminue VDD
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SC avec dégénération de source

Pour annuler la dépendance du gain / gm

Avec sc+ source dégénération on a le gain qui devient

Autre avantage : augmentation de Rout

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SC avec charge active

Deux configurations possibles

M2
M2

Vout
Vout
Vin Vin
M1
M1

Effet du substrat
(W / L)1 1 µn (W / L)1
G G
(W / L) 2 1   µ p (W / L) 2
++ Gain indépendant du courant de polarisation et des tensions
-- Gain déterminé par des dimensions géométriques
Avec µn ≈ 2µp pour avoir G = 10 on doit avoir (W/L)n = 50 (W/L)p !!!
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Amélioration Possible SC à charge active

Si On prend Is = 0.75 ID1 pour avoir un gain de 10 on


a besoin d’avoir seulement (W/L)n = 12.5 (W/L)p
M2 Is

Vout

Vin
M1

Inconvénients : plus de consommation, plus de surface et plus de bruit

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Amélioration Possible SC à source de courant

Avantage : gain relativement fort


Vbias
M2
g m1
G
g ds1  g ds 2 Vout

Vin M1

Inconvénient : Polarisation de M2
Il faut plus de circuiterie pour générer la polarisation de M2

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Amplificateur Cascode

Plusieurs Avantages ./. SC normal


•limiter l’effet Miller (Cgd1)
Inverseur simple : Cin = G . Cgd1
Inverseur cascode : Cin ≈ 2 . Cgd1
•Augmentation de Rout

•Mais Tension minimale de fct


Vout(min) = Von1 + Von2
Condition de fonctionnement :

Sat de M1 : VX > Vin – VTH


Sat de M2 : Vout > VGG1 -VTH

Vx=VGG1-VGS2 VGG1>Vin+VGS2-VTH Vout >( Vin-VTH) +(VGS2-VTH)

Donc il faut choisir VGG1 tq M1 limite de saturation Vout,min = 2VDS,sat


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Fonction Amplificateur

Avantage : le gain est très supérieur / SC ( au carré)

Av = Gm.Rout

Avec Gm=gm1 et Rout = (gm2+gmb2)ro2ro1

D’où on a le gain Av = (gm2+gmb2)ro2gm1ro1

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Une propriété importante du cascode :

Si M1,2 sont en saturation les variations du potentiel P est inférieure


aux variations du potentiel X.

Le bruit ajouté par le transistor cascode est négligeable X ΔV

M2
Cette propriété diminue si M2 entre en régime Ohmique

M1

M2 est une sorte de Buffer pour M1

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Exemple d’utilisation

Deux transistors identiques sont utilisés comme sources de courants ( fig a et


b). À cause de la circuiterie interne VX différent de VY

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Augmentation de Rout : augmenter le L ou structure Cascode ?

Idée : Le gain peut être augmenté si on augmente Rout :

Si par exemple L’=4L, Vds,sat est doublé donc la même condition pour les deux configurations

W 1
On a : λ α 1/L g m rds  2 n C OX ID
L I D

Avec L’=4L le gain double


Cascode augmente le gain d’un facteur au carré (gmrds)2

gm du montage (b) = la moitié du montage (c)  augmentation du bruit


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Source suiveur

Rôle : Adaptation d’impédance, décaleur de niveau

Vout VDD
Vout = R ID
Vin
M1
Vin Vout
Vth
R

Gnd

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Exercices d’application

VDD
Ampli à charge active

M2
Calculer pour ce montage
•le gain en BF et HF
•La résistance de sortie Vout
Vin
•L’excursion de sortie M1
•Le bruit
VSS

A.N VDD= 5V, VSS = - 5V W1=50µm W2 =10µm L1=10µm L2=40µm, ID=50µA,


VTH,n =1V et VTH,p=-1V
CGD1=0.02pF,CBD1=0.1pF, VBD2=0.01pF, CGS2=0.12pF, CL= 1pF
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Exercices d’application

Mêmes choses pour ces deux montages VDD

VDD Vbias
M2

M2
Vin Vout
Vin
M1
Vout

M1 VSS

VSS Source commune à


source de courant
Ampli push Pull

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Exercices d’application

•Quel le signal DC maximal de Vin

•Pour étendre la plage d’entrée à VDD le circuit est modifié (voir schéma b). Quelle est la
relation entre VGS de M2 et M3 pour avoir la saturation de M1

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Conclusion sur amplificateurs simples

Les amplificateurs simple sont à utiliser pour des applications demandant un faible
gain. Le gain peut être augmenté en augmentant la résistance de sortie, ce qui a
comme conséquence la diminution de la bande passante et la vitesse de
fonctionnement. ce type d’amplificateur est très sensible au bruit extrinsèque

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Single-Ended and differetial Operation

Signal simple : Signal différentiel :


Signal mesuré entre deux nœuds ayant
Signal mesuré / à un potentiel
un potentiel de même amplitude / à un potentiel fixe
fixe (Gnd ou autre ) Et en opposition de phase
Les deux nœuds ont la même impédance / à ce potentiel
Le signal du centre est appelé signal mode commun

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Single-Ended and differetial Operation

Avantage : immunité aux perturbations extérieurs


Signal de faible amplitude sur la ligne avec
un signal d’horloge perturbateur

Couplage capacitif  transition de Clk


perturbe le signal de L1

Signal sensible est distribué en opposition de


phase
CK perturbe L3 et L2 sans perturber la
différence

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Single-Ended and differetial Operation

Rejection du bruit de la tension d’alimentation


Rejects « Common mode noise »
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Autres propriétés importantes :

1. Augmentation de la plage linéaire (annulation des distorsions paires)


2. Polarisation Simple

Inconvénients Possibles
1. Augmentation de la surface
2. Augmentation de la consommation

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La Paire Différentielle : Principe de Base

Comment amplifier un signal différentiel ??

Si Vin,cm change, courant de polarisation


de M1,2 change
 Variation de Vout,cm , variation de gm
(variation du gain)

Il faut que le courant de polarisation soit indépendant de Vin,cm


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La Paire Différentielle : Principe de Base

La solution : introduire une source de courant Iss

Le rôle de la source de courant ISS

•ID1-ID2 indépendant de Vin,cm

•Vout,cm = VDD - RDISS

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La Paire Différentielle : Principe de Base

Analyse qualitative : plage d’entrée mode-commun

Condition de fonctionnement Normal

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La Paire Différentielle : Principe de Base

Analyse qualitative : Le gain en fonction de la tension mode Commun

Le gain augmente quand Vin,cm dépasse VTH. Quand M3 entre en saturation


(Vin,cm=V1) le gain est constant. Si Vin,cm continue d’augmenter, les transistors
d’entrée entrent en région ohmique et le gain commence à chuter (Vin,cm=V 2)

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La Paire Différentielle : Principe de Base

Analyse qualitative : l’excursion de sortie en fonction de la tension mode Commun

Excursion maximale de Vout ?

Limite inférieure

On a pour M1 et M2 en saturation VD1,2 > Vin,cm -VTH


Limite supérieure
VDD
Vout peut atteindre VDD

Vin,cm -VTH

Plus Vin,cm est grand plus l’excursion de sortie est réduite


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La Paire Différentielle : Principe de Base

Analyse quantitative de la paire différentielle :

KVid2
La fonction de transfert : I out  I out1  I out 2  KI SS Vid 1
4 I SS
On calcule la transconductance Gm par :
I out
Gm 
Vid

Le gain est donné par la formule : Vout = RD Iout


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Iout en fonction des dimensions géométriques et de ISS

1. W/L augmente la plage linéaire diminue (fig b)


2. Iss augmente, la plage linéaire et l’excursion augmentent (fig c)
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Effet du gain mode commun

Vout=AdVid+ AcVic Nuisible au


gain
On définit le Taux de réjection mode commun :

Ad
TRMC  20 log10 ( )
Ac
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La Paire Différentielle : Principe de Base

Augmentation du Gain

Comparer le gain dans chaque cas

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Amplificateur télescopique:

Calculer le gain

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Types de non idéalités limitants les performances des circuits analogiques :

1. Réponse en fréquence
2. Bruit
3. Non linéarité
4. Erreurs d’appariement : Mismatch

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Autre avantage de structure différentielle

Important pôle et zéro


Pôle
miroir

avec

En basse fréquence, id1,2 = ± gm1,2 vid/2 et le


miroir de courant copie id3 dans id3

En haute fréquence Cx court-circuite la charge active


(vgs4 0 et id40)

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Calcul de bruit

Est ce que ISS contribue dans le bruit total ?

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Calcul de Bruit

Avec gm1 = gm2 et gm3 = gm4

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Calculer Le bruit ramené à l’entrée de la paire diff avec source de courant
comme charge active

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La distorsion

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La distorsion
Comment quantifier la non-linéarité ?

Exprimer la fonction de transfert en série de Taylor

Appliquer un signal sinusoïdal

Pour un ordre 3 on a :

Les distorsions harmoniques sont indésirables dans la majorité des systèmes.

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Comment réduire la distorsion :

Exemple : Vm=0.2(VGS-VTH) 5 % pour SC et 0.125 pour paire diff


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Linéarisation

Technique de linéarisation : dégénérescence de source

•La linéarisation est fonction de gmRs

•La dégénération de source présente un compromis entre la linéarité, bruit, puissance


dissipée et le gain
•Il est difficile avec une entrée 1Vpp d’avoir un gain de l’ordre de 2 si on veut une erreur de
linéarité inférieure à 1%

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Linéarisation de la paire différentielle

La fonction de transfert de la paire différentielle


2 2
K Vid
I out  2 KI ss Vid 1 2
Gm

Pour HD3< 1% Iss=100µA (W/L)=50/2 Vidmax=0,12 V

Très faible plage de linéarité

Il faut lineariser la paire différentielle

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Dégénérescence de source

Principe d’implémentation :
2
a 2 KI ss KVid
Si VR  V I out  Vid 1
a 1 id a 2
4a I ss

La structure source dégénérée réduit la non linéarité par un facteur a2 et la


transconductance par un facteur a

Le circuit 1 a l’inconvénient de la réduction de la plage de fonctionnement DC


Le circuit 2 a l’inconvénient de l’augmentation du bruit et de l’offset
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Dégénérescence de source

En pratique il est difficile d’implémenter la dégénérescence de source avec des


résistances passives
M3 contrôlé par une source de tension

Si Vid augmente, M3 quitte la région ohmique.


Donc Vb doit suivre la tension mode commun

Contrôle complètement adaptatif. Vin =0, M3,4 en région ohmique.


Si Vg,M1 augmente % M2,3 reste en région Ohmique (VD3=VG3-VGS1)
et M4 entre probablement en saturation puisque son potentiels de
drain augmente et son potentiel de source diminue

Meilleur résultat si (W/L)1,2 =7 (W/L)3,4

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La paire différentielle croisée (cross coupled paire)

Paire diff annule HD paire


Le croisement annule HD impaire (HD3)

M M' 1
1
M M'
Iout =(IM1-IM2)-(IM’1-IM’2) 2 2
V2

La condition pour laquelle HD3 =0 :


I s2 I s1
3/ 2 1/ 2
K1 I p1
3/ 2
 1/ 2
K2 Ip2

G m  G m1  G m 2  K 1 I S1  K 2 I S 2

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Paire Diff avec un courant de polarisation adaptatif

2
KVid
I out  2 KI ss Vid 1
4 I ss

Si :
Iss=Iss,dc +K’Vid2

2
( K  2 K ') Vid
I out  2 KI ss ,dc Vid 1
On obtient : 4 I ss

Augmentation de la plage linéaire d’un facteur √2 avec une Transconductance constante

Inconvénients :
•Opérateur carré est nécessaire. Sa précision influence le résultat
•Pour des applications hautes fréquences le temps de propagation n’est plus négligeable

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Bias offset technique

Principe : introduire une tension d’offset entre VGS1 et VGS2, VGS3 et VGS4

I1 I2
VGS1-VGS2=VB
VGS3-VGS4=VB M 1
V
M 2 M 3 V
M 4
V 1
B V 2
B

Iout=I1-I2+I3-I4 I1 I2

= 2KVB(V1-V2)
V 1
M 1
M 2
+ + V2
Condition de fct : VB VB
- M 3 M 4 -
2
2 Is 3G m Gm
Vid   2

K 4K 2K
Is
V bias

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Autres techniques :
M1,2 en région Ohmique

ID=(1/2)µCOX(W/L)[2(VGS-VTH)VDS-VDS2]
A1 et A2 pour forcer VX=VY

•Très faible gm (Vds faible)


•Restriction sur entrée mode commun (adaptabilité entre Vcm et Vb)

Vin1-Vin2=VGS1-VGS2
Vout=VGS3-VGS4

 W / L  1, 2
Vout  (V  V )
 W / L  3, 4 in1 in 2

Limitations :
1. Effet du substrat
2. Effet de la miniaturisation
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Application : Paire différentielle en faible inversion

V1 V1 V1 V G
V2 V2 V2

Vbias
Vbias Vbias

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Exemple de calcul de la tension d’offset

Calculer la tension d’offset de l’amplificateur de la figure suivante

VGS  VTH  R D  ( W / L ) 
Vos ,in      VTH
2  RD ( W / L) 

Cette relation révèle la dépendance de Vos avec la polarisation et les erreurs d’appariement

Et puisque ces erreurs sont indépendantes statiquement :

 VGS  VTH   R D 
2 2 2
2    ( W / L)  2
V os ,in     
    VTH
 2   R D   ( W / L)  

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Autre exemple de calcul d’offset :

Soit le circuit de la figure a). Pour calculer l’offset, on introduit deux tensions
d’offset entre M1, M2 et M3, M4.

VGS  VTH   W / L  
Vos ,P  P
  W / L    VTH ,P
2  P

 VGS  VTH  N    W / L   a) b)
Vos ,N    W / L    VTH ,N
2  N

Vos,P est amplifié par un facteur de gain de l’amplificateur source


commune chargé avec source de courant. L’offset total est donné par :

 VGS  VTH P    W / L  
 
 g mP
Vos ,in     W /L    VTH ,P 

 2  P  g mN

 V  VTH  N    W / L  
 GS   W / L    VTH ,N
2  N
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Dans le cas du miroir de courant :

On calcule l’offset par on calculant la différentielle totale exacte

I D W I D
I D       VGS  VTH 
 ( W / L )  L    VGS  VTH 

1 2 W W
I D  µ n C ox  VGS  VTH     µ n C ox   VGS  VTH  VTH
2 L L

On normalise % à ID pour permettre une comparaison significative :

I D   W / L  VTH
 2
ID  W / L  VGS  VTH

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Exercices d’application:

(W/L)=50/0.5 et Iss=0.5 mA
1- quelle est l’excursion maximale si Vin,cm=1.2 V ?
2- quel est la valeur du gain sous ces conditions ?

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Exercices d’application:

ISS= 1 mA, W/L=50/0.5 pour tous les transistors


A- Calculer le gain du montage
B- Calculer Vb pour avoir ID5=ID6=0.8(Iss/2)
C- Si ISS consomme 0.4 V, quelle est l’excursion max du circuit ?

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Exercices d’application:

W/L=50/0.5 et RD=2 KΩ. RSS représente l’impédance d’un transistor NMOS


avec W/L=50/0.5 et ID=1 mA. Le signal d’entrée différentiel est de 10 mVpp
et le mode commun est de 1.5V +Vn(t) avec Vn est le bruit avec une
amplitude pp de 100mV. On suppose ΔR/r+0.5 %
A- calculer le rapport signal sur bruit, définit par le rapport de l’amplitude et
du bruit
B- calculer le CMRR
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Étude des architectures de
l’amplificateur à grand gain

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L’amplificateur Opérationnel (AO)

Pkoi un fort gain en boucle ouverte

1- Le gain :
Il détermine la précision de la boucle de la rétroaction : suppression de la non-linearité

Exemple :
Vout A0

Vin 1  R2
A0
R1  R2
R1  R2 A0

R2 A  1  R2
R
0
R2

Vout  R  R  R2 1 
On suppose que A0>>10  1  1 1  1 
Vin  R2  R2 A0 

L’erreur relative = (R1+R2)/(R2A1)

Pour avoir erreur <1% il faut avoir A0>1000


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L’amplificateur Opérationnel (AO)

AO a un seul étage

Le gain est donné par :gmN(rON//rOP) ≈ 20 (à peine) avec les techno


submicroniques

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L’amplificateur Opérationnel (AO)

AO a un seul étage

Exemple d’utilisation : suiveur

Vin,min =Vcss+VGS1 Vdd

Vin,max
Vin,max est donné par le niveau qui
place M1 à la limite de la région
Vout,max=VDD-|VGS3|+VTH1
ohmique) Vin,min

Gnd

Vin,min= 0.3 + 0.3 + 0.7 =1.3 V


Input CM =1.4V sous
Exp : VTH = 0.7 V VDS,sat = 0.3V
Vin,max=3-(0.3+0.7)+0.7 =2.7 V 3V supply

Zout en boucle ouverte est r OP rON 1


Z out  
Rq Importante : relativement indépendante de Zout en 1  g mN ( r OP rON ) g mN
boucle fermée
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Configuration télescopique

Augmentation du gain de l’AO à 1


étage:

Le gain est donné par : 


g mN  g mN rON
2
  g mP rOP2  
L’excursion de sortie :
2[Vdd-(Vds,sat1+Vds,sat3+Vcss+|Vds,sat5|+ |Vds,sat7|]

Inconvénients : Réduction de l’excursion de sortie


Dégradation de la réponse en fréquence
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Configuration télescopique

Utilisation en suiveur :

Cds de fct Normal : Vout<VX+VTH2 et Vout>Vb –VTH4

Puisque VX=Vb-VGS4 Vb-VTH4< Vout<Vb-VGS4+VTH2

ΔVout =Vmax-Vmin = VTH4-(VGS4-VTH2)≈VTH2 !!! Très faible


Donc A ne pas être
utiliser en suiveur
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Exemple de design :design d’un OP télescopique

Cahier de Charge :

VDD=3V ;
consommation P =10mW,
excursion de sortie différentielle = 3V
gain =2000
Paramètres Technologiques :
µnCOX = 60µA/V2
µpCOX = 30µA/V2
λn =0.1 V-1 λp =0.1 V-1 pour L = 0.5 µm
γ =0; VTHN=|VTHP| = 0.7 V

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L’amplificateur Opérationnel (AO)

1- On Commence par allouer la consommation


On choisit 3 mA pour M9
Et On laisse 330µA pour Mb1 et Mb2
Donc chaque branche consommera un courant de 1.5 mA

2- Excursion de sortie demandée


Chaque nœuds X et Y doivent avoir 1.5 V d’excursion sans faire entrer M3-M6 en
région Ohmique
Avec VDD= 3V , M9 avec chaque branche doivent fonctionner avec 1.5 V

|Vds,sat7|+|Vds,sat5|+Vds,sat3+Vds,sat1+Vds,sat9 =1.5 V

Puisque M9 a un courant plus grand on choisit Vds,sat9=0.5V( donc 1 V pour les autres
transistors de la branche
µP faible % µN on choisit 300 mV pour chaque PMOS donc Vds,sat1+Vds,sat2 = 400mV

Comme pt de départ Vds,sat1=Vds,sat2 = 200mV


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L’amplificateur Opérationnel (AO)

3- Détermination des dimensions géométriques

On connaît le courant de polarisation et la tension de saturation pour chaque


transistor, on utilise IDS=f(VGS) du MOS en saturation pour trouver (W/L)

On calcule alors (W/L)1-4=1250 (W/L)5-8=1111 et (W/L)9 On fixe L à Lmin par exp et on


déduit W
=400

4- On vérifie alors toutes les contraintes


Le design satisfait les contraintes de conso, d’excursion, et de polarisation

 
Mais le gain ? Av  g m1 g m 3rO 3rO1 g m5rO 5rO 7  Si on choisit Lmin on a alors Av=1416 <<
2000

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L’amplificateur Opérationnel (AO)

Pour augmenter le gain : g m ro  2 µCOX (W / L) I D / I D

puisque   1/ L alors g m r0  WL / I D

Donc il faut augmenter L ou W ou diminuer ID le courant de polarisation

En pratique la vitesse et le bruit imposent le courant de polarisation

Donc on va augmenter les dimensions


Quelles transistors(dimensions) modifiés ? En général, on augmente les PMOS car ils
affectent moins le comportement
fréquentielle que les NMOS
5- valeurs des tensions de polarisation

Input CM = Vgs1+Vds,sat9 = Vth1+Vod1+Vod9 = 1.4 V


Vb1,min=Vgs3+Vds,sat1+Vds,sat9 = 1.6 V
Vb2,max= VDD-(|Vgs5|+|Vds,sat7| =1.7 V
Prévoir une marge : process variation, mismatch
… Prof. El mourabit Aimad, ENSA-Tanger 168
Configuration Folded-Cascode Op Amp

Augmentation de
l’excursion de sortie par
Vds,sat de la source de
polarisation

2[Vdd-(Vds,sat1+Vds,sat3+Vcss+|Vds,sat5|+ |Vds,sat7|]

2[Vdd-(Vds,sat5+Vds,sat3+|Vds,sat7|+ |Vds,sat9|]
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folded cascode

Comment obtenir une structure folded cascode à partir d’une structure


cascode : remplacer le MOS d’entrée par le type opposé

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(AO) à très fort gain
Comparaison folded-telescopic

1 Le gain :

gmp < gmN


Gtelescopique> Gfolded En général 2 à 3
ro1//r05 (ID5=ID1+ID3 & r =1/λId) fois supérieur

2. Performances fréquentielles

Ctot=f(Cgs3,Csb3,Cdb1,Cgd1,Cgd5,Cdb5)
Ctot=f(Cgs3,Csb3,Cdb1,Cgd1)
Parasites
additionnelles
3. Plage d’entrée peut atteindre une des rails pour la configuration foldel-cascode
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(AO) à très fort gain

Two stage Op Amps

1. Un premier étage qui permet un gain élevée


2. Un deuxième étage qui permet une grande excursion

Excursion
Vin Gain élevé Vout
élevée

Possibilité de cascader plusieurs étages au détriment de la vitesse !!

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(AO) à très fort gain

G1 = gm1,2(r01,02//r03,04)

G2 = gm5,6(r07,08//r05,06)

L’excursion de Vout1,2:

VDD-|Vds,sat5,6|- Vds,sat7,8

G= {gm1,2[gm3,4+gmb3,4) r01,02 r03,04]//


[gm5,6+gmb5,6)r05,06r07,08]}x[gm9,10(r09,10//r011,12)]

On réduit le gain de l’étage de sortie


pour avoir un max d’excursion

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(AO) à très fort gain

Techniques de « Gain Boosting »

Rétroaction négative :
Current-voltage feedback
Objective : augmentation de Rout Augmentation de Rout

Rout = gm2 r02r01 Rout = A1 gm2 r02r01

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