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Initiation à la logiques programmables

et leurs outils de développement

IUT de Valenciennes
Département GE2i
Sommaire

 Introduction
 Les composants logiques programmables
 Les étapes de conception
 Principaux acteurs
 Glossaire

2 Année 2003-2004 M. Vernet


Introduction

L ’ÉLECTRONIQUE s’impose dans


tous les domaines

 Dans notre vie de tous  Dans l’industrie


les jours  Informatique et réseaux
 téléphone  gestion
 automobile
 production
 supervision
 radio-télévision
 Automatismes
 ordinateur (Internet)
 commande de moteur
 jeux  asservissement
 électroménager  contrôle (API)
 Interface homme-
machine

3 Année 2003-2004 M. Vernet


Introduction

L ’électronique moderne est


NUMERIQUE

 Le traitement numérique des informations a


supplanté totalement l ’électronique analogique
grâce à ses nombreux avantages :
 stabilité
 précision
 volume des informations traitées
 versatilité
 facilité d ’intégration

4 Année 2003-2004 M. Vernet


Les PLDs

Les composants utilisés sont


SPECIFIQUES

 L ’objectif du concepteur est de réaliser son projet


sur une puce (SoC)
 Pour les très gros volumes, on utilise des circuits
ASIC (Gate Arrays, Pré-diffusés,Pré-
caractérisés, Full-Custom)
 Pour les autres, on utilise des composants logiques
programmables (PLD)
CPLD et FPGA

5 Année 2003-2004 M. Vernet


Les PLDs

Les CPLD

 architecture composée d ’une grosse matrice


d ’interconnexion entourée de macro-cellules
logiques
 cellules d ’interconnexion en technologie EEPROM
(Flash) ou/et SRAM
 capacité de 32 à 3072 macrocellules
 57à 426 entrées/sorties

6 Année 2003-2004 M. Vernet


Les PLDs

Architecture d ’un CPLD

ES ES ES ES

Bloc logique Bloc logique

Matrice d ’interconnexions

Bloc logique Bloc logique

ES ES ES ES
7 Année 2003-2004 M. Vernet
Les PLDs

Les FPGA

 architecture composée d ’un grand nombre de


petites cellules logiques interconnectées entre elles
 cellules d ’interconnexion en technologie type
antifusible (OTP) ou SRAM
 capacité de 10k à 8000k portes
 57 à 1200 entrées/sorties
 possibilités d ’intégrer des blocs IP de fonctions
complexes (processeurs, liens série haut débit,
multiplieurs, mémoires, périphériques divers )

8 Année 2003-2004 M. Vernet


Les PLDs

Les FPGA : le « top »

« Le fleuron de la gamme Xilinx illustre le principe du


système sur une puce programmable en intégrant
notamment jusqu’à quatre PowerPC, des
multiplieurs pour le traitement du signal et des liens
série haut débit. »

Extrait de « Électronique Mensuel », Juillet 2003

9 Année 2003-2004 M. Vernet


Les PLDs

Architecture d ’un FPGA

ES ES ES ES ES

ES
BL BL BL BL

BL BL BL BL Canaux
d ’interconnexions
ES

ES
BL BL BL BL

BL BL BL BL
ES

ES
BL BL BL BL
ES

ES
BL BL BL BL
ES ES ES ES
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Étapes de conception

Du concept au circuit

Le passage du concept au circuit se fait en plusieurs


étapes avec des outils spécialisés :
 Description comportementale du projet
 Synthèse logique
 Simulation fonctionnelle
 Élaboration du « câblage interne » du composant
 Simulation temporelle
 Programmation du composant ou de sa mémoire de
configuration

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Étapes de conception

Étape 1
Description comportementale

Le comportement d ’un circuit peut être décrit de


différentes façons (mode d ’entrée ou vue)
 Modes d ’entrée graphiques
 schéma
 organigramme
 Table de vérité
 machine d ’état

12 Année 2003-2004 M. Vernet


Étapes de conception

Étape 1
Description comportementale

 Modes d ’entrée textuels (langages HDL)


 langages propriétaires tels que
 PALASM (l ’ancêtre)
 OrcadPLD (OrCad)
 Abel HDL (Data I/O), très populaire
 Verilog (Cadence), concurrent de VHDL
 Langage non propriétaire et standardisé
 VHDL, sa standardisation assure sa portabilité et son indépendance vis
à vis des fabricants de composants et éditeur de CAO

13 Année 2003-2004 M. Vernet


Étapes de conception

Étape 1
Description comportementale

 Modes d ’entrée mixte, graphique et VHDL

 Le mode graphique apporte beaucoup de facilité pour une construction


hiérarchique du projet en modules
 Les différents modules peuvent avoir une description sous plusieurs
types de « vue », graphiques ou textuelles
 L’outil de CAO convertit les différentes « vues » en fichiers standard
VHDL

Outils Mentor Graphics du département : FPGA Advantage HDL Designer

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Étapes de conception

Étape 2
Simulation fonctionnelle

Cette première étape de simulation permet de vérifier


la validité du concept.

Les temps de propagations sont approchés puisque l ’on ne


connaît pas, à ce stade, le trajet exact des signaux.

Outils Mentor Graphics du département : FPGA Advantage- ModelSim

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Étapes de conception

Étape 3
Synthèse Logique

 L ’outil de synthèse « aplanit » les niveaux


hiérarchiques du projet et extrait une représentation
réduite du système qui peut prendre deux formes :
 Équations logiques pour les CPLD (type somme de
produits)
 Liste d ’équipotentielles (« netlist »)reliant des portes
logiques de base (représentation RTL)

Outils Mentor Graphics du département : FPGA Advantage-LeonardoSpectrum

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Étapes de conception

Étape 3
Synthèse Logique

 L’outil optimise la description RTL en fonction de la


technologie utilisée selon des critères de vitesse et
d’occupation en ressources de la famille de
composants
 Il produit une « netlist » dans un format standard
(EDIF)

Outils Mentor Graphics du département : FPGA Advantage-LeonardoSpectrum

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Étapes de conception

Étape 4
Implémentation physique

Cette étape dépend de l ’architecture et de la référence


du composant utilisé
 Pour les CPLD, le  « fitter »effectue une partition
des équations logiques et établit la carte des fusibles
(fichier JEDEC)
 Pour les FPGA, le « routeur » établit le schéma de
connexion des cellules logiques et crée un fichier de
configuration (spécifique au produit)
Outils Mentor Graphics du département : FPGA Advantage Leonardo Spectrum

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Étapes de conception

Étape 5
Simulation temporelle

Le simulateur peut maintenant effectuer une simulation


avec des temps de propagation précis à partir du
modèle (VHDL ou autre) créé par le « fitter » ou le
« routeur »

Outils Mentor Graphics du département : FPGA Advantage ModelSim

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Étapes de conception

Étape 6
Programmation du composant

Selon le composant ou sa mémoire de configuration, la


programmation peut se faire :
 Avec un programmateur spécifique ou universel
 De façon  « in situ » directement sur la carte
d ’application avec un câble approprié
 Par le système micro-informatique embarqué

Outils du département : Programmateur universel Hi-Lo ALLO3 (sur PC)

20 Année 2003-2004 M. Vernet


Étapes de conception

Résumé
Diagramme de conception (CPLD)

Textes
Compilateur Simulateur
VHDL
(HDS) (ModelSim)
Graphiques Synthèse
(Leonardo)

EDIF

« fitter »
(ex : Warp)
Programmateur
ou Isp
JEDEC

21 Année 2003-2004 M. Vernet


Étapes de conception

Résumé
Diagramme de conception (FPGA)

Textes
Compilateur Simulateur
VHDL
(HDS) (ModelSim)
Graphiques Synthèse
(Leonardo)

EDIF

Place/Route
(Leonardo)
Programmateur
VHDL,bin

22 Année 2003-2004 M. Vernet


Principaux acteurs

 Composants  Logiciels
 Actel  Aldec (Active HDL)
 Altera  Mentor Graphics Corporation ( MGC)
 Atmel  HDS
 Cypress  LeonardoSpectrum : Exemplar
 ModelSim : Model Technology
 Lattice
 QuickLogic
 Synplicity (Synplify)
 Xilinx
 Viewlogic

23 Année 2003-2004 M. Vernet


Glossaire

 ASIC Application Specific Integrated Circuit


 CPLD Complex Programmable Logic Device
 EDIF Electronic Design Interchange File
 EEPROM Electrically Erasable Programmable ROM
 FPGA Field Programmable Logic Device
 FSM Finite State Machine
 HDL Hardware Design Language
 IP Intellectual Property
 ISP In Situ Programmable
 JEDEC Joint Electronic Device Engineering Council

24 Année 2003-2004 M. Vernet


Glossaire

 OTP On Time Programmable


 SOC System On a Chip
 RTL Register transfer Level
 SRAM Static RAM
 VHDL Very high speed integrated circuit-HDL

25 Année 2003-2004 M. Vernet

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