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Circuits séquentiels

Les circuits séquentiels- bascules


Lescircuits séquentiels
Éléments de mémorisation
Bascules SR, T, D et JK
Temps de maintien et stabilisation

09/12/21
09/12/21 Électronique numérique, PEA Tchad 1
 Circuits combinatoires/séquentiels
 Les éléments de mémorisation
Circuits séquentiels
 Les bascules SR
 Temps de stabilisation et de maintien

Systèmes séquentiels
 Pour un circuit séquentiel, la sortie dépend de la
combinaison des entrées comme pour les circuits
combinatoires mais aussi de l'ordre (de la séquence)
d'application des signaux sur les entrées et de l'état
antérieur de la sortie;

les circuits séquentiels conservent la mémoire de leur


état antérieur.

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Circuits séquentiels
 Les bascules SR
 Temps de stabilisation et de maintien

Schéma fonctionnel d'un système numérique


général

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Symbole logique d’une bascule

États de sortie (complémentaire)

Q=1, Q=0: appelé état HAUT ou 1 (RAU: remise à un)

Q=0, Q=1: appelé état BAS ou 0 (RAZ: remise à zéro)

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Sorties de bascules
 La sortie Q a reçu le nom de sortie normale de
la bascule, tandis que Q est appelée la sortie
inversée. Chaque fois que l'on fait référence à
l'état d'une bascule, on désigne la situation de
sa sortie normale (Q) ;
 Il est toujours entendu que la situation de la
sortie inversée (Q) est le complément de
l'autre.

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Élément de mémoire en NON-ET et sa


table de vérité

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Récapitulatif de l'élément de mémoire en NON-ET


 S = R = 1; cette condition correspond à l'état normal de repos
et elle n'affecte pas l'état de sortie de le bistable. Les sorties Q
et Q demeurent dans l'état qu'elles occupaient avant l'application
de cette condition d'entrée.
 S = 0, R = 1 ; cette condition entraîne toujours la sortie dans
l'état 1 où elle demeure même après le retour de S au niveau
HAUT. On dit que c'est la condition de mise à 1 de la mémoire.
 S = 1, R = 0 ; cette condition entraîne toujours la sortie dans
l'état 0 où elle demeure même après le retour de C au niveau
HAUT. On dit que c'est la condition de mise (ou remise) à 0 de
la mémoire.
 S = R = 0 ; cette condition est équivalente à vouloir mettre la
mémoire à la fois à 1 et à 0, ce qui donne lieu à des résultats
ambigus. Elle ne doit jamais servir.

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Élément de mémoire en portes NON-OU


 Deux portes NI rétrocouplées constituent une mémoire S-R :

Analogue à celui
d’une mémoire
NON ET avec des
sorties interverties

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Éléments de mémoire en portes NI

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Remarques
 Les bascules S-R servent surtout de matériau
de construction pour certains systèmes
séquentiels complexes ; on les construit
généralement à partir de portes élémentaires,
mais on peut également les trouver en tant que
boîtier de circuit intégré (le 74LS279 est un
quadruple bistable S R).

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Bascules RS synchrones
Symbole logique d'une bascule S-R synchrone déclenchée par le front montant du signal
d'horloge. C'est donc une bascule qui passe d'un état à l'autre seulement quand le signal d'horloge
effectue la transition de 0 à 1. Les entrées S et R commandent la valeur qu'on retrouve à la sortie
de la bascule de la même manière que dans le cas d'un élément de mémoire NI, sauf qu'ici, la
bascule ne modifie pas sa sortie avant qu'arrive le front montant du signal d'horloge

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Bascules SR synchrones

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Bascule S-R déclenchée par le front descendant du CLK


Symbole d'une bascule S-R déclenchée par le front descendant du signal
d'horloge et sa table de vérité. Le petit rond devant le triangle signale que la
bascule réagit aux commandes seulement quand l'entrée CLK effectue la
transition de 1 à 0.

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Bascule JK synchrone (ou déclenchée


sur front)

 Déclenchée sur front=edge triggered

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Les entrées J et K commandent l'état de la bascule comme le font les entrées S et


C de la bascule S-C synchrone, à l'exception de l'importante différence suivante : la
condition J = K = 1 ne donne pas lieu à un état ambigu.
Quand survient cette condition, la bascule passe toujours à l'état opposé à l'arrivée
du front montant du signal d'horloge. On dit que c'est le mode de basculement
(toggle). Dans ce mode, si on laisse les entrées J et K toutes les deux au niveau
HAUT, la bascule va passer à l'état opposé à chaque signal d'horloge.

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Au départ, toutes les entrées sont à 0


et, par hypothèse, la sortie Q est à 1.
2. Quand arrive le front
montant de la première impulsion
d'horloge (point a) J = 0 et K = 1.
Dans cette condition, la bascule est
mise à 0.
3. Quand arrive la deuxième
impulsion J = 1 et K = 1 (point c), de
sorte qu'au moment de la transition
montante, la bascule passe à l'état
opposé, soit Q = I .

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4. Au point e de la forme de l'onde


d'horloge, J et K sont tous les deux à 0 et
la bascule reste dans le même état pendant
cette transition.
5. Au point g, J = 1 et K = 0. Nous
reconnaissons là la condition qui met à 1
la bascule. Toutefois, comme elle est déjà
à 1 , son état demeure inchangé.
6. Au point i, J = K = 1, ce qui fait
passer la bascule dans son état opposé. La
même chose se produit au point k.

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Il convient de remarquer à la lumière de cet exemple que cette bascule ne réagit


aucunement aux fronts descendants du signal d'horloge. De plus, on voit que les
entrées J et K ne l'affectent pas sauf au moment du front montant. Utilisées seules, les
entrées J et K ne peuvent pas modifier l'état de la bascule.

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Symbole de la bascule JK sur front descendant

La bascule J-K est plus polyvalente que la bascule S-R du fait


qu'elle ne possède pas d'état ambigu. La condition J = K = 1 qui
donne lieu au basculement de l'état de sortie est exploitée intensivement
dans tous les types de compteurs binaires.

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Condition de fonctionnement de la
bascule JK
Pour que le basculement se produise comme nous
venons de le décrire, il faut que l'impulsion CLK* soit très
étroite. Elle doit retourner à 0 avant que les sorties Q et Q
basculent; sans cela, l'impulsion CLK* et les nouvelles
valeurs Q et Q feront basculer de nouveau le circuit.

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Bascule D synchrone (ou déclenchée sur front)


Contrairement aux bascules S-R et J-K, cette bascule ne possède qu'une
entrée de commande synchrone, appelée D, pour données.

Le niveau actuellement sur D se retrouvera mémorisé dans la bascule à


l'instant du front montant (mémorisation d’un seul bit de donnée).

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Supposons que la valeur initiale de Q


soit le niveau HAUT. À l'instant du
premier front montant, au point a,
l'entrée D est BASSE; Q passera
donc à l'état 0. Même si le niveau de
l'entrée D change entre a et b, la
sortie Q n'en est aucunement
affectée, et Q continue de garder le
niveau BAS que possédait l'entrée D
au moment a. Au moment du front
montant en b, Q passe au niveau
HAUT, puisque c'est le niveau de D à
cet instant.

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Q mémorise la valeur HAUTE


jusqu'au prochain front montant, puis
passe au niveau BAS, à l'instant c,
étant donnée que c'est la valeur de D
à ce moment-là. De la même façon,
la sortie Q épouse les niveaux
présents sur D à l'instant des fronts
montants correspondant aux points d,
e et f. Notez qu'au point e la sortie Q
reste au niveau HAUT, puisque c'est
le niveau de D à cet instant.

Une bascule D déclenchée par un front descendant fonctionne exactement comme


on vient de le décrire, à la seule exception que le passage de la valeur de D sur Q
survient aux moments des fronts descendants de CLK. Le symbole d'un bascule
déclenchée par un front descendant contient un petit rond sur l'entrée d'horloge
CLK.
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Réalisation d’une bascule D à partir


d’une bascule JK

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Transfert de données en parallèle


En utilisant des bascules D, les
niveaux appliqués à X, Y et Z sont
reportés respectivement sur Q1, Q2
et Q3 quand une impulsion de
transfert est appliquée aux entrées
CLK. Les bascules mémorisent ces
valeurs pour un traitement ultérieur.
On a montré là un exemple de
transfert en parallèle de données
binaires, car X, Y et Z ont été
passés simultanément aux bascules.

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Éléments de mémoire D (ou D latch)


L'élément de mémoire D déclenchée par un signal d'horloge possède un circuit
détecteur de front qui garantit que la sortie prend la valeur de l'entrée D seulement
quand se produit la transition de déclenchement du signal d'horloge. Si ce
détecteur est enlevé, on obtient un circuit qui fonctionne assez différemment. Ce
circuit est appelé élément de mémoire D ou bascule D-latch ou bascule D à
verrouillage; ce n'est pas une bascule synchrone. Q prend la valeur de D
sur un état et non plus sur un front.

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Éléments de mémoire D (ou D latch)

X signifie indifférent
Qo est l’état A juste avant
que VAD passe à zéro.

Ce circuit est constitué d'un élément de mémoire NON-ET et de deux portes NON-
ET 1 et 2 pour l'aiguillage. L'entrée commune aux portes d'aiguillage a reçu le nom
d'entrée de validation (abréviation VAD), et elle se distingue d'une entrée d'horloge
puisque son effet sur les sorties Q et Q n'agit pas seulement à l'instant du passage de
ses fronts
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Éléments de mémoire D (ou D latch)

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Exemple de forme d’onde

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Entrées asynchrones
 Dans les bascules synchrones précédentes, nous avons parlé d'entrées de commande pour les entrées S,
C, J, K et D. Ces entrées sont également qualifiées de synchrones étant donné que la sortie de la bascule
est synchronisée par le signal d'horloge. Comme nous l'avons vu, les entrées de commande synchrones
sont utilisées concurremment à un signal d'horloge qui déclenche la réponse de la bascule.

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Bascules JK Synchrones avec


entrées asynchrones

Ces entrées sont des entrées prioritaires


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Désignation des entrées asynchrones


 Dans leurs fiches techniques, les fabricants de CI emploient
différentes désignations pour les entrées asynchrones

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Symbole IEEE-ANSI
Chacun de ces éléments
fonctionnent comme nous
l'avons décrit précédemment.
Ce symbole convient également
à tous les CI (le 7475 contenant
quatre mémoires)
correspondants dans les autres
séries TTL et CMOS, par
exemple 74LS75, 74L75,
74C75 et 74HC75.

4 éléments de mémoire D

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Symbole IEEE-ANSI d’une bascule JK


Le signal d'horloge est identifié par la lettre « C
» placée à l'intérieur du rectangle. Notez qu'il y
a deux triangles sur l'entrée de l'horloge: un
triangle intérieur qui signifie une entrée
déclenchée par un front, et le triangle extérieur
qui signifie que le front déclencheur est
descendant. Les entrées RAU et KAZ sont
vraies au niveau BAS, comme le signalent les
deux triangles droits. Il est intéressant de
constater que la norme IEEE/ANSI utilise les
mentions « S » et « R » à l'intérieur du rectangle
pour désigner aussi la MISE À 1 et la REMISE
À 0 asynchrones.

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 La sortie d’une bascule est connectée à une entrée d’une autre


bascule, toutes 2 commandées par un même signal d’horloge

la sortie Q est connectée à l'entrée J de Q2 et où les deux


bascules sont déclenchées par le même signal sur leur
entrée CLK

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Étant donnée que Q change à l'instant du front descendant de l'horloge,


l'entrée J2 de Q2 change au moment de ce même front. Ceci peut se traduire
par une réponse imprévisible de la part de Q2.

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Bascule maître-esclave
 Si Cp=0 les sorties Q et Q- de l’esclave recopient l’état des sorties S’ et R’ qui, à cet instant, ne dépendent pas des entrées S R.
 Si Cp passe à 1, les sorties Q et Q- sont figées dans leur état antérieur, tandis que S’ R’ recopient S R.
 Lorsque Cp repasse à 0, les sorties Q et Q- prennent l’état de S’ R’

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La bascule maître-esclave est dorénavant désuette,


mais on peut en retrouver encore dans des équipement
moins modernes. Des exemples de tels éléments sont,
en technologie TTL version standard, les boîtiers 7473,
7476 et 74107, et en version à verrouillage de donnée,
les boîtiers 74110 et 74111. Les technologies de CI les
plus récentes (74LS, 74AS, 74ALS, 74HC, 74HCT) ne
contiennent plus de bascules maître-esclave dans leurs
séries. En fait, les séries 74LS76 et 74LS107 renferment
des bascules déclenchées par un signal, même si leur
série 74 standard correspondante contient des bascules
maître-esclave

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Exemple: TTL 74 ALS 273


Ce circuit est composé de 8 bascules D en parallèle; attaquées par
un même signal Cp et possédant une entrée clear commune aux 8
bascules. Les 8 bascules échantillonnent les entrées lors du front
montant du signal d’horloge. Ce circuit est couramment appelé
registre ou buffer.

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Circuits Maître-esclave
 TTL:
7473, 7476 et 74107 et 74110 et 74111 (verrouillage de données)
 Les technologies de CI les plus récentes (74LS, 74AS, 74ALS, 74HC, 74HCT) ne contiennent plus de bascules maître-
esclave dans leurs séries. En fait, les séries 74LS76 et 74LS107 renferment des bascules déclenchées par un signal, même si
leur série 74 standard correspondante contient des bascules maître-esclave

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Registre à décalage avec des bascules JK

A l'arrivée d'une impulsion de décalage, chaque bascule prend


l'état mémorisé avant l'impulsion dans la bascule immédiatement
à gauche

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Exemple de registres à décalage de


4 bits

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Transfert registre à registre en série

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Décalage des données dans un transfert en


série

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Analyse du registre universel de type 194


 C'est un registre à chargement parallèle ou série, avec la possibilité
d'un déplacement de l'information vers la droite (QA vers QD) ou la
gauche (QD vers QA).

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 CLK l'entrée d'horloge, synchronise le


registre sur fronts montants.
 CLR , entrée asynchrone de remise à
zéro des sorties.
 A, B, C et D, entrées de chargement
parallèle.
 SR (shift right), entrée de chargement
série côté droit.
 SL (shift left), entrée de chargement
série côté gauche.
 SO et S1, les entrées de contrôle
synchrones.
 QA, QB, Qc et QD sorties
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Mode de fonctionnement du 194

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Division de la fréquence et comptage

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Les compteurs
Les compteurs binaires peuvent être classés en deux
catégories :
•les compteurs asynchrones;
•les compteurs synchrones.

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Les compteurs
 Un compteur est un ensemble de n bascules interconnectées
par des portes logiques. Ils peuvent donc mémoriser des
mots de n bits. Au rythme d'une horloge ils peuvent décrire
une séquence déterminée c'est-à-dire occuper une suite
d'états binaires.

•Il ne peut y avoir au maximum que 2n combinaisons.


Ces états restent stables et accessibles entre les impulsions
d'horloge
. Le nombre total N des combinaisons successives est appelé le
modulo du compteur.
Si N < 2n un certain nombre d'états ne sont jamais utilisés.

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MODULO
 Le MODULO d'un compteur indique de surcroît le chiffre
par lequel la fréquence est divisée à la sortie de la
dernière bascule

Ex: compteur sur 3 bits a un intervalle [0,111 (7 en décimal)]

N bascules raccordées comme dans le montage de la figure 47


réalisent un compteur ayant 2N états, de sorte que c'est un
compteur MODULO-2N

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Les compteurs asynchrones


 Un compteur asynchrone est constitué de n bascules J-K
fonctionnant en mode T. Le signal d’horloge n’est reçu
que par le premier étage (bascule LSB: Least Significant
Bit). Pour chacune des autres bascules, le signal
d’horloge est fourni par une sortie de la bascule de range
immédiatement inférieur.

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Les compteurs asynchrones

On suppose que les 3 bascules sont à 0 à l’instant t=0

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Comptage: incrémentation à chaque


top d’horloge
Le diviseur de fréquence est également un compteur

cycle de 8 valeurs

X0 (Q0), X1 (Q1), X2(Q2) sont les éléments d’un nombre binaire avec les poids
respectifs 20, 21, 22…
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Comptage

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Graphe de transition des états


 La visualisation des changements d’états dans une
bascule après chaque application peut être visualisée
par un graphe de transition des états

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 Temps de stabilisation et de maintien

Graphe de transition des états


 On utilise les graphes de transition pour décrire, analyser et
concevoir des compteurs et d'autres types de circuits
séquentiels à bascules

09/12/21 Électronique numérique, PEA Tchad


 Circuits combinatoires/séquentiels
 Les éléments de mémorisation
Circuits séquentiels
 Les bascules SR
 Temps de stabilisation et de maintien

Résumé des fonctions logiques des


bascules-Fonction de sortie
Bascule D Qn+1= Dn

Bascule RS Qn+1= S + R.Qn

Bascule JK Qn+1= J. Qn + K.Qn

Bascule T Qn+1= Qn
(J,K=1)

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 Circuits combinatoires/séquentiels
 Les éléments de mémorisation
Circuits séquentiels
 Les bascules SR
 Temps de stabilisation et de maintien

Résumé des fonctions logiques des


bascules-Fonction de transition
Bascule D XD = Dn.Qn + Dn.Qn
= Dn + Q n

Bascule RS XRS = S.Qn + R.Qn

Bascule JK XJK = J. Qn + K.Qn

Bascule T XT = 1
(J,K=1)

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 Circuits combinatoires/séquentiels
 Les éléments de mémorisation
Circuits séquentiels
 Les bascules SR
 Temps de stabilisation et de maintien

Tables de transitions
Bascule D
Qn+1= Dn  Dn = Qn+1

Bascule JK

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